式FinFET SRAM存储单元/多鳍式FinFET SRAM存储单元)的共优化布局。
[0373]在一些实施例中，本发明描述了具有较高阿尔法比率(例如，1n_PU/1n_PG基本等于1)的全单鳍式FinFET存储单元。在一些实施例中，写辅助电路或额外的Vt_PU调节工艺用于提供用于较高阿尔法比率的良好的写裕量。
[0374]在一些实施例中，本发明描述了具有较低阿尔法比率(例如，1n_PU/1n_PG〈=0.5)的多鳍式FinFET存储单元(例如，用于PG/Η)器件的多鳍和用于PU器件的单鳍)。在一些实施例中，存储单元的普通操作用于较低阿尔法比率(例如，〈=0.5)。在一些实施例中，存储单元的普通操作不需要使用额外的写辅助需求，并且标准工艺用于制造存储单元，从而导致较低成本。
[0375]本说明的一方面涉及同步随机存取存储器(SRAM)芯片，包括多个SRAM单元和多个单元电流跟踪单元。每个SRAM单元都包括电源电压参考导体、第一接地参考导体、两个交叉耦合反相器、和两个传输栅极器件。每个单元电流跟踪单元都包括第一半单元，其中，第一半单元包括第一跟踪位线导体；包括第一下拉(PD)器件和第一上拉(PU)器件的第一互补金属氧化物半导体(CMOS)、以及配置为跟踪电流的第一传输栅极器件；以及第二半单元，其中，第二半单元包括第二 CMOS (包括第二 ro器件和第二器件)、以及配置为控制数据类型的第二传输栅极器件；其中，第一半单元不同于第二半单元；其中，第一 CMOS的栅极电连接至电源电压参考导体；其中，第二 PU器件的漏极节点与第二 ro器件的漏极节点电隔离；其中，第一传输栅极器件的栅极节点电连接至跟踪使能导体，并且其中第二传输栅极器件的栅极节点电连接至第一字线导体。
[0376]本说明的另一方面涉及同步随机存取存储器(SRAM)芯片。包括多个SRAM单元；多个跟踪单元；多个第一边缘单元；多个第二边缘单元；和多个阱带单元；其中，每个SRAM单元都包括电源电压参考导体；第一接地参考导体；两个交叉耦合反相器和两个传输栅极器件；其中，每个跟踪单元都包括第一半单元，其中，第一半单元包括第一跟踪位线导体；包括第一下拉(PD)器件和第一上拉(PU)器件的第一 CMOS，以及配置跟踪电流的第一传输栅极器件；以及第二半单元，其中，第二半单元包括:包括第二 ro器件和第二器件的第二 CMOS、以及第二传输栅极器件；其中第一半单元不同于第二半单元；其中，第一传输栅极器件的栅极节点电连接至跟踪使能导体；其中，第二传输栅极器件的栅极节点电连接至第一预定字线导体；其中每个SRAM和每个跟踪单元都位于存储单元阵列中；其中，通过多行和多列来布置SRAM单元；其中，每个跟踪单元都布置在第一列中；其中，第一列邻近SRAM单元的边缘列；多个第一边缘单元，其中，多个第一边缘单元布置在第二列中，并且邻近第一列；多个第二边缘单元，其中，多个第二边缘单元布置在第二列中，并且邻近多列SRAM单元；其中，第一边缘单元包括跟踪使能导体；并且其中，每个SRAM单元的单元尺寸和每个跟踪单元的单元尺寸都基本相同。
[0377]该说明的又一方面涉及二端口(2P)静态随机存取存储器(SRAM)阵列，其包括配置为存储数据的多个2P SRAM单元，和配置为跟踪每个单元的多个跟踪单元；其中，每个2PSRAM单元都包括写端口和读端口 ；其中，写端口包括具有数据存储节点和互补的数据条存储节点的两个交叉耦合反相器，其中每个反相器都包括一个写下拉(PD)器件和一个写上拉(PU)器件；第一写传输栅极器件和第二写传输栅极器件；其中，读端口包括读下拉器件和读传输栅极器件，其中，读下拉器件和读传输栅极器件串联连接；其中每个跟踪单元都包括第一类型的跟踪单元和第二类型的跟踪单元；其中，每个第一类型的跟踪单元都包括第一跟踪写端口和第一跟踪读端口 ；其中，第一跟踪读端口包括第一跟踪读位线导体；第一跟踪读ro器件和第一跟踪读PG器件；其中，第一跟踪写端口包括第一半单元，和第二半单兀;其中，第一半单兀包括第一跟踪写位线导体；第一 CMOS、和第一传输栅极器件；其中，第二半单元包括第二传输栅极器件；第二 ro器件和第二器件；其中，第一 CMOS的栅极节点和第一跟踪读ro器件的栅极都电连接至电源电压参考导体；第二 ro器件的漏极节点和第二 pu器件的漏极节点电隔离；第一跟踪读PG栅极器件的栅极节点电连接至跟踪使能导体；其中，每个第二类型的跟踪单元都包括第二跟踪写端口和第二跟踪读端口 ；其中，第二跟踪读端口包括第一跟踪读位线导体；第二跟踪读ro器件、和第二跟踪读pg器件；其中，第二跟踪写端口包第三半单元和第四半单元；其中第三半单元包括第一跟踪写位线导体；第二 CMOS、和第三传输器件；其中第四半单元包括第三CMOS和配置为伪器件的第四传输器件；其中，第二 CMOS包括第三器件和第三ro器件；其中，第三ro器件的源极节点电浮置；其中第三CMOS包括第四器件和第四ro器件；其中，第四ro器件的源极节点电连接至第一接地参考导体；其中，第二读pg器件的栅极节点至少电连接至第一接地参考导体或P阱导体；其中第二 CMOS的栅极节点和第二跟踪ro器件的栅极电连接。
[0378]上面概述了若干实施例的部件，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或修改其他用于执行与本文所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域普通技术人员还应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。
【主权项】
1.一种静态随机存取存储器(SRAM)芯片，包括: 多个SRAM单元，其中，每个所述SRAM单元都包括: 电源电压参考导体； 第一接地参考导体； 两个交叉耦合反相器；和 两个传输栅极器件；以及 多个单元电流跟踪单元，其中，每个单元电流跟踪单元都包括: 第一半单元，其中，所述第一半单元包括: 第一跟踪位线导体； 第一互补金属氧化物半导体(CMOS)包括: 第一下拉(PD)器件，和 第一上拉(PU)器件，和 第一传输栅极器件，被配置为跟踪电流；以及 第二半单元，其中，所述第二半单元包括: 第二 CMOS器件，包括: 第二 PD器件，和 第二 器件，和 第二传输栅极器件，被配置为控制数据类型； 其中，所述第一半单元不同于所述第二半单元； 所述第一 CMOS的栅极电连接至所述电源电压参考导体； 所述第二 PU器件的漏极节点与所述第二 ro器件的漏极节点电隔离； 所述第一传输栅极器件的栅极节点电连接至跟踪使能导体；以及 所述第二传输栅极器件的栅极节点电连接至第一字线导体。2.根据权利要求1所述的SRAM芯片，进一步包括多个电容跟踪单元，其中，每个电容跟踪单元都包括: 第三半单元，其中，所述第三半单元包括: 所述第一跟踪位线导体； 第三CMOS，和 第三传输栅极器件，被配置为跟踪位线电容； 第四半单元，其中，所述第四半单元包括: 第四CMOS，和 第四传输栅极器件，被配置为伪单元； 其中，所述第三半单元不同于所述第四半单元； 所述第三CMOS包括: 第三PU器件，和 第三ro器件；所述第三ro器件的源极节点电浮置； 所述第四CMOS包括: 第四PU器件，和 第四ro器件；所述第四ro器件的源极节点电连接至第二接地参考导体； 其中，所述第三传输栅极器件的栅极节点电连接至所述第二接地参考导体；以及 所述第四传输栅极器件的栅极节点电连接至所述第一字线导体。3.根据权利要求2所述的SRAM芯片，其中，所述第二接地参考导体电连接至所述第一接地参考导体。4.根据权利要求2所述的SRAM芯片，其中，所述第二接地参考导体电连接至所述单元电流跟踪单元的P阱导体。5.根据权利要求1所述的SRAM芯片，其中，从所述第一CMOS的栅极至所述电源电压参考导体线的连接路径包括: 栅极接触件，和 第一通孔。6.根据权利要求2所述的SRAM芯片，其中，所述第四器件的源极节点电浮置。7.一种静态随机存取存储器(SRAM)芯片，包括: 多个SRAM单元； 多个跟踪单元； 多个第一边缘单元； 多个第二边缘单元；以及 多个阱带单元； 其中，每个所述SRAM单元都包括: 电源电压参考导体； 第一接地参考导体； 两个交叉耦合反相器；和 两个传输栅极器件；以及 每个跟踪单元都包括: 第一半单元，其中，所述第一半单元包括: 第一跟踪位线导体； 第一 CMOS，包括: 第一下拉(PD)器件，和 第一上拉(PU)器件，和 第一传输栅极器件，被配置为跟踪电流；以及 第二半单元，其中，所述第二半单元包括: 第二 CMOS，包括: 第二 PD器件，和 第二 器件，和 第二传输栅极器件； 所述第一半单元不同于所述第二半单元； 所述第一传输栅极器件的栅极节点电连接至跟踪使能导体； 所述第二传输栅极器件的栅极节点电连接至第一预定字线导体； 每个SRAM单元和每个跟踪单元均位于存储单元阵列中； 所述SRAM单元布置为多列和多行； 所述每个跟踪单元都布置在第一列中； 所述第一列邻近所述SRAM单元的边缘列； 多个第一边缘单元，其中，所述多个第一边缘单元布置在第二列中，并且邻近所述第一列； 多个第二边缘单元，其中，所述多个第二边缘单元布置在第三列中，并且邻近所述SRAM单元中的多列； 所述第一边缘单元包括所述跟踪使能导体；以及 每个所述SRAM单元的单元尺寸和每个所述跟踪单元的单元尺寸基本相同。8.根据权利要求7所述的SRAM芯片，进一步包括: 多个阱带单元，布置在第一行和第二行中，其中，所述第一行和所述第二行位于所述多个SRAM单元的相对端部处； 每个阱带单元都包括: P阱带导体线，和 N阱带导体线； 其中，所述跟踪使能导体电连接至所述P阱带导体线。9.一种二端口(2P)静态随机存取存储器(SRAM)阵列，包括: 多个2P SRAM单元，被配置为存储数据，以及 多个跟踪单元，被配置为跟踪每个单元； 其中，每个2P SRAM单元都包括: 与端口，和 读端口 ； 其中，所述写端口包括: 两个交叉耦合反相器，具有数据存储节点，和互补数据条存储节点； 其中，每个反相器都包括: 一个写下拉(PD)器件，和 一个写上拉(PU)器件 第一写传输栅极器件，和 第二写传输栅极器件； 其中，所述读端口包括: 读下拉器件，和 读传输栅极器件，其中，所述读下拉器件和所述读传输栅极器件串联连接； 其中，每个跟踪单元都包括: 第一类型跟踪单元，和 第二类型的跟踪单元； 其中，每个第一类型的跟踪单元都包括: 第一跟踪写端口，和 第一跟踪读端口； 其中，所述第一跟踪读端口包括: 第一跟踪读位线导体； 第一跟踪读ro器件，和 第一跟踪读PG器件； 其中，所述第一跟踪写端口包括: 第一半单元，和 第二半单元； 其中，所述第一半单元包括: 第一跟踪写位线导体； 第一 CMOS，和 第一传输栅极器件； 其中，所述第二半单元包括: 第二传输栅极器件； 第二 PD器件，和 第二 器件； 其中，所述第一 CMOS的栅极节点和所述第一跟踪读ro器件的栅极都电连接至电源电压参考导体； 所述第二 ro器件的漏极节点和所述第二 RJ器件的漏极节点都电隔离； 所述第一跟踪读PG栅极器件的栅极节点电连接至跟踪使能导体； 其中，每个第二类型跟踪单元都包括: 第二跟踪写端口，和 第二跟踪读端口； 其中，所述第二跟踪读端口包括: 第一跟踪读位线导体； 第二跟踪读ro器件，和 第二跟踪读PG器件； 其中，所述第二跟踪写端口包括: 第三半单元，和 第四半单元； 其中，所述第三半单元包括: 第一跟踪写位线导体； 第二 CMOS，和 第三传输器件； 其中，所述第四半单元包括: 第三CMOS，和 第四传输器件，被配置为伪器件； 其中，所述第二 CMOS包括: 第三器件，和 第三ro器件； 其中，所述第三ro器件的源极节点电浮置； 其中，所述第三CMOS包括: 第四PU器件，和 第四ro器件； 其中，所述第四ro器件的源极节点电连接至第一接地参考导体； 其中，所述第二读pg器件的栅极节点至少电连接至所述第一接地参考导体或p阱导体；以及 其中，所述第二 cmos的栅极节点和所述第二跟踪ro器件的栅极电连接。10.根据权利要求9所述的2P SRAM阵列，其中，从所述第一 CMOS的所述栅极至所述电源电压参考导体线的连接路径包括: 栅极接触件，和 第一通孔。
【专利摘要】本发明涉及存储芯片和制造存储芯片的布局设计。静态随机存取存储器(SRAM)芯片包括多个SRAM单元和多个单元电流跟踪单元。每个SRAM单元包括电源电压参考导体、第一接地参考导体、两个交叉耦合反相器、和两个传输栅极器件。每个单元电流跟踪单元包括第一半单元和第二半单元。第一半单元不同于第二半单元。
【IPC分类】G11C11/413
【公开号】CN105321555
【申请号】CN201410474469
【发明人】廖忠志
【申请人】台湾积体电路制造股份有限公司
【公开日】2016年2月10日
【申请日】2014年9月17日
【公告号】US20150380078