专利名称：存储装置的制作方法
技术领域：
本发明，涉及具有多个存储多值(例如二值)信息的存储单元的存储装置。
背景技术：
作为具有多个存储例如二值信息的存储单元的存储装置，例如有SRAM(Static Random Access Memory静态随机存取存储器)。
在图4中示出SRAM的存储阵列结构例。如图4所示，这种SRAM存储阵列，是将多个存储单元MC连续地配置成1列的存储阵列。而且，在各存储单元MC上，分别连接着写入用位线WBL、反相数据写入用位线/WBL及读出用位线RBL。另外，在说明书中，符号「/」，意味着逻辑反相信号(以下同样)。
各存储单元MC，配置在写入用位线WBL与反相数据写入用位线/WBL及读出用位线RBL之间。此外，在存储单元MC上，除上述的线以外还连接着读出用字线及写入用字线(在图4中都未示出)。
在图4的SRAM存储阵列中，传送写入数据或读出数据的位线及存储单元选择用字线，分别设置用于写入和读出。因此，这种SRAM存储阵列，为可在同一时钟周期中同时进行写入动作和读出动作的多端口型。
另外，对写入用位线WBL及反相数据写入用位线/WBL，通过用于驱动这两条写入用位线的写入驱动器1供给输入数据DI。具体地说，将输入数据DI通过写入驱动器1内的反相器I1供给写入用位线WBL。同时，通过写入驱动器1内的反相器I2、I3的串联连接将输入数据DI供给反相数据写入用位线/WBL。
另一方面，将输出数据D0从读出用位线RBL通过作为驱动数据输出线的读出驱动器的反相器I4输出。
图5是表示图4中的存储单元MC的SRAM电路结构例的图。如图5所示，这种存储单元MC，包括将反相器MI1、MI2的输入部和输出部相互连接而构成的锁存电路、源极连接于反相器MI2的输出部的N沟道MOS晶体管MN1、源极连接于反相器MI1的输出部的N沟道MOS晶体管MN2。
另外，将写入用位线WBL与N沟道MOS晶体管MN1的漏极连接，并将反相数据写入用位线/WBL与N沟道MOS晶体管MN2的漏极连接。另外，还以共用的方式将写入用字线WWL连接于N沟道MOS晶体管MN1、MN2的栅极。
存储单元MC，还包括一个用于从锁存电路读出数据的与N沟道MOS晶体管MN1的源极连接的反相器MI3。进一步，将N沟道MOS晶体管MN3的源极与反相器MI3的输出部连接。将读出用位线RBL连接于N沟道MOS晶体管MN3的漏极，并将读出用字线RWL与其栅极连接。
存储单元MC，按如上方式用多个反相器及晶体管构成。
因此，在图4所示的SRAM存储阵列中，分别将各存储单元MC中的N沟道MOS晶体管MN1与写入用位线WBL连接、将各存储单元MC中的N沟道MOS晶体管MN2与反相数据写入用位线/WBL连接、将各存储单元MC中的N沟道MOS晶体管MN3与读出用位线RBL连接。
一般来说，在MOS晶体管内存在着寄生电容。因此，当驱动与N沟道MOS晶体管MN1～MN3的任何一个的漏极连接的写入用位线WBL、反相数据写入用位线/WBL及读出用位线RBL的至少一个时，各存储单元MC中的MOS晶体管的漏极基板间电容将成为施加于位线的负载。
因此，为减低负载电容，将存储装置内所包含的所有存储单元划分为多个局部存储块。即，采用将几个存储单元组合为1个存储块并将多个存储块汇集而构成存储装置的方法。图6是表示将SRAM存储阵列划分为存储块的结构例。
如图6所示，这里，将包含若干个存储单元MC的局部存储块LB0～LBm(m为正数)连续地配置成一列。而且，将全局写入用位线GWBL及全局读出用位线GRBL以共用的方式连接于局部存储块LB0～LBm。各局部存储块LB0～LBm，配置在全局写入用位线GWBL与全局读出用位线GRBL之间。
另外，将输入数据DI供给全局写入用位线GWBL，另一方面，将输出数据DO从全局读出用位线GRBL通过作为驱动数据输出线的读出驱动器的反相器I4输出。
在各局部存储块LB0～LBm内，将多个存储单元MC连续地配置成1列。另外，将局部写入用位线LWBLm、局部反相数据写入用位线/LWBLm及局部读出用位线LRBLm分别与第m存储块内的存储单元MC连接。
在第m存储块内，各存储单元MC，配置在局部写入用位线LWBLm与局部反相数据写入用位线/LWBLm及局部读出用位线LRBLm之间。此外，在存储单元MC上，除上述的线以外还连接着局部读出用字线及局部写入用字线(在图6中都未示出)。
另外，在第m存储块内，对局部写入用位线LWBLm及局部反相数据写入用位线/LWBLm，通过用于驱动这两条写入用位线局部写入驱动器1m供给来自全局写入用位线GWBL的输入数据DI。具体地说，将输入数据DI通过局部写入驱动器1m内的反相器Im供给局部写入用位线LWBLm。同时，将输入数据DI通过局部写入驱动器1m内的反相器I2m、I3m的串联连接供给局部反相数据写入用位线/LWBLm。
另外，在全局写入用位线GWBL与局部写入驱动器1m之间设有一个写入用选择器SWm。写入用选择器SWm，是用于将施加于全局写入用位线GWBL的输入数据DI供给适当的存储块的开关电路。写入用选择器SWm，例如由一个输入端与全局写入用位线GWBL连接而在另一个输入端上供给写入用存储块选择信号BWm的AND(“与”)电路构成。
另一方面，局部读出用位线LRBLm，通过读出用选择器SRm与全局读出用位线GRBL连接。读出用选择器SRm，也是用于将存储数据从适当的存储块供给全局读出用位线GRBL的开关电路。读出用选择器SRm，例如也由一个输入端与局部读出用位线LRBLm连接而在另一个输入端上供给读出用存储块选择信号BRm的与电路构成。
在上文中说明了第m存储块的结构，但第0存储块及其他存储块中也具有同样的结构。
当进行了如上所述的存储块划分时，各存储单元MC中的MOS晶体管的漏极 基板间电容，作为负载所施加的只是这些存储单元MC所属的存储块内的局部写入用位线LWBLm、局部反相数据写入用位线/LWBLm及局部读出用位线LRBLm。因此，当例如假定图4和图6中存储单元MC的总数相同、且图6的各存储块内的存储单元MC数相同时，图6的局部写入用位线LWBLm、局部反相数据写入用位线/LWBLm及局部读出用位线LRBLm承担的负载电容，为图4的写入用位线WBL、反相数据写入用位线/WBL及读出用位线RBL承担的负载电容的1/(m+1)。
如使各位线承担的负载电容减小，则可以抑制配线延迟，所以，通过进行上述的存储块划分，可以实现对各存储单元MC的写入动作及读出动作的高速化。
在图6中没有示出对各存储块内的存储单元MC的局部读出用字线及局部写入用字线，但在信息写入时或读出时应进行的存储装置内的一个存储单元MC的选择，例如可以按如下方式执行。
即，只需使各局部存储块LB0～LBm中所包含的存储单元MC数相同并在各局部存储块之间以共用的方式生成选择存储块内的一个存储单元MC的块内存储单元选择信号即可。而对于局部存储块的选择，则可以利用写入用存储块选择信号BWm或读出用存储块选择信号BRm。例如，在特开平8 96579号公报中就记述着这种技术(该公报中由
图1内的符号14示出的信号相当于上述块内存储单元选择信号，由符号15示出的信号相当于上述读出用存储块选择信号BRm)。
但是，当在各局部存储块之间以共用的方式选择了存储块内的一个存储单元MC时，在每个存储块内将一个存储单元MC激活，因而将产生无用的电力消耗。即，例如，在图6的情况下，当在每个局部存储块LB0～LBm中以在块间共用的方式将一个存储单元MC内的读出用字线RWL激活时，将使电流从各局部存储块LB0～LBm中的一个存储单元MC内的反相器MI3流向各条局部读出用位线LRBL0～LRBLm。这就意味着在未被选择的局部存储块内也有电流流过局部读出用位线，从而产生无用的电力消耗。
另外，当进行了如图6所示的存储块划分时，在各存储块内，无论在写入用还是读出用的局部位线和全局位线之间都必需设有用作接口的电路(在图6的情况下，为局部写入驱动器1m、写入用选择器SWm、读出用选择器SRm)。这种接口电路的增加，是导致芯片面积增大的主要原因，因而阻碍了存储装置的小型化及成本的降低。
为提高存储装置的写入动作及读出动作的速度，虽然可以减少各存储块中所包含的存储单元数，但在保持存储容量的同时减少各存储块中所包含的存储单元数就必然要使存储块数增加。存储块数的增加，意味着接口电路的增加。因此，在存储装置的高速化与小型化及降低成本之间存在着折衷关系。
发明内容
因此，本发明的目的在于，提供一种在存储单元的选择中不产生无用电力消耗的存储装置，进一步，提供一种能够实现动作高速化、小型化、低成本化的存储装置。
第1部分所述的发明，是一种备有多个存储信息的存储单元的存储装置，在该存储装置中，将多个上述存储单元划分为多个局部存储块，在上述各局部存储块中都包含个数相同的上述存储单元，在将上述信息写入上述存储单元时，或从上述存储单元读出上述信息时，指定上述多个局部存储块中的一个，并在上述各局部存储块内以共用的方式从个数相同的上述存储单元中指定一个，从而只将一个上述局部存储块内的一个上述存储单元激活。
第2部分所述的发明，在第1部分所述的存储装置中，还备有与多个上述存储单元分别对应设置的多个与电路，上述多个局部存储块中的一个的指定、及个数相同的上述存储单元中的一个的指定，按如下方法进行，即，生成选择上述多个局部存储块中的一个的块选择信号及在上述各局部存储块之间以共用的方式选择个数相同的上述存储单元中的一个的块内存储单元选择信号，并由对应的上述多个与电路分别对两信号进行逻辑运算。
第3部分所述的发明，在第1部分所述的存储装置中，还备有多条局部读出用位线，在上述多个局部存储块内各设一条，并分别以共用的方式与一个上述局部存储块内的所有上述存储单元连接；多个锁存电路，分别与上述多条局部读出用位线对应设置，并分别与对应的上述局部读出用位线连接；全局读出用位线，在读出动作时，通过上述锁存电路有选择地与上述多条局部读出用位线的任何一条连接。
第4部分所述的发明，在第3部分所述的存储装置中，上述锁存电路，包括具有输入部及输出部的第1及第2反相器，上述第1及第2第反相器的上述输入部与上述输出部相互连接。
第5部分所述的发明，是一种备有多个存储信息的存储单元的存储装置，在该存储装置中，将多个上述存储单元划分为多个局部存储块，上述多个局部存储块，在第1方向及与上述第1方向不同的第2方向上分别配置多个，并且，还备有多条局部读出用位线，在上述多个局部存储块内各设一条，并分别以共用的方式与一个上述局部存储块内的所有上述存储单元连接；全局读出用位线，在读出动作时，通过沿上述第2方向延伸的支线有选择地与上述多条局部读出用位线的任何一条连接，并沿上述第1方向延伸；写入用位线，通过沿上述第2方向延伸的支线与所有的多个上述存储单元连接，并沿上述第1方向延伸。
附图的简单说明图1是表示实施形态1的存储装置的图。
图2是表示实施形态2的存储装置的图。
图3是表示实施形态3的存储装置的图。
图4是表示作为现有的存储装置例的SRAM存储阵列的结构例的图。
图5是表示SRAM存储阵列的电路结构的图。
图6是表示SRAM存储阵列的现有的划分为存储块的结构例的图。
发明的
具体实施例方式
<实施形态1>
本实施形态的存储装置，在写入时或读出时，指定多个局部存储块中的一个，并在各局部存储块中以共用的方式从个数相同的存储单元中指定一个，从而只将一个局部存储块内的一个存储单元激活。因此，不会将未被指定的其他存储单元激活，从而可以实现在存储单元的选择中不产生无用电力消耗的存储装置。
图1是表示本实施形态的存储装置的图。如图1所示，在该存储装置中，与图6的存储装置中一样，将分别包含相同个数(从第0到第n(n为正数)的n+1个)的存储单元MC的局部存储块LB0～LBm(m为正数)连续地配置成一列。另外，存储单元MC，例如是图5所示的包括反相器MI1～MI3及N沟道MOS晶体管MN1～MN3的SRAM电路。
然后，与图6的存储装置中一样，将全局读出用位线GRBL以共用的方式连接于局部存储块LB0～LBm。此外，在各局部存储块LB0～LBm内，分别将多个存储单元MC连续地配置成1列。另外，将局部读出用位线LRBLm以共用的方式与第m存储块内的各存储单元MC连接。
局部读出用位线LRBLm，通过读出用选择器SRm与全局读出用位线GRBL连接。读出用选择器SRm，与图6的存储装置中一样，是用于将存储数据从适当的存储块供给全局读出用位线GRBL的开关电路。读出用选择器SRm，如上所述，例如由一个输入端与局部读出用位线LRBLm连接而在另一个输入端上供给读出用存储块选择信号BRm的与电路构成。在上文中说明了第m存储块的结构，但第0存储块及其他存储块也具有同样的结构。
另一方面，在本实施形态中，与图4的存储装置一样，将写入用位线WBL及反相数据写入用位线/WBL以共用的方式与所有存储单元连接而不分局部和全局位线。即，对所有各存储单元MC分别连接一条写入用位线WBL及一条反相数据写入用位线/WBL。
并且，将所有存储单元MC配置在写入用位线WBL与反相数据写入用位线/WBL及全局读出用位线GRBL之间。即，将各局部存储块LB0～LBm配置在写入用位线WBL与反相数据写入用位线/WBL及全局读出用位线GRBL之间。
另外，对写入用位线WBL及反相数据写入用位线/WBL，通过用于驱动这两条写入用位线的写入驱动器1供给输入数据DI。具体地说，将输入数据DI通过写入驱动器1内的反相器I1供给写入用位线WBL。同时，通过写入驱动器1内的反相器I2、I3的串联连接将输入数据DI供给反相数据写入用位线/WBL。
另一方面，将输出数据D0从全局读出用位线GRBL通过作为驱动数据输出线的读出驱动器的反相器I4输出。
在本实施形态中，将读出用位线分成局部的和和全局的，并将写入用位线以共用方式与所有存储单元连接。
由于必须由各存储单元MC内的N沟道MOS晶体管MN3驱动读出用位线，所以可以通过采用局部读出用位线LRBLm减小位线的负载电容，从而可以提高信号的传送速度。
另一方面，通过由驱动力大的缓冲器(即，驱动器1内的反相器I1～I3)驱动写入用位线，可以使其耐受以共用方式连接的所有存储单元MC的负载电容。因此，无需在每个局部存储块内设置局部写入用位线及驱动用缓冲器，因而不会导致电路规模的增大。
另外，在存储单元MC上，除上述的线以外，还连接着读出用字线RWL0_0～RWLn_0、…、RWL0_m～RWLn_m及写入用字线(图1中未示出写入用字线)。
在本实施形态中，在从存储单元MC读出信息时，指定多个局部存储块LB0～LBm中的一个，并在各局部存储块LB0～LBm中以共用的方式从存储单元MC中指定一个。上述指定，通过读出用字线RWL0_0～RWLn_0、…、RWL0_m～RWLn_m进行。因此，只将一个局部存储块内的一个上述存储单元激活。
具体地说，与存储装置内的所有存储单元MC分别对应地设置与电路NA00～NAn0、…、NA0m～NAnm。然后，将用于选择局部存储块LB0～LBm中的一个的块选择信号(为二值信号)BS0～BSm施加于对应的各与电路NA00～NAn0、…、NA0m～NAnm的一个输入端。更详细地说，例如将用于选择局部存储块LBm的块选择信号BSm以共用的方式供给与局部存储块LBm内的存储单元MC对应设置的所有与电路NA0m～NAnm的一个输入端。
同样，将在局部存储块LB0～LBm之间以共用的方式选择局部存储块内的一个存储单元MC的块内存储单元选择信号(为二值信号)Row_sel_0～Row_sel_n施加于对应的各与电路NA00～NAn0、…、NA0m～NAnm的另一个输入端。更详细地说，例如将用于选择第1行的存储单元的块内存储单元选择信号Row_sel_0以共用的方式供给与各局部存储块LB0～LBm内的第1行的存储单元MC对应设置的所有与电路NA00、NA01、…、NA0m的另一个输入端。
接着，由各与电路NA00～NAn0、…、NA0m～NAnm进行两输入信号的“与”运算。然后，将各与电路NA00～NAn0、…、NA0m～NAnm的输出分别供给读出用字线RWL0_0～RWLn_0、…、RWL0_m～RWLn_m，并传送到各存储单元MC内的N沟道MOS晶体管MN3的栅极。
按照这种方式，可以进行局部存储块LB0～LBm中的一个的指定、及局部存储块中所包含的一个存储单元MC的指定，并只将一个局部存储块内的一个存储单元激活。
因此，仅通过对各存储单元MC设置与电路。即可很容易地实现只将一个局部存储块内的一个存储单元激活的存储装置。所以，不会将未被指定的其他存储单元激活，因而不会有电流从这些存储单元流向局部读出用位线。
因此，可以实现在存储单元的选择中不产生无用电力消耗的存储装置。
另外，在本实施形态中，示出将各与电路NA00～NAn0、…、NA0m～NAnm的输出供给读出用字线RWL0_0～RWLn_0、…、RWL0_m～RWLn_m的结构，但除此以外也可以采用例如将各与电路NA00～NAn0、…、NA0m～NAnm的输出供给各存储单元内的写入用字线(图1中未示出)的结构。例如，如在图6的存储装置中采用这种结构，则可以实现在写入时具有与上述相同的减低电力消耗的效果的存储装置。
<实施形态2>
本实施形态，是实施形态1的存储装置的变形例，在各读出用选择器SR0～SRm的前级，与各局部读出用位线LRBL0～LRBLm对应地设有将2个反相器的输入部和输出部相互连接而构成的锁存电路。
图2是表示本实施形态的存储装置的图。如图2所示，在该存储装置中，在实施形态1的存储装置中的例如局部存储块LBm内，在局部读出用位线LRBLm的终端部、即读出用选择器SRm的前级，设置着将反相器I5m、I6m的输入部和输出部相互连接而构成的锁存电路。另外，在其他的局部存储块内，也设有结构相同的锁存电路。
在读出动作时，将全局读出用位线GRBL通过该锁存电路有选择地与多条局部读出用位线LRBL0～LRBLm的任何一条连接。
其他结构与实施形态1的存储装置相同，所以将其说明省略。
在实施形态1所述的存储装置中，不将未被指定的其他存储单元激活，但在这种情况下，局部读出用位线的电位变为浮动状态。
因此，可以考虑对局部读出用位线设置缓冲器并进行信号放大(例如，在图2中，只设置反相器I50～I5m将其用作缓冲器并进行信号放大，而不设置反相器I60～I6m)。但是，当局部读出用位线的电位变为浮动状态时，在对局部读出用位线设置的缓冲器内有可能流过穿透电流(即穿透构成反相器I50～I5m的CMOS(互补互补金属氧化物半导体)的NMOS、PMOS的电流)。
按照本实施形态的存储装置，与各局部读出用位线对应地设置锁存电路。因此，可以将局部读出用位线的电位固定为Hi(高)或Low(低)，所以不会变为浮动状态，即使对局部读出用位线设置缓冲器并进行信号放大时，也具有在缓冲器内不会流过穿透电流的优点。
<实施形态3>
本实施形态，是实施形态1的存储装置的变形例，将多个局部存储块在第1方向及与第1方向不同的第2方向上分别配置多个。
图3是表示本实施形态的存储装置的图。如图3所示，在该存储装置中，设有2j+2个局部存储块LB0～LB2j+1(j为正数)。并且，各局部存储块，在X方向及与X方向正交的Y方向上分别配置多个。具体地说，局部存储块，在Y方向上配置2列，如符号LB后面的数为偶数则在图3中配置在右侧的列(A列)内，如为奇数则在图3中配置在左侧的列(B列)内。
另外，全局读出用位线GRBL、写入用位线WBL及反相数据写入用位线/WBL，配置在2列的局部存储块之间。全局读出用位线GRBL以及写入用位线WBL和反相数据写入用位线/WBL，都沿X方向延伸，全局读出用位线GRBL，通过沿Y方向延伸的多条支线分别经由读出用选择器SR0～SR2j+1与局部读出用位线LRBL0～LRBL2j+1连接。而写入用位线WBL及反相数据写入用位线/WBL，则通过沿Y方向延伸的多条支线与所有存储单元MC连接。
在本实施形态中，将实施形态1中的与电路NA00～NAn0、…、NA0m～NAnm省略，作为替代，将对各存储单元的读出用字线RWL0～RWLn以共用方式连接于A列和B列的两列中的局部存储块。
另外，在本实施形态中，在A列的局部存储块上分别连接着写入用字线WWL00_0～WWLn0_0、…、WWL0j_0～WWLnj_0。同样，在B列的局部存储块上分别连接着写入用字线WWL00_1～WWLn0_1、…、WWL0j_1～WWLnj_1。
其他结构与实施形态1的存储装置相同，所以将其说明省略。
因此，如将多个局部存储块在X方向及Y方向上分别配置多个，则与将多个局部存储块例如全部都在X方向上排成一列并只设有沿X方向延伸的全局读出用位线GRBL、写入用位线WBL及反相数据写入用位线/WBL的情况相比，无论哪种位线都可以缩短。因此，能够提高各位线上的信号传送速度。
另外，按照本实施形态的存储装置，将读出用位线分成局部的和全局的，并将写入用位线以共用方式与所有存储单元连接。
由于必须由各存储单元MC驱动读出用位线，所以可以通过采用局部读出用位线LRBL0～LRBL2j+1减小位线的负载电容，从而可以提高信号的传送速度。
另一方面，通过由驱动力大的缓冲器I1～I3驱动写入用位线WBL及反相数据写入用位线/WBL，可以使其耐受以共用方式连接的所有存储单元MC的负载电容。因此，无需在每个局部存储块内设置局部写入用位线及驱动用缓冲器，因而不会导致电路规模的增大。
另外，按照本实施形态的存储装置，不仅沿X方向而且沿Y方向也配置多个局部存储块，并将全局读出用位线GRBL、写入用位线WBL及反相数据写入用位线/WBL通过沿Y方向延伸的支线分别与局部读出用位线LRBL0～LRBL2j+1及存储单元MC连接。
因此，与将多个局部存储块全部都在X方向上排成一列并只设有沿X方向延伸的全局读出用位线GRBL、写入用位线WBL及反相数据写入用位线/WBL的存储装置只并排配置多列的情况相比，可以共用各位线从而减少Y方向上的配线数。其结果是，可以减低位线之间的线间电容，并能提高信号的传送速度。
按照第1部分所述的发明，在写入时或读出时，指定多个局部存储块中的一个，并在各局部存储块中以共用的方式从个数相同的存储单元中指定一个，从而只将一个局部存储块内的一个存储单元激活。因此，不会将未被指定的其他存储单元激活，从而可以实现在存储单元的选择中不产生无用电力消耗的存储装置。
按照第2部分所述的发明，多个局部存储块中的一个的指定、及个数相同的存储单元中的一个的指定，通过生成块选择信号及块内存储单元选择信号并由对应的多个与电路分别对两信号进行逻辑运算执行。因此，仅通过对各存储单元设置与电路。即可很容易地实现第1部分所述的存储装置。
按照第3部分所述的发明，与各局部读出用位线对应地设置锁存电路。在第1部分所述的存储装置中，虽然不会将来被指定的其他存储单元激活，但在这种情况下，局部读出用位线的电位变为浮动状态。当变为浮动状态时，在对局部读出用位线设置缓冲器并进行信号放大的情况下，在缓冲器内有可能流过穿透电流。但是，如设置着锁存电路。则可以将局部读出用位线的电位固定为Hi或Low，所以不会变为浮动状态，即使对局部读出用位线设置缓冲器并进行信号放大时，在缓冲器内也不会流过穿透电流。
按照第4部分所述的发明，锁存电路包括第1及第2反相器。因此，可以将第1及第2反相器中的一个用作对局部读出用位线上的信号进行放大的缓冲器。因此，在用作缓冲器的反相器内可以不产生穿透电流。
按照第5部分所述的发明，将多个局部存储块在第1及与第2方向上分别配置多个。因此，与将多个局部存储块全部都在第1方向上排成一列并只设有沿第1方向延伸的全局读出用位线及写入用位线的情况相比，可以将两位线缩短。因此，能够提高两位线上的信号传送速度。此外，按照本发明，将读出用位线分成局部的和全局的，并将写入用位线以共用方式与所有存储单元连接。由于必须由各存储单元驱动读出用位线，所以可以通过采用局部读出用位线减小位线的负载电容，从而可以提高信号的传送速度。另一方面，通过由驱动力大的缓冲器驱动写入用位线，可以使其耐受以共用方式连接的所有存储单元的负载电容。因此，无需在每个局部存储块内设置局部写入用位线及驱动用缓冲器，因而不会导致电路规模的增大。另外，按照本发明，不仅将多个局部存储块沿第1方向而且还沿第2方向配置多个，并将全局读出用位线及写入用位线通过沿第2方向延伸的支线分别与局部读出用位线及存储单元连接。因此，与将多个局部存储块全部都在第1方向上排成一列并设有沿第1方向延伸的全局读出用位线及写入用位线的存储装置只并排配置多列的情况相比，可以共用位线从而减少配线数。其结果是，可以减低位线之间的线间电容，并能提高信号的传送速度。
权利要求
1.一种存储装置，备有多个存储信息的存储单元，该存储装置的特征在于；将多个上述存储单元划分为多个局部存储块，在上述多个局部存储块中都分别包含个数相同的上述存储单元，在将上述信息写入上述存储单元时，或从上述存储单元读出上述信息时，指定上述多个局部存储块中的一个，并在上述各局部存储块内以共用的方式从个数相同的上述存储单元中指定一个，从而只将一个上述局部存储块内的一个上述存储单元激活。
2.根据权利要求1所述的存储装置，其特征在于还备有与多个上述存储单元分别对应设置的多个与电路，上述多个局部存储块中的一个的指定、及个数相同的上述存储单元中的一个的指定，按如下方法进行，即，生成选择上述多个局部存储块中的一个的块选择信号及在上述各局部存储块之间以共用的方式选择个数相同的上述存储单元中的一个的块内存储单元选择信号，并由对应的上述多个与电路分别对两信号进行逻辑运算。
3.根据权利要求1所述的存储装置，其特征在于，还备有多条局部读出用位线，在上述多个局部存储块内各设一条，并分别以共用的方式与一个上述局部存储块内的所有上述存储单元连接；多个锁存电路，分别与上述多条局部读出用位线对应设置，并分别与对应的上述局部读出用位线连接；全局读出用位线，在读出动作时，通过上述锁存电路有选择地与上述多条局部读出用位线的任何一条连接。
4.根据权利要求3所述的存储装置，其特征在于上述锁存电路，包括具有输入部及输出部的第1及第2反相器，上述第1及第2第反相器的上述输入部与上述输出部相互连接。
5.一种存储装置，备有多个存储信息的存储单元，该存储装置的特征在于将多个上述存储单元划分为多个局部存储块，上述多个局部存储块，在第1方向及与上述第1方向不同的第2方向上分别配置多个，并且，还备有多条局部读出用位线，在上述多个局部存储块内各设一条，并分别以共用的方式与一个上述局部存储块内的所有上述存储单元连接；全局读出用位线，在读出动作时，通过沿上述第2方向延伸的支线有选择地与上述多条局部读出用位线的任何一条连接，并沿上述第1方向延伸；写入用位线，通过沿上述第2方向延伸的支线与所有的多个上述存储单元连接，并沿上述第1方向延伸。
全文摘要
提供一种在存储单元的选择中不产生无用电力消耗的存储装置，进一步，提供一种能够实现动作的高速化、小型化、低成本化的存储装置。当从存储单元读出信息时，通过读出用字线，只将一个局部存储块内的一个存储单元激活。具体地说，与所有存储单元对应地设置与电路。并且，将选择局部存储块中的一个的块选择信号及在局部存储块之间以共用的方式选择局部存储块内的一个存储单元的块内存储单元选择信号作为与电路的输入。将与电路的输出供给读出用位线。由于不会将未被指定的其他存储单元激活，因而不会有电流从这些存储单元流向局部读出用位线，所以不产生无用的电力消耗。
文档编号G11C8/12GK1469380SQ0310731
公开日2004年1月21日 申请日期2003年3月20日 优先权日2002年7月15日
发明者津田信浩, 新居浩二, 奥田省二, 二 申请人:三菱电机株式会社