专利名称：半导体存储器件以及控制半导体存储器件的方法
技术领域：
本发明涉及一种半导体存储器件，特别涉及一种具有在激活内部电源时停止用于保持数据的刷新操作的断电模式的半导体存储器件。
背景技术：
一种动态随机存取存储器(DRAM)通常被用于在例如移动电话这样的便携式电子设备中取代静态随机存取存储器(SRAM)。包括DRAM的系统定期地刷新该DRAM的存储单元，以保持数据。最近的DRAM系统进入需要保持数据的第一待机状态和不需要保持数据的第二待机状态。在第一待机状态中的DRAM的刷新不必要地消耗了电流。为了减小在第二待机状态中的功耗，已经开发出一种DRAM，其具有包括刷新停止模式(小睡模式)和休眠模式的断电模式。该刷新停止模式使不需要刷新的电路被减活。该休眠模式停止内部供电。
图1为示出一种现有的DRAM60的示意方框图。该DRAM60包括一个自刷新控制电路61、一个断电控制电路62、一个内部发电电路63、一个刷新控制电路64、一个主电路65以及一个NOR电路70。
该包括OSC控制电路66、振荡电路67、循环计数器68以及请求产生电路69的自刷新控制电路61在预定周期中产生一个刷新请求信号req。
OSC控制电路66包括一个PMOS晶体管TP1和电阻器R1，其串联在电源和地之间。该PMOS晶体管TP1的栅极连接到其漏极，从该漏极输出一个振荡频率控制信号VR。该控制信号VR由通过该PMOS晶体管TP1和电阻器R1的电流(恒定电流)I所设置。最好该电流I相对较小，以执行低电流消耗的操作。例如，该电阻器R1具有10MΩ，并且该电流I具有几微安(例如，1微安)。
该振荡电路67包括奇数个(在图1中为3个)反相器电路71、72、73，其连接为环状，以构成一个环形振荡器。该反相器电路71至73的电源端分别通过PMOS晶体管TP2、TP3和TP4连接到该电源。该PMOS晶体管TP2至TP4的栅极被提供该振荡频率控制信号VR。该晶体管TP2至PMOS晶体管TP4根据该控制信号VR把控制电流提供给该反相器电路71至73。由该反相器电路71至73所构成的该环形振荡器按照这种方式产生一个振荡信号OSC。该振荡信号OSC被提供到该循环计数器68。循环计数器68计数该振荡信号的脉冲数，以确定一个刷新周期。该请求产生电路69在每个刷新周期中输出由该循环计数器68所确定的一个请求信号req。
该断电控制电路62确定一个外部信号(未示出)是否表示断电模式，以产生一个小睡模式进入信号NAPe或休眠模式进入信号SLEEPe。
该NOR电路70具有被提供来自该请求产生电路69的请求信号req的第一输入端，以及被提供来自该断电控制电路62的小睡模式进入信号NAPe的第二输入端。
该NOR电路70把该请求信号req提供给该刷新控制电路64。该刷新控制电路64响应该请求信号req而控制自刷新。
该主电路65包括一个DRAM核心65a，其包括一个存储单元阵列、行解码器和读出放大器。该刷新控制电路64激活在该DRAM核心65a中的每条字线，并且刷新存储在连接到被激活的字线的存储单元中的数据。
该内部发电电路63产生被提供到DRAM核心65a及其外围电路的电源电压，以及内部电源，例如提供到该基片以激活该DRAM60的负电势或升压电势。换句话说，该内部发电电路63产生电源电压，用于操作该自刷新控制电路61、主电路65和刷新控制电路64。该断电控制电路62把休眠模式进入信号SLEEPe提供给该内部发电电路63。这使该内部发电电路63被减活，停止产生电源电压，并且停止该存储单元的刷新操作。用于操作断电控制电路62的电源电压由另一个内部发电电路(未示出)所严生。
现在将讨论DRAM60的操作。
(小睡模式)当由断电控制电路62提供给NOR电路70的进入信号NAPe具有高电平时(在图2中的时间t11至t12之间的小睡周期)，NOR电路70连续地输出具有低电平的信号。因此，刷新控制电路64不被提供该请求信号req。这停止存储单元的刷新操作并且减小电流消耗。在小睡模式中，在如图3所示的状态中，内部发电电路63被激活。因此，刷新控制电路64、主电路65、和自刷新控制电路61被提供电能。在该状态中，断电控制电路62的进入信号NAPe停止把来自自刷新控制电路61的提供给刷新控制电路64，以停止刷新操作。
(休眠模式)参见图4，当断电控制电路62把进入信号SLEEPe提供给内部发电电路63时，内部发电电路63停止产生电能。在该状态中，断电控制电路62断开把内部发电电路63连接到外部电源的电源线以及把内部发电电路63连接到电路61、64和65的内部电源线。
图5示出在正常待机模式、小睡模式和休眠模式中的电流消耗。
在小睡模式中，刷新操作的交流电流从正常待机模式中的电流消耗减小。在休眠模式中，在自刷新控制电路(自控制电路)61中的振荡操作的交流电流和内部发电电路63的直流电流从在小睡模式中的电流消耗减小。也就是说，在休眠模式中，除了断电(PD)控制电路62之外的电路(即，确定该模式所需的电路)被与该电源断开，并且被减活以减小电流消耗。
参见图6A，在休眠模式周期(从时间t11至时间t12的休眠周期)过程中，内部发电电路63被减活，并且内部电源电压被减小到地电压。因此，需要几百微秒的恢复时间(时间t12至t13)来从休眠模式返回到正常待机模式，并且激活内部发电电路63和稳定该内部电源电压。
参见图6B，在小睡模式周期中(从时间t11至t12的小睡周期)，内部发电电路63被激活。因此，该模式快速地从小睡模式返回到正常待机模式。相应地，当在需要保持数据的操作模式和不需要保持的操作模式之间频繁地切换时，最好使用小睡模式。
如上文所述，在小睡模式中，不需要提供请求信号req以停止刷新操作。但是由于上述原因，自刷新控制电路61的振荡电路67和OSC控制电路66被连续地激活。
当内部发电电路63被激活时，振荡电路67以异步的方式继续执行振荡操作。因此，如果振荡电路67的振荡操作被中断并且随后重新开始，则振荡信号OSC将具有不同预定振荡周期的周期。这可能导致刷新控制电路64的故障。更加具体来说，如果循环计数器68要根据具有不同于预定周期的周期的振荡信号OSC执行计数操作，则请求信号req的周期将不同于所需的刷新周期。
OSC控制电路66包括具有高电阻的电阻器R1。因此，如果提供给OSC控制电路66的电源被切断，则当启动该电源时，振荡频率控制信号VR需要预定的时间来到达预定的数值。具有不同于预定频率的振荡频率的振荡信号OSC在振荡频率控制信号VR到达预定数值的过渡周期(不稳定周期)过程中产生。但是，通过仅仅停止请求信号req以在小睡模式过程中操作OSC控制电路66和振荡电路67，消耗了不必要的电流。
发明内容
本发明的一个方面是一种半导体存储器件，其执行用于数据保留的刷新，具有停止刷新的断电模式。该器件包括一个振荡电路，用于产生一个振荡信号。一个请求产生电路用该振荡电路的振荡信号产生一个刷新请求信号，其中该振荡电路响应一个断电模式进入信号而停止振荡信号的产生。
本发明的另一个方面是一个半导体存储器件，其中包括一个断电控制电路，用于产生一个断电模式进入信号。一个刷新控制电路为该半导体存储器件产生一个刷新请求信号。该刷新控制电路包括用于产生一个振荡信号的一个振荡电路。一个振荡控制电路连接到该振荡电路用于产生一个控制该振荡信号的频率的控制信号。一个循环计数器用于对该振荡电路的振荡信号进行计数。一个请求产生电路连接到该循环计数器以根据一个计数值产生该刷新请求信号。该振荡电路响应该断电模式进入信号停止该振荡信号的产生。
本发明的另一个方面是一种用于控制半导体存储器件的方法，该半导体存储器件具有定期执行刷新的正常模式以及停止刷新的断电模式。该半导体存储器件包括一个刷新控制电路，用于执行振荡操作和产生一个刷新请求信号。该方法包括如下步骤从该正常模式转移到断电模式；通过在断电模式的过程中停止刷新控制电路的振荡操作而产生该刷新请求信号；把该模式从断电模式返回到该正常模式；以及通过在正常模式的过程中开始振荡操作而产生该刷新请求信号。
从下文结合
本发明的原理的描述中，本发明的其他方面和优点将变得更加清楚。
从下文参照附图对优选实施例的描述中将更好地理解本发明以及其目的和优点，其中图1为现有的DRAM的示意方框图；图2为示出图1的DRAM的操作的波形图；图3为示出图1的DRAM的小睡模式的示意图；图4为示出图1的DRAM的休眠模式的示意图；图5为示出图1的DRAM的每个模式的电流消耗的示意图；图6A为示出从休眠模式到待机模式的恢复时间的示意图，以及图6B为示出从小睡模式到待机模式的恢复时间的示意图；图7为根据本发明第一实施例的DRAM的示意方框图；图8为示出图7的DRAM的波形图；图9为示出图7的DRAM的示意方框图；图10为示出图9的DRAM中的振荡电路的操作的示意方框图；图11为示出根据本发明另一个实施例的DRAM中所包含的OSC控制电路和振荡电路的电路图；图12为图9的DRAM中所包含的请求产生电路的循环计数器的电路图；图13为根据本发明第二实施例的DRAM的示意方框图；图14为图13的DRAM中的振荡电路的操作的波形图；图15为根据本发明第三实施例的DRAM的示意方框图；图16为示出图15的DRAM的操作的波形图；图17为一个电压控制振荡电路的示意电路图；以及图18为根据本发明另一个实施例的自刷新控制电路的电路图。
具体实施例方式
在这些图中，相同的参考标号表示相同的元件。
参见图7，根据本发明的实施例的DRAM10包括自刷新控制电路11、断电控制电路12、内部发电电路13、刷新控制电路14和主电路15。自刷新控制电路11包括一个OSC控制电路16、振荡电路17、循环计数器18和请求产生电路19。OSC控制电路16控制由振荡电路17产生的振荡信号OSC的频率。循环计数器18对振荡信号OSC进行计数。请求产生电路19产生一个请求信号req，用于根据循环计数器18的计数值在预定周期执行刷新操作。
自刷新控制电路11的请求信号req被通过开关电路20提供到刷新控制电路14。断电控制电路12把一个小睡模式进入信号NAPe提供到开关电路20和振荡电路17。参见图8，当在时间t1和时间t2之间的小睡周期过程中，振荡电路17被提供该小睡模式进入信号NAPe，振荡电路17停止产生振荡信号OSC，并且减小电流消耗。在小睡周期过程中，开关电路20被减活，不提供请求信号req，并且停止存储单元的刷新操作。
图9示出更加具体的DRAM10。断电控制电路12、内部发电电路13、刷新控制电路14、主电路15、OSC控制电路16、循环计数器18、和请求产生电路19具有与图1中的相应电路62-69相同的结构。在第一实施例的DRAM10中，自刷新控制电路11的振荡电路17不同于现有的振荡电路67。
振荡电路17包括反相器电路21、22和23以及NOR电路25和26。反相器电路21和22以及NOR电路25以环形方式连接。也就是说，反相器电路21和22以及NOR电路25相串联，并且NOR电路25的输出端连接到反相器电路21的输入端。断电控制电路12通过反相器电路23连接到NOR电路26的第一输入端。NOR电路26的第二输入端连接到反相器电路21的输入端。NOR电路26的输出端连接到NOR电路25的第一输入端。NOR电路25的第二输入端连接到反相器电路22的输出端。
反相器电路21和22的电源端以及NOR电路25的电源端分别通过PMOS晶体管TP2、TP3和TP4连接到电源。OSC控制电路16把一个振荡频率控制信号VR提供给PMOS晶体管TP2、TP3和TP4的栅极。PMOS晶体管TP2、TP3和TP4根据该控制信号VR分别把控制电流提供给反相器电路21、22和NOR电路25。
图10示出断电控制电路12的进入信号NAPe、反相器电路23的输出信号NAPx、振荡信号OSC、反相器电路22的输出信号OSCx和NOR电路26的输出信号en。在正常待机模式中，进入信号NAPe较小(即，进入信号NAPe被无效)，并且反相器电路23的输出信号NAPx较高。在该状态中，NOR电路26产生低电平的输出信号en。相应地，NOR电路26作为一个逻辑反相电路，并且反相器电路21和22以及NOR电路25作为一个环形振荡器。结果，振荡电路17产生振荡信号OSC。振荡信号OSC的周期由来自OSC控制电路16的振荡频率控制信号VR所决定。更加具体来说，根据振荡频率控制信号VR通过晶体管TP2、TP3和TP4把一个控制电流分别提供给反相器电路21和22以及NOR电路25。该控制电流决定传输延迟时间，其基于环形振荡器的每个级中的输入电容器的充电和放电时间。环形振荡器的一个周期被添加到每个延迟时间中，以确定振荡信号OSC的周期。
当在时间t1进入小睡模式时，断电控制电路12把高电平的进入信号NAPe提供给反相器电路23(即，进入信号NAPe被有效)，并且反相器电路23产生低电平的输出信号NAPx。在该状态中，提供给开关电路20的进入信号NAPe变为高电平，并且开关电路20停止把请求信号req提供给刷新控制电路14。当反相器电路23的输出信号NAPx变为低电平并且然后振荡信号OSC变为低电平时，NOR电路26的输出信号en变为高电平，并且停止振荡电路17的振荡操作。无论何时该输出信号NAPx变为低电平时，该环形振荡器用于根据振荡信号OSC的脉冲宽度把振荡信号OSC保持在高电平，直到经过预定的时间TH1之后为止。当在经过预定时间TH1之后振荡信号OSC变为低电平，输出信号en变为高电平。相应地，当从正常待机模式变为小睡模式时振荡电路17停止振荡操作，防止产生具有异常脉冲宽度的振荡信号OSC。
当被提供到反相器电路23的进入信号NAPe在时间t2变为低电平以结束小睡模式时，反相器电路23使输出信号NAPx变为高电平，并且NOR电路26使输出信号en变为低电平。这允许振荡电路17进行振荡操作。也就是说，与进入信号NAPe相同步，输出信号en变为低电平，并且振荡信号OSC变为高电平。在这种情况中，振荡信号OSC在预定的时间TH1保持高电平。相应地，当从小睡模式进入正常待机模式时，防止产生具有异常脉冲宽度的振荡信号OSC。
如上文所述，振荡电路17的振荡操作被精确地在小睡模式中停止。另外，在正常待机模式中，循环计数器18精确地根据振荡信号OSC执行计数操作，从而请求产生电路19在每个预定的刷新周期中产生请求信号req。响应该请求信号req，刷新控制电路14执行用于自刷新操作的控制，并且刷新在主电路15中的DRAM核心15a的存储单元。
参见图11，OSC控制电路16可以由振荡器电流限制电路11c所代替，并且振荡电路17可以由振荡器单元11b所代替。图12示出循环计数器18和请求产生电路19的一个例子。
包括振荡电路17a的振荡器单元11b产生振荡信号OSC。振荡器电流限制电路11c控制被提供到振荡电路17a的驱动电流。循环计数器18和请求产生电路19作为一个计数器单元11a，其根据由振荡器单元11b提供的振荡信号OSC在预定时间内产生请求信号(刷新脉冲)。最好标准的异步计数器被用作为计数器单元11a的计数器18。但是，同步计数器电路或模拟定时器可以用于取代该异步循环计数器18。
两级反相器电路102、104对振荡电路17a的输出信号执行处理，例如波形整形和驱动能力的调节，以产生被提供到循环计数器18的振荡信号OSC。循环计数器18对振荡信号OSC进行计数。当循环计数器18对振荡信号OSC计数2(N-1)次时，循环计数器18把一个输出信号Qn提供到请求产生电路(脉冲产生电路)19。复位信号RST对该循环计数器18进行复位。输出信号Qn被直接提供到NAND电路19b的第一输入端，并且被包括多级反相器的延迟设备19a所反相。反相的信号被提供到NAND电路19b的第二输入端。当计数值到达预定数值时，循环计数器18产生高电平的输出信号Qn。这根据延迟设备19a的延迟时间产生负脉冲信号。反相器电路19c把该负脉冲信号反相以产生一个正刷新脉冲信号req。NOR电路可以被用于取代NAND电路19b。
振荡电路17a包括奇数(N)个反相器电路2(n)(n≤N)。具有反相器功能并且与图9的NOR电路25相同结构的NOR电路被用作为最后级的反相器2(N)。最后级的反相器2(N)的输出端被连接到第一反相器电路2(1)的输入端。反相器(NOR)电路2(n)具有连接到反相器2(n-1)的第一输入端以及被提供NOR电路26的输入信号en的第二输入端。
奇数个反相器2(n)的电源端分别连接到奇数个(N)PMOS晶体管TP1n(n≤N)的漏极。每个PMOS晶体管TP1n的源极连接到电源电压VDD。另外，奇数个反相器2(n)的接地端分别连接到奇数个(N)NMOS晶体管TN1n的漏极。每个NMOS晶体管TN1n的源极连接到地电势。
PMOS晶体管TP1n的栅极作为相互连接的节点VP。节点VP连接到振荡器电流限制电路11c中的PMOS晶体管T14的漏极和电阻器R12之间的一个节点，并且连接到PMOS晶体管T14的栅极。PMOS晶体管T14的源极连接到电源电压VDD。PMOS晶体管TP1n和T14构成一个电流镜像电路。
NMOS晶体管TN1n的栅极相互连接为节点VN。节点VN连接到振荡器电流限制电路11c中的NMOS晶体管T15的漏极和电阻器R13之间的一个节点，并且连接到NMOS晶体管T15的栅极。NMOS晶体管T15的源极连接到地电势。NMOS晶体管TN1n和T15构成一个电流镜像电路。
第一实施例的DRAM10具有如下优点。
(1)断电控制电路12产生小睡模式进入信号NAPe，并且把其提供给自刷新控制电路11的振荡电路17。响应该进入信号NAPe，振荡电路17停止振荡操作。这减小由于振荡电路17的振荡操作所导致的电流消耗。
(2)当从正常待机模式变为小睡模式以及从小睡模式变为正常待机模式时，防止产生具有异常脉冲宽度的振荡信号OSC。这保证刷新操作的执行。
下面将参照13和14描述根据本发明第二实施例的DRAM31。DRAM31包括一个自刷新控制电路32。自刷新控制电路32包括循环计数器18、请求产生电路19、电平检测电路33、OSC控制电路34以及振荡电路35。
OSC控制电路34包括串联在电源和地之间的PMOS晶体管TP5、PMOS晶体管TP1和电阻器R1。PMOS晶体管TP1的栅极端被提供断电控制电路12的进入信号NAPe。其栅极和漏极相互连接的PMOS晶体管TP1在其漏极端产生一个振荡频率控制信号VR。
包括反相器电路36和37、PMOS晶体管TP6和NMOS晶体管TN1的电平检测电路33检测振荡频率控制信号VR是否到达预定电压。当振荡频率控制信号VR到达预定电压时，电平检测电路33激活一个检测信号mon。
PMOS晶体管TP6和NMOS晶体管TN1串联在电源和地之间。NMOS晶体管TN1的栅极被提供振荡频率控制信号VR。PMOS晶体管TP6的栅极连接到地。PMOS晶体管TP6和NMOS晶体管TN1构成一个逻辑反相电路201。PMOS晶体管TP6和NMOS晶体管TN1之间的节点为逻辑反相器电路的输出端。在该逻辑反相器电路的输出端产生的信号被通过两级连接的反相器电路36和37提供到振荡电路35。
逻辑反相器电路201的阈值电压被根据PMOS晶体管TP6的导电率和NMOS晶体管TN1的导电率之间的平衡而设置。更加具体来说，振荡电路35设置阈值电压，使得逻辑反相电路201响应用于使振荡电路35以预定的频率执行振荡操作的振荡频率控制信号VR的电压而执行逻辑反相操作。也就是说，当OSC控制电路34被通电时，振荡频率控制信号VR根据预定频率从地电压升高到预定电压。因此，阈值电压被根据该预定电压而设置。这保证执行逻辑反相操作，并且当振荡频率控制信号VR的电压到达预定电压时，检测信号mon变为激活。两个反相器电路36和37对逻辑反相电路201的输出信号执行处理，例如波形整形、获得电流驱动能力以及逻辑匹配。
振荡电路35包括两个反相器电路21和22、NOR电路25、4个PMOS晶体管TP2、TP3、TP4和TP7以及NMOS晶体管TN2。这两个反相器电路21和22以及NOR电路25连接为环状。反相器电路21和22的电源端与NOR电路25的电源端分别通过PMOS晶体管TP2、TP3和TP4连接到该电源。PMOS晶体管TP2、TP3和TP4的栅极被提供振荡频率控制信号VR。晶体管TP2、TP3和TP4根据控制信号VR分别把控制电流提供给反相器电路21和22以及NOR电路25。
断电控制电路12把进入信号NAPe提供给NOR电路25，以控制振荡电路35的振荡操作。在第一实施例中，NOR电路25的输出信号en被用作为振荡操作的控制信号。在第二实施例中，进入信号NAPe被用作为振荡信号的控制信号。更加具体来说，当在小睡模式中进入信号NAPe变为高电平时，NOR电路25的输出信号变为低电平，并且停止振荡电路35的振荡操作。在进入信号NAPe为低电平以允许振荡操作的状态中，NOR电路25作为一个逻辑反相电路，并且振荡电路35执行振荡操作。
NOR电路25通过PMOS晶体管TP7连接到循环计数器18。PMOS晶体管TP7和循环计数器18之间的节点通过NMOS晶体管TN2连接到地。PMOS晶体管TP7和NMOS晶体管TN2的栅极被提供电平检测电路33的检测信号mon。当检测信号mon为低电平时，PMOS晶体管TP7导通，NMOS晶体管TN2截止，并且NOR电路25的输出信号被通过PMOS晶体管TP7提供到循环计数器18，作为振荡信号OSC。当检测信号mon为高电平时，PMOS晶体管TP7截止，NMOS晶体管TN2导通，并且振荡信号OSC不被提供到循环计数器18。在第二实施例中，PMOS晶体管TP7作为用于允许和禁止输出振荡信号OSC的开关电路。
图17示出振荡电路35对进入信号NAPe、NOR电路25的输出信号n1、振荡信号OSC、振荡频率控制信号VR和检测信号mon的操作。
在直到时间t1为止的正常待机模式中，当进入信号NAPe变为低电平时，PMOS晶体管TP5导通。这把电能提供给OSC控制电路34，并且产生预定电压的振荡频率控制信号VR。在该状态中，电平检测电路33把低电平的检测信号mon提供给PMOS晶体管TP7，以使得PMOS晶体管TP7导通。被提供低电平进入信号NAPe的NOR电路25作为逻辑反相电路。按照这种方式，反相器电路21和22以及NOR电路25作为一个环形振荡器，并且NOR电路25的输出信号n1被通过PMOS晶体管TP7提供到循环计数器18。
当在时间t1进入小睡模式时，断电控制电路12把高电平的进入信号NAPe提供给NOR电路25，NOR电路25使得其输出信号n1变为低电平，并且振荡电路35停止振荡操作。高电平的进入信号NAPe使得OSC控制电路34的PMOS晶体管TP5变为截止。这停止把电能提供给OSC控制电路34，并且对OSC控制电路34减活。因此，振荡频率控制信号VR的电压逐步增加，直到到达地电压VSS，并且检测信号mon变为高电平。因此，PMOS晶体管TP7截止，并且NMOS晶体管TN2导通。
当在时间t2结束小睡模式时，断电控制电路12把低电平的进入信号NAPe提供给NOR电路25。另外，由反相器电路21和22以及NOR电路25所构成的环形振荡器重新开始振荡操作。在该状态中，PMOS晶体管TP5导通，以把电能提供给OSC控制电路34。这逐步地增加振荡频率控制信号VR的电压。紧接着在时间t2之后(即，在图14中的周期X1)，振荡频率控制信号VR的电压低于预定电压，并且NOR电路的输出信号n1的振荡频率大于根据刷新周期的正常振荡频率。
该电平检测电路33产生高电平的检测信号，直到振荡频率控制信号VR到达预定电压(即，获得正常振荡频率的电压)。相应地，在振荡频率控制信号VR的电压增加时的过渡周期X1中，防止把振荡信号OSC提供给循环计数器18。
第二实施例的DRAM31具有如下优点。
(1)振荡电路35响应进入信号NAPe而停止振荡操作。当进入信号NAPe把设置在电源路径中的PMOS晶体管TP5截止时，OSC控制电路34停止产生振荡频率控制信号VR。这种控制的执行减小自刷新控制电路32的电流消耗。
(2)检测信号mon确定用于以振荡频率控制信号VR设置的所需频率提供振荡信号的时序。也就是说，确定用于提供振荡信号的时序，从而在振荡频率控制信号VR的电压不稳定的过渡周期X1过程中，振荡电路35不产生不稳定的振荡信号。
(3)响应电平检测电路33的检测信号mon的PMOS晶体管TP7被设置在振荡电路35和循环计数器18中。PMOS晶体管TP7根据该刷新操作停止以不同于预定振荡周期的周期产生振荡信号OSC。
下面将参照图15和16描述根据本发明第三实施例的DRAM41。
参见图15。DRAM41的自刷新控制电路42包括循环计数器18、请求产生电路19、前置单元43、OSC控制电路44以及振荡电路45。
OSC控制电路44包括串联在电源和地之间的PMOS晶体管TP5、PMOS晶体管TP1、电阻器R1和NMOS晶体管TN3。PMOS晶体管TP5的栅极被提供该断电控制电路12的进入信号NAPe。反相器电路46把该进入信号NAPe反相，并且把反相后的进入信号NAPe提供到NMOS晶体管TN3的栅极。
振荡电路45包括连接为环状的两个反相器电路21和22以及NOR电路25。反相器电路21和22的电源端与NOR电路25的电源端分别通过PMOS晶体管TP2、TP3和TP4连接到电源。PMOS晶体管TP2、TP3和TP4的栅极被提供振荡频率控制信号VR。晶体管TP2、TP3和TP4分别根据控制信号VR把控制电流提供给反相器电路21和22以及NOR电路25。
断电控制电路12的进入信号NAPe被提供到NOR电路25，并且NOR电路25根据该进入信号NAPe控制振荡电路45的振荡操作。当进入信号NAPe在小睡模式过程中变为高电平时，NOR电路25使得其输出信号变为低电平。这停止振荡电路45的振荡操作。在进入信号NAPe为低电平并且允许振荡的状态中，NOR电路25作为环形振荡器的一部分的一个逻辑反相电路，并且该振荡电路45执行振荡操作。
前置单元43包括传输门48和反相器电路49。传输门48具有PMOS晶体管和NMOS晶体管，其源极相互连接，并且其漏极相互连接。反相器电路49连接在NMOS晶体管的栅极与PMOS晶体管的栅极之间。在该传输门48中，断电控制电路12把进入信号NAPe提供给NMOS晶体管的栅极。另外，反相器电路49把该进入信号NAPe反相，并且把反相的进入信号NAPe提供给该PMOS晶体管。传输门48在进入信号NAPe变为高电平时导通，并且在进入信号NAPe变为低电平时截止。
前置单元43连接在内部发电电路13与OSC控制电路44和振荡电路45之间的节点之间。当传输门48导通时，由内部发电电路13产生的控制信号VR2被传送到OSC控制电路44的输出节点。当传输门48截止时，停止控制信号VR2的传输。
内部发电电路13包括振荡器13a和电压产生电路13b。电压产生电路13b根据振荡器13a的振荡信号产生电源电压，其中包括负电压和提升电压。最好为电流控制振荡器的振荡器13a包括产生控制信号VR2的OSC控制电路，以及根据控制信号VR2产生振荡信号的振荡电路。保持在小睡模式中被激活的振荡器13a产生控制信号VR2，并且根据该控制信号VR2把振荡信号提供给电压产生电路13b。由振荡器13a所产生的控制信号VR2被通过前置单元43提供到振荡电路45。控制信号VR2的电压基本上等于由自刷新控制电路42的OSC控制电路44所产生的振荡频率控制信号VR的电压。换句话说，选择其电压基本上等于振荡频率控制信号VR的电压的控制信号VR2。
在小睡模式保持被激活的内部发电电路13包括产生各种均衡电压的电压产生电路13b，例如用于主电路15或核心15a的电压。更加具体来说，电压产生电路13b产生一个位线均衡电压、数据总线均衡电压、或者由差分放大器用于确定数据“1”/“0”的确定参考电压。内部发电电路13可以包括用于产生提供到核心15a的低电压(例如存储单元阳极的电压)的电压产生电路13b。
在DRAM41的休眠模式中，断电控制电路12把具有高电平的进入信号SLEEPe提供给内部发电电路13，以激活内部发电电路13。也就是说，当进入信号SLEEPe被提供到开关电路250和252时，开关电路250和252被截止。这断开到达振荡器13a和电压产生电路13b的电源线，以停止产生每个电源电压。
图16示出振荡电路45对进入信号NAPe、振荡信号OSC和振荡频率控制信号VR的操作。
在直到时间t1为止的正常待机模式中，当进入信号NAPe为低电平时，PMOS晶体管TP5和NMOS晶体管TN3导通。把电能提供给OSC控制电路44，并且产生预定电压的振荡频率控制信号VR。在该状态中，低电平的进入信号NAPe使传输门48截止。因此，传输门48停止传送来自内部发电电路13的控制信号VR2。
当在时间t1进入小睡模式时，当进入信号NAPe变为高电平时，NOR电路25使其输出信号变为低电平。这停止振荡电路45的振荡操作。高电平的进入信号NAPe使PMOS晶体管TP5和NMOS晶体管TN3截止。这切断电源，并且停止输出振荡频率控制信号VR。在该状态中，传输门48响应高电平的进入信号NAPe而导通，并且内部发电电路13的控制电压VR2被提供到OSC控制电路44的输出节点。相应地，在进入信号NAPe为高电平的小睡周期中，振荡电路45的输出保持在控制电压VR2的电压上。
当在时间t2结束小睡周期时，传输门48在进入信号NAPe变为低电平时停止传输控制信号VR2。这激活OSC控制电路44，并且产生预定电压的振荡频率控制信号VR。在该状态中，根据低电平的进入信号NAPe，NOR电路25作为一个逻辑反相电路，并且重新开始振荡电路45的振荡操作。控制信号VR2的电压基本上等于振荡频率控制信号VR的电压(在图16中，控制电压VR2略低于控制电压VR)。因此，即使紧接着在时间t2之后，直到振荡频率控制信号VR的电压稳定在预定电压时为止，能够防止产生具有不同于正常振荡周期的一个振荡周期的振荡信号OSC。也就是说，紧接着在时间t2之后产生的振荡信号OSC的脉冲宽度TH2基本上等于正常操作模式中的振荡信号OSC的脉冲宽度TH1。
第三实施例的DRAM41具有如下优点。
(1)响应进入信号NAPe，振荡电路45停止振荡操作，并且OSC控制电路44停止输出振荡频率控制信号VR。这进一步减小自刷新控制电路42的电流消耗。
(2)响应该进入信号，前置单元43把内部发电电路13的控制信号VR2提供到OSC控制电路44的输出节点。也就是说，其电压基本上与自刷新控制电路42的振荡频率控制信号VR的电压相等的控制信号VR2被选择，并且提供到OSC控制电路44的输出节点。在从小睡模式返回到正常待机模式之后直到振荡频率控制信号VR的电压到达预定电压时为止，防止产生具有与正常振荡周期不同的振荡周期的振荡信号OSC。
本领域内的技术人员容易看出，本发明被用许多其它具体形式来实现而不脱离本发明的精神或范围。特别地，本发明可以体现在如下形式中。
在第一至第三实施例中，例如图17中所示的恒压控制振荡器300可以用于取代通过OSC控制电路16、34、44控制振荡电路17、35、45的驱动电流的恒流控制振荡器。
恒压控制振荡器300包括一个OSC控制电路51，其控制振荡电路45的驱动电压，并且设置振荡频率。OSC控制电路51包括电阻器串52和缓冲器电路53。缓冲器电路53根据驱动能力把电压加在电阻器串52的预定位置上，并且产生振荡频率控制信号VR作为驱动电源电压。NMOS晶体管TN4、TN5被设置在电阻器串52和缓冲电路53之间的电流路径中。反相器电路54把小睡模式进入信号NAPe反相，并且把反相的小睡模式进入信号NAPe提供到NMOS晶体管TN4、TN5的栅极。在正常待机模式中，低电平的进入信号NAPe导通NMOS晶体管TN4，并且连接该电流路径，以把振荡频率控制信号VR提供给振荡电路45。在小睡模式中，高电平的进入信号NAPe截止该NMOS晶体管TN4、TN5，断开电流路径，并且停止把来自OSC控制电路51的驱动电源电压提供给振荡电路45。响应高电平的NAPe，NOR电路25使其输出信号变为低电平，并且停止振荡电路45的振荡操作。按照与第三实施例相同的方式，电压控制振荡器300包括前置单元43。
在第二实施例中，栅极可以用于取代例如在图18中所示的自刷新控制电路55中的PMOS晶体管TP7。自刷新控制电路55包括一个OSC控制电路34、振荡电路56、电平检测电路33、循环计数器18和请求产生电路19。
除了反相器电路21和22以及NOR电路25之外，振荡电路56包括一个反相器电路57和NOR电路58。NOR电路58的第一输入端被提供该进入信号NAPe，并且NOR电路58的第二输入端被提供电平检测电路33的检测信号mon。
在正常待机模式中，当进入信号NAPe变为低电平时，OSC控制电路34产生具有预定电压的振荡频率控制信号VR，并且电平检测电路33产生低电平的检测信号mon。NOR电路58使得其输出信号响应低电平的检测信号mon而变为高电平。反相器电路57使NOR电路58的输出信号反相，并且把低电平的反相信号提供到NOR电路25。在这种情况中，NOR电路25作为一个逻辑反相电路，并且该反相器电路21和22以及NOR电路25作为一个环形振荡器。
在小睡模式中，当进入信号NAPe变为高电平时，NOR电路58使其输出信号变为低电平。反相器电路57使NOR电路58的输出信号反相，并且把高电平的反相信号提供到NOR电路25，以停止振荡信号OSC的传输。在该状态中，停止把电能提供到OSC控制电路34，并且振荡频率控制信号VR的电压被降低到地电压VSS。当振荡频率控制信号VR的电压降低到预定电压或更低时，电平检测电路33产生高电平的检测信号mon。
当该模式从小睡模式返回到正常模式时，低电平的进入信号NAPe把电能提供给OSC控制电路34，并且把振荡频率控制信号增加到预定电压。电平检测电路33的检测信号mon在振荡频率控制信号VR不稳定的过渡周期中保持为高电平。检测信号mon停止输出振荡信号OSC。从而，当振荡频率控制信号VR到达预定电压时，检测信号mon列为低电平。这重新开始输出振荡信号OSC。在该实施例中，在振荡频率控制信号VR不稳定的过渡周期中，以稳定的振荡频率产生该振荡信号OSC。
本实施例被认为是说明性而非限制性的，并且本发明不限于在此给出的具体细节，而可以在所附权利要求和等价表述的范围内改变。
权利要求
1.一种半导体存储器件，其执行用于数据保留的刷新，具有停止刷新的断电模式，该器件包括一个振荡电路(17、35、45、56)，用于产生一个振荡信号；以及一个请求产生电路(19)，用于用该振荡电路的振荡信号产生一个刷新请求信号(req)，该器件的特征在于，该振荡电路响应一个断电模式进入信号(NAPe)而停止振荡信号的产生。
2.根据权利要求1所述的器件，其特征在于，在该振荡电路响应该断电模式进入信号(NAPe)产生一个结束振荡信号之后，该振荡电路停止新的振荡信号的产生，并且当该断电模式进入信号被无效时，该振荡电路与该无效相同步地产生该振荡信号。
3.根据权利要求1或2所述的器件，其特征在于，该振荡电路包括一个逻辑门(26)，用于响应该断电模式进入信号停止振荡信号的产生。
4.根据权利要求3所述的器件，其特征在于，该逻辑门包括一个NOR电路。
5.根据权利要求1至4所述的器件，其特征在于一个振荡控制电路(34、44、51)，其连接到该振荡电路，以产生一个控制信号(VR)，用于控制该振荡信号的频率；以及一个晶体管(TP5、TN4)，用于响应该断电模式进入信号切断振荡控制电路的电源。
6.根据权利要求5所述的器件，其特征在于，该振荡控制电路产生一个恒流控制信号和一个恒压控制信号之一。
7.根据权利要求5或6所述的器件，其特征在于，具有一个电平检测电路(33)，其连接到该振荡控制电路，以检测该控制信号的电压电平，并且产生一个检测信号(mon)。
8.根据权利要求7所述的器件，其特征在于，一个开关(TP7)，其连接到该振荡电路和该电平检测电路，以响应该检测信号有选择地把该振荡信号提供到该请求产生电路。
9.根据权利要求7所述的器件，其特征在于，该请求产生电路包括一个循环计数器(18)，用于计数该振荡电路的振荡信号，该器件的特征在于一个开关电路(TP7)，其连接在振荡电路和循环计数器之间，以响应该检测信号有选择地把该振荡信号提供到该循环计数器。
10.根据权利要求7所述的器件，其特征在于，该振荡电路包括一个逻辑门(58)，用于响应该断电模式进入信号(NAPe)和该检测信号(mon)停止该振荡信号的产生。
11.根据权利要求10所述的器件，其特征在于，该逻辑门包括一个NOR电路(58)。
12.根据权利要求5或6所述的器件，其特征在于包括一个前置单元(43)，其连接到该振荡控制电路的输出端，以响应该断电模式进入信号把具有预定电压(VR2)的另一个控制信号提供给该振荡控制电路。
13.根据权利要求12所述的器件，其特征在于，该预定电压基本上等于该控制信号的电压。
14.根据权利要求12或13所述的器件，其特征在于，该振荡电路包括一个逻辑门(25)，用于响应该断电模式进入信号(NAPe)停止该振荡信号的产生。
15.根据权利要求12或14所述的器件，其特征在于，包括一个振荡器(13a)，用于产生该另一个控制信号，以及根据该另一个控制信号产生另一个振荡信号；以及一个电压产生电路(13b)，其连接到该振荡器，以用该另一个振荡信号产生内部电源电压。
16.根据权利要求15所述的器件，其特征在于，包括一个开关电路(250、252)，用于响应另一个断电模式进入信号(SLEEPe)，切断该振荡器的电源。
17.一个半导体存储器件，其中包括一个断电控制电路(12)，用于产生一个断电模式进入信号；以及刷新控制电路(11)，用于为该半导体存储器件产生一个刷新请求信号(req)，该刷新控制电路包括用于产生一个振荡信号的一个振荡电路(17、35、45、56)、连接到该振荡电路用于产生一个控制该振荡信号的频率的控制信号的振荡控制电路(34、44、51)、用于对该振荡电路的振荡信号进行计数的循环计数器(18)、以及连接到该循环计数器以根据一个计数值产生该刷新请求信号(req)的请求产生电路(19)，该器件的特征在于该振荡电路响应该断电模式进入信号(NAPe)停止该振荡信号的产生。
18.根据权利要求17所述的器件，其特征在于，在该振荡电路响应该断电模式进入信号产生一个结束振荡信号之后，该振荡电路停止新的振荡信号的产生，并且当该断电模式进入信号被无效时，该振荡电路与该无效相同步地产生该振荡信号。
19.根据权利要求17或18所述的器件，其特征在于，包括一个第一开关电路(TP5、TN4)，用于响应该刷新请求信号切断该振荡控制电路的电源；一个电平检测电路(33)，其连接到该振荡控制电路，以检测该控制信号的电压电平，并且产生一个检测信号(mon)；以及一个第二开关电路(TP7)，其连接在该振荡电路和循环计数器之间，以响应该检测信号有选择地把该振荡信号提供到该循环计数器。
20.根据权利要求17或18所述的器件，其特征在于，包括一个第一开关电路(TP5、TN4)，用于响应该刷新请求信号(req)切断该振荡控制电路的电源；以及一个前置单元(43)，其连接到该振荡控制电路的输出端，以响应该断电模式进入信号把具有预定电压(VR2)的另一个控制信号提供到该振荡控制电路。
21.根据权利要求20所述的器件，其特征在于，包括一个振荡器(13a)，用于产生该另一个控制信号并且根据该另一个控制信号产生该另一个振荡信号；电压产生电路(13b)，其连接到该振荡器，以利用该另一个振荡信号产生内部电源电压；以及第二开关电路(250、252)，用于响应另一个断电模式进入信号切断该振荡器和电压产生电路的电源。
22.根据权利要求21所述的器件，其特征在于，该断电模式是一个刷新停止模式，并且该另一个断电模式是休眠模式。
23.一种用于控制半导体存储器件的方法，该半导体存储器件具有定期执行刷新的正常模式以及停止刷新的断电模式，其中该半导体存储器件包括一个刷新控制电路(11)，用于执行振荡操作和产生一个刷新请求信号(ref)，该方法的特征在于包括如下步骤从该正常模式转移到断电模式；通过在断电模式的过程中停止刷新控制电路的振荡操作而产生该刷新请求信号；把该模式从断电模式返回到该正常模式；以及通过在正常模式的过程中开始振荡操作而产生该刷新请求信号。
24.根据权利要求23所述的方法，其特征在于，该半导体存储器件包括一个内部发电电路(13)，用于产生内部电源电压，并且停止产生刷新请求信号的步骤包括在断电模式的过程中激活该内部发电电路。
25.根据权利要求23或24所述的方法，其特征在于，该刷新控制电路包括一个振荡电路(34、44、51)，用于执行振荡操作和产生一个振荡信号，并且用于停止产生刷新请求信号的步骤包括停止该振荡电路的振荡操作。
26.根据权利要求25所述的方法，其特征在于，该刷新控制电路包括一个连接到该振荡电路的振荡控制电路(34、44)，以产生用于控制该振荡信号的频率的控制信号，以及用于停止产生刷新请求信号的步骤包括通过切断该振荡控制电路的电源而停止产生控制信号。
27.根据权利要求26所述的方法，其特征在于，包括检测该控制信号的电压，以及当所检测电压到达预定电压时允许从该振荡电路输出振荡信号的步骤。
28.根据权利要求23所述的方法，其特征在于，该半导体存储器件包括一个内部发电电路(13)，用于通过根据具有预定电压的第一控制信号执行振荡操作而产生内部电源电压，其中该刷新控制电路包括一个振荡电路(34、44、51)，用于执行振荡操作和产生一个振荡信号，以及一个振荡控制电路(34、44)，其连接到该振荡电路，以产生用于控制该振荡信号的频率的第二控制信号，其中用于停止产生刷新请求信号的步骤包括在断电模式中，通过切断该振荡控制电路的电源而停止第二控制信号的产生，该方法的特征在于包括把该内部发电电路的第一控制信号提供给该振荡控制电路的步骤。
全文摘要
一种半导体存储器件，其执行用于数据保留的刷新，具有停止刷新的断电模式。该器件包括一个请求产生电路(19)，用于用一个振荡电路所产生的振荡信号产生一个刷新请求信号(req)。该振荡电路响应一个断电模式进入信号(NAPe)而停止振荡信号的产生。这样减小该半导体存储器件的电流消耗。
文档编号G11C11/406GK1474412SQ03107228
公开日2004年2月11日 申请日期2003年3月18日 优先权日2002年8月8日
发明者栗田裕司 申请人:富士通株式会社