专利名称：差动式只读存储器的预充电及检测电路的制作方法
技术领域：
本发明提供一种预充电及检测电路，特别指一种使用在一差动式只读存储器(Differential Type ROM)、且包含有一电荷分配模块(Charge SharingModule)的预充电及检测电路。
背景技术：
在目前市面上的各种电子产品中，存储器向来为其中十分重要而不可或缺的元件之一。存储器依照存储数据方式的不同可分为易失性存储器及非易失性存储器两大类，其中易失性存储器是指存储在该存储器中的数字数据在切断电源之后即会消失不见的数据存储装置，易失性存储器的优点在于其存取速度快，常用来作为高速的处理单元与其他电路之间的缓冲器，但是易失性存储器却具有无法在切断电源的状态下继续保存数据，例如DRAM、SDRAM等产品均属于易失性存储器的一种。而非易失性存储器则指存储在该存储器中的数字数据在切断电源之后仍能够继续保存的数据存储装置，非易失性存储器的优点即在于其能在切断电源的状态下持续保存数据，而缺点则为其存取速度不似易失性存储器一般快速，如ROM、闪速存储器等产品则属于非易失性存储器的范畴。
存储器应用的领域非常广泛，除了在一般个人计算机中作为数据存储装置的功能之外，随着信息科技产业的日渐成熟，上述的各式各样的存储器均被大量地运用于如笔记型计算机、个人数字助理(Personal Digital Assistant，PDA)、移动电话、数字照相机等的电子产品当中，以作为上述各种电子产品存储数字数据的工具。
一般来说，设置在一电子产品中的存储器会依照该电子产品的控制信号来进行下列几种主要的操作模式，即写入模式(Write Mode or Program Mode)、消除模式(Erase Mode)、及读取模式(Read Mode)。其中在写入模式中，该电子产品会依照上述控制信号的指示将数字数据写入该存储器中特定的存储地址中；在消除模式中，该电子产品会依照上述控制信号的指示将该存储器中特定的存储地址中所存储的数字数据予以清除；而在读取模式中，该电子产品则会依照上述控制信号的指示将该存储器中特定的存储地址中所存储的数字数据读取出来。
在一存储器当中，通常包含有一检测电路(Sense Out Circuit or SensingAmplifier)，电连接到该存储器中用来存储数字数据的存储器单元阵列，以依照控制信号的指示将该存储器单元阵列中特定的存储地址所存储的数据读取出来。在2001 IEEE International SOI Conference，10/01发表文件第143～144页中即公开了一检测电路的结构，请参阅图1，图1中表示公知技术的差动式只读存储器(Differential Type ROM)的检测电路的电路图。在图1中，该差动式只读存储器包含有一检测电路10及一存储器单元阵列20，其中存储器单元阵列20包含有多个存储器单元22，存储器单元22的地址是经由多条字线(Word Line)WL1～W1n及多对位线(BL11、BL12)～(BLm1、BLm2)来定义，亦即每一条字线及每一对位线的交叉处均具有一存储器单元22电连接到该字线及该对位线。
在图1中，存储器单元22是由二NMOS晶体管组成，在将数据写入存储器单元22之前，该二NMOS晶体管的源极均接地，其栅极均电连接到该字线，而其漏极则分别电连接到该对位线的其中一条(例如在图1中位于左边的NMOS晶体管电连接到左边的位线，位于右边的NMOS晶体管则电连接到右边的位线)。当欲将逻辑数据写入存储器单元22时，则须将该二MOS晶体管与位线之间的连接截断(例如用激光烧断，在图1中是以X记号代表连接被截断)，以代表将逻辑值不同的数据写入该存储器单元22中。在以下的说明中，将以当左边的连接被截断时代表在存储器单元22中存储有逻辑值“1”，并以当右边的连接被截断时代表在存储器单元22中存储有逻辑值“0”。
接下来将以上述的位线(BL11、BL12)～(BLm1、BLm2)中的其中一对为例来进行说明，例如位线(BL11、BL12)，第一位线BL11及第二位线BL12是电连接到检测电路10，检测电路10包含有一第一预充电模块12，电连接到第一位线BL11及第二位线BL12，用来对第一位线BL11及第二位线BL12进行预充电；一第二预充电模块16，电连接到一第一数据线DL1及一第二数据线DL2，用来对第一数据线DL1及一第二数据线DL2进行预充电；一逻辑模块14，电连接到第一位线BL11和第一数据线DL1之间、以及第二位线BL12和第二数据线DL2之间，用来依据一控制信号Y1将第一位线BL11的信号传送至第一数据线DL1及将第二位线BL12的信号传送至第二数据线DL2，以在第一数据线DL1及第二数据线DL2上产生相对应于该存储器单元22中所存储的逻辑数据的输出信号。
当该存储器在进行数据读取时，仅会选取多对位线(BL11、BL12)～(BLm1、BLm2)的其中一对位线，例如上述的位线(BL11、BL12)，并且在连接到该对位线的多个存储器单元22当中亦仅会选取相对应于其中一条字线(例如上述的字线WL1)的存储器单元22进行读取。然而，为了防止连接到同一检测电路10、但却未被选取的其他位线(BL21、BL22)～(BLm1、BLm2)上的存储器单元22产生的漏电流效应(Leakage Current)可能会使检测电路10的读取动作发生错误，在公知技术的检测电路10中，选择模块14是使用高阈值电压元件(High-VTHDevice)来将位线及数据线隔开，也就是说，在图1中，选择模块14中的二NMOS晶体管是具有较高的阈值电压值，以防止漏电流可能造成的问题。
但是在选择模块14中使用高阈值电压元件却会产生一个很大的缺陷，亦即一般来说高阈值电压元件导通的时间均较正常元件来得长，这将造成该存储器在读取数据之际，欲使用控制信号Y1将这些高阈值电压元件导通时，需要较长的操作时间才能达到此一目的，如此则该存储器的读取时间(AccessTime)将受到很大的影响。
发明内容
因此本发明的主要目的在于提供一种包含有一电荷分配模块的预充电及检测电路，以解决上述公知的问题。
根据本发明的权利要求，是公开一种差动式只读存储器的预充电及检测电路，用来检测该只读存储器的存储器单元中所存储的逻辑数据，该存储器单元可连接到一第一位线或一第二位线，用来提供该第一位线或该第二位线数字信号，该预充电及检测电路包含有一预充电模块，电连接到该第一位线及该第二位线，用来对该第一位线及该第二位线进行预充电；一选择模块，电连接到该第一位线、该第二位线、一第一数据线及一第二数据线，用来依据一第一控制信号将该第一位线的信号传送至该第一数据线及将该第二位线的信号传送至该第二数据线；一电荷分配模块，电连接到该第一数据线及该第二数据线，用来对该第一数据线及该第二数据线进行预充电，并依据一第二控制信号将该电荷分配模块中所存储的电荷分配至该第一数据线及该第二数据线；以及一检测模块，电连接到该第一数据线及该第二数据线，用来检测该第一数据线及该第二数据线的信号以产生一输出信号。
本发明利用一预充电模块及一电荷分配模块将该第一位线、该第二位线、一第一数据线及一第二数据线均预充电至接地电压，如此则被选取的位线上的存储器单元的数据读取将不会受到未被选取的位线的漏电流效应的影响，而该电荷分配模块亦会在读取数据时对该第一数据线及该第二数据线进行电荷分配，进而加快了该第一数据线及该第二数据线上的信号进入稳定状态的速度。
图1为公知技术的检测电路的示意图。
图2为本发明的预充电及检测电路的示意图。
图3为图2中的预充电及检测电路在读取数据时的时序图。
附图符号说明10检测电路12、16、32预充电模块14、34选择模块20、40存储器单元阵列22、42存储器单元30预充电及检测电路36电荷分配模块38检测模块44、46、48、50、60、62、64、66、68、70、78、80、82、84 NMOS晶体管52、54电容56、58、72、74、76 PMOS晶体管
具体实施例方式
请参阅图2，图2中表示本发明的差动式只读存储器的预充电及检测电路的电路图。在图2中，该差动式只读存储器包含有一预充电及检测电路30及一存储器单元阵列40，其中存储器单元阵列40包含有多个存储器单元42，其中存储器单元阵列40是与上述公知技术的图1中的存储器单元阵列20相同，存储器单元42的地址是经由多条字线WL1～W1n及多对位线(BL11、BL12)～(BLm1、BLm2)来定义，亦即每一条字线及每一对位线的交叉处均具有一存储器单元42电连接到该字线及该对位线。
在图2中，存储器单元42是由二NMOS晶体管所组成，在将数据写入存储器单元42之前，该二NMOS晶体管的源极均接地，其栅极均电连接到该字线，而其漏极则分别电连接到该对位线的其中一条(例如在图1中位于左边的NMOS晶体管电连接到左边的位线，位于右边的NMOS晶体管则电连接到右边的位线)。当欲将逻辑数据写入存储器单元42时，则须将该二MOS晶体管与位线之间的连接截断(例如用激光烧断)，以代表将逻辑值不同的数据写入该存储器单元42中。在以下的说明中，将以当左边的连接被截断时代表在存储器单元42中存储有逻辑值“1”，并以当右边的连接被截断时代表在存储器单元42中存储有逻辑值“0”。
接下来将以上述的位线(BL11、BL12)～(BLm1、BLm2)中的其中一对为例来进行说明，例如位线(BL11、BL12)，第一位线BL11及第二位线BL12是电连接到预充电及检测电路30，预充电及检测电路30包含有一预充电模块32，电连接到第一位线BL11及第二位线BL12，用来对第一位线及BL11第二位线BL12进行预充电；一逻辑模块34，电连接到第一位线BL11、第二位线BL12、一第一数据线DL1及一第二数据线DL2，用来依据一第一控制信号Y1将第一位线BL11的信号传送至第一数据线DL1及将第二位线BL12的信号传送至第二数据线DL2；一电荷分配模块36，电连接到第一数据线DL1及第二数据线DL2，用来对第一数据线DL1及第二数据线DL2进行预充电，并依据一第二控制信号TWL将电荷分配模块36中所存储的电荷分配至第一数据线DL1及第二数据线DL2；以及一检测模块38，电连接到第一数据线DL1及第二数据线DL2，用来检测第一数据线DL1及第二数据线DL2的信号以产生一输出信号。
请注意，在先前段落中虽仅以一对位线(BL11、BL12)为例说明，但是在实际应用中通常会有多对位线分别通过不同的选择模块34电连接到同一对第一及第二数据线DL1、DL2上。
如图2所示，在本实施例中，预充电模块32包含有一第一充电NMOS晶体管44，其漏极电连接到第一位线BL11，其栅极电连接到第一控制信号Y1的反相信号Y1b，其源极接地，第一充电NMOS晶体管44会依据第一控制信号Y1的反相信号Y1b的控制而导通以对第一位线BL11进行预充电；以及一第二充电NMOS晶体管46，其漏极电连接到第二位线BL12，其栅极电连接到第一控制信号Y1的反相信号Y1b，其源极接地，第二充电NMOS晶体管46亦会依据第一控制信号Y1的反相信号Y1b的控制而导通以对第二位线BL12进行预充电。选择模块34则包含有一第一选择NMOS晶体管48，其漏极电连接到第一位线BL11，其栅极电连接到第一控制信号Y1，其源极电连接到第一数据线DL1；以及一第二选择NMOS晶体管50，其漏极电连接到第二位线BL12，其栅极电连接到第一控制信号Y1，其源极电连接到第二数据线DL2。
又如图2所示，在本实施例中，电荷分配模块36包含有一第一电容52，其一端电连接到一第一节点N1而另一端接地，用来存储欲分配至第一数据线DL1的电荷；一第一PMOS晶体管56，其源极电连接到一电源电压VDD，其栅极电连接到第二控制信号TWL，其漏极电连接到第一节点N1；一第一NMOS晶体管60，其漏极电连接到第一节点N1，其栅极电连接到第二控制信号TWL，其源极电连接到第一数据线DL1；一第二电容54，其一端电连接到一第二节点N2而另一端接地，用来存储欲分配至第二数据线DL2的电荷；一第二PMOS晶体管58，其源极电连接到电源电压VDD，其栅极电连接到第二控制信号TWL，其漏极电连接到第二节点N2；以及一第二NMOS晶体管62，其漏极电连接到第二节点N2，其栅极电连接到第二控制信号TWL，其源极电连接到第二数据线DL2。当第二控制信号TWL为低电压(即逻辑值“0”)时，第一及第二NMOS晶体管60、62会被关断，而第一及第二PMOS晶体管56、58则会被导通，如此一来被导通的第一及第二PMOS晶体管56、58即会利用其导通的通道对第一及第二电容52、54进行充电以使得第一及第二电容52、54中存储有电荷；接下来当第二控制信号TWL被切换为高电压(即逻辑值“1”)时第一及第二PMOS晶体管56、58会被关断，而第一及第二NMOS晶体管60、62则会被导通，如此一来被导通的第一及第二NMOS晶体管60、62即会利用其导通的通道分别对第一及第二数据线DL1、DL2进行电荷分配。
此外，电荷分配模块36亦包含有一第三NMOS晶体管64，其漏极电连接到第一数据线DL1，其栅极电连接到第二控制信号TWL的反相信号TWLB，其源极接地，第三NMOS晶体管64会依据第二控制信号TWL的反相信号TWLB的控制而导通以对第一数据线DL1进行预充电；以及一第四NMOS晶体管66，其漏极电连接到第二数据线DL2，其栅极电连接到第二控制信号TWL的反相信号TWLB，其源极接地第四NMOS晶体管66亦会依据第二控制信号TWL的反相信号TWLB的控制而导通以对第二位线DL2进行预充电。
如图2所示，在本实施例中，检测模块38则包含有一第一隔离NMOS晶体管68，其漏极电连接到第一数据线DL1，其栅极电连接到一第三控制信号FIC，其源极电连接到一第一输出信号线OUT1；一第二隔离NMOS晶体管70，其漏极电连接到第二数据线DL2，其栅极电连接到第三控制信号FIC，其源极电连接到一第二输出信号线OUT2；一第一反相器，其输入端电连接到第二输出信号线OUT2，其输出端电连接到第一输出信号线OUT1；以及一第二反相器，其输入端电连接到第一输出信号线OUT1，其输出端电连接到第二输出信号线OUT2；其中前述的输出信号产生在第一输出信号线OUT1上，而该输出信号的反相信号则产生在第二输出信号线OUT2上。在上述的电路状态下，在数据读取的过程中，第一及第二隔离NMOS晶体管68、70会在适当的时间依据第三控制信号FIC而被导通，以将第一数据线DL1上的信号传送至第一输出信号线OUT1，并将第二数据线DL2上的信号传送至第二输出信号线OUT2，而由该第一及第二反相器所组成的锁存器将这些信号锁存住以产生该输出信号。
在图2中，检测模块38另包含有一致能PMOS晶体管72，其源极电连接到电源电压VDD，其栅极电连接到一第四控制信号SAEB，其漏极电连接到该第一反相器及该第二反相器，用来依据第四控制信号SAEB控制检测电路38的致能(Enable)及失能(Disable)。在本实施例中，该第一反相器包含有一PMOS晶体管74及一NMOS晶体管78，PMOS晶体管74及NMOS晶体管78的栅极相连接以作为该第一反相器的输入端，PMOS晶体管74及NMOS晶体管78的漏极相连接以作为该第一反相器的输出端，PMOS晶体管74的源极电连接到致能PMOS晶体管72的漏极，而NMOS晶体管78的源极则接地。同样地，该第二反相器包含有一PMOS晶体管76及一NMOS晶体管80，PMOS晶体管76及NMOS晶体管80的栅极相连接以作为该第二反相器的输入端，PMOS晶体管76及NMOS晶体管80的漏极相连接以作为该第二反相器的输出端，PMOS晶体管76的源极电连接到致能PMOS晶体管72的漏极，而NMOS晶体管80的源极则接地。在上述的电路组态下，则当第四控制信号SAEB将致能NMOS晶体管72的通道关断时，该第一及第二反相器将失去偏压而无法动作；相反地，当第四控制信号SAEB将致能NMOS晶体管72的通道导通时，该第一及第二反相器将正常动作而锁存位于第一及第二输出信号线OUT1、OUT2上的信号。
此外，检测模块38亦包含有一第三NMOS晶体管82，其漏极电连接到第一输出信号线OUT1，其栅极电连接到一第五控制信号PC，其源极接地，用来对第一输出信号线OUT1进行预充电；以及一第四NMOS晶体管84，其漏极电连接到第二输出信号线OUT2，其栅极电连接到第五控制信号PC，其源极接地，用来对第二输出信号线OUT2进行预充电。第三及第四NMOS晶体管82、84是会依据第五控制信号PC的控制而导通以分别对第一输出信号线OUT1及第二输出信号线OUT2进行预充电。在图2中，第五控制信号PC是由第三控制信号FIC的反相信号与第四控制信号SAEB进行AND逻辑运算所产生，亦即当第三控制信号FIC的反相信号及第四控制信号SAEB当中任一信号的值为逻辑值“0”时，第五控制信号即切换为逻辑值“0”以将第三及第四NMOS晶体管82、84关断。
接下来图2及图3以详细说明本发明的预充电及检测电路30的操作原理，图3中表示本发明的预充电及检测电路30在读取存储器单元阵列40中其中一个存储器单元42(例如字线WL1及位线(BL11、BL12)的交叉处的存储器单元52)中所存储的数字数据时，图2中各个控制信号及信号线的时序图。在图3中是分别依序列出第一控制信号Y1、第二控制信号TWL、第三控制信号FIC、及第四控制信号SAEB，以及第一位线BL11、第二位线BL12、第一数据线DL1、第二数据线DL2、第一输出信号线OUT1、及第二输出信号线OUT2上的信号。
请注意，为了说明及比较的方便，在图3当中是分别将四个主动的控制信号Y1、TWL、FIC、SAEB放置在同一时间轴上，而将其他被动的信号BL11、BL12、DL1、DL2、OUT1、OUT2及放置在其他三条时间轴上，如图3所示。在本实施例中，上述的第一控制信号Y1的反相信号Y1b及第二控制信号TWL的反相信号TWLB由于分别与第一控制信号Y1及第二控制信号TWL呈互补，故无须列在图3中，而字线WL1的信号是与第二控制信号TWL为同步，又第五控制信号PC是为第三及第四控制信号FIC、SAEB的逻辑组合，故亦不在图3中列出。在图3中，是依照时间顺序分别表示本发明的预充电及检测电路30在第一输出信号线OUT1上的输出信号读取逻辑值“1”及逻辑值“0”的过程。
接下来请参阅图3以说明本发明的预充电及检测电路30在读取存储器单元阵列40的存储器单元42中所存储的数字数据“1”(即当存储器单元42左边的连接被截断时的情形)时的动作原理。在开始读取动作之前，第一控制信号Y1、第二控制信号TWL、第三控制信号FIC均被设定为逻辑值“0”，而第四控制信号SAEB则被设定为逻辑值“1”，因此反相信号Y1b及TWLB是为逻辑值“1”，字线的信号是与第二控制信号TWL同步故为逻辑值“0”，而第五控制信号则为逻辑值“1”。在此一状态下，选择模块34的第一、第二选择NMOS晶体管48、50及第一、第二隔离NMOS晶体管68、70会被关断，预充电模块32的NMOS晶体管44、46、电荷分配模块的NMOS晶体管64、66及检测模块38的NMOS晶体管82、84则会被导通，而使得第一及第二位线BL11、BL12、第一及第二数据线DL1、DL2、以及第一及第二输出信号线OUT1、OUT2均被预充电至0V；第一及第二电容52、54会因为PMOS晶体管56、58的导通而被充电并存储有电荷，使得第一及第二节点N1、N2上的电位均为VDD，同时此时NMOS晶体管60、62是处于关断状态；而在检测模块38中由该第一反相器及该第二反相器所构成的锁存器则会因为PMOS晶体管72被关断而处于失能状态。
当开始读取动作后，首先第一控制信号Y1及第三控制信号FIC同时被切换为逻辑值“1”(即VDD)，则第一及第二充电NMOS晶体管44、46、以及NMOS晶体管82、84会被关断以停止对第一及第二数据线BL11、BL12、以及第一及第二输出信号线OUT1、OUT2的充电动作，同时第一及第二选择NMOS晶体管48、50、以及第一及第二隔离NMOS晶体管68、70则会被导通，使得第一及第二位线BL11、BL12、第一及第二数据线DL1、DL2、以及第一及第二输出信号线OUT1、OUT2能够相互分配电荷。
紧接着第二控制信号TWL以及与第二控制信号TWL同步的字线WL被切换为逻辑值“1”，则存储器单元42当中之二NMOS晶体管会因为字线WL1的切换而被导通，如此则存储器单元42当中连接未被截断的一侧的位线(在本实施例中为第二位线BL12)会经由该NMOS晶体管的通道连接至接地端。此外又由于第二控制信号TWL被切换为逻辑值“1”，NMOS晶体管64、66会被关断而停止对第一及第二数据线DL1、DL2的充电动作，同时PMOS晶体管56、58亦会被关断而停止对第一及第二电容52、54的充电动作，而NMOS晶体管60、62则会被导通，如此一来第一及第二电容52、54将通过NMOS晶体管60、62的通道开始与第一及第二位线BL11、BL12、第一及第二数据线DL1、DL2、以及第一及第二输出信号线OUT1、OUT2进行电荷分配。
在此假设第一及第二电容52、54的电容值同为Cc，而第一位线BL11、第一数据线DL1、及第一输出信号线OUT1的总和电容值(即等于第二位线BL12、第二数据线DL2、及第二输出信号线OUT2的总和电容值)为C(BL+DL+OUT)，则由于先前第一及第二电容52、54是被充电至VDD，而上述所有位线、数据线及输出信号线均被充电至0V，因此经过电荷分配的过程后，第一位线BL11、第一数据线DL1、及第一输出信号线OUT1上的电压将上升至VSHARE＝VDD×CC÷(CC+C(BL+DL+OUT))，如图3所示。但是第二位线BL12、第二数据线DL2、及第二输出信号线OUT2上的电压，则因为藉由存储器单元42中的NMOS晶体管的通道连接至接地点之故，会在短暂时间的上升后回归至0V，如图3所示。
接下来，第四控制信号SAEB则会被切换为逻辑值“0”(即0V)，则PMOS晶体管72会被导通而使得检测模块38中由该二反相器所组成的锁存器进入致能状态，如此一来第一及第二输出信号线OUT1、OUT2上的信号会由于该锁存器的作用而分别被锁存在VDD及0V，而位于第一输出信号线OUT1上的输出信号则可被读取出来，此时该输出信号是相对应于存储器单元42中所存储的数字数据，为逻辑值“1”。此外，位于第一位线BL11、第一数据线DL1上的电压，则会因为第一选择NMOS晶体管48及第一隔离NMOS晶体管68的作用而被限制在(VDD-VTH)的大小(此处VTH是为NMOS晶体管的阈值电压)，可降低预充电及检测电路30在操作时的功率耗损。
最后，依序将第三控制信号FIC切换回逻辑值“0”、将第四控制信号SAEB切换回逻辑值“1”、再将第一控制信号Y1及第二控制信号TWL(以及字线WL1)切换回逻辑值“0”，以为下一阶段的读取动作进行准备。
在图3的后半段中是表示本发明的预充电及检测电路30在读取存储器单元阵列40的另一存储器单元42中所存储的数字数据“0”(即当存储器单元42右边的连接被截断时的情形)时的动作原理。此时第一、第二、第三及第四控制信号Y1、TWL、FIC、SAEB的动作与读取数字数据“1”时这些控制信号的动作是完全相同，而由于此时在存储器单元42中是右边的连接被截断，故第一及第二位线BL11、BL12上的电压值与读取逻辑值“1”时相反，第一及第二数据线DL1、DL2上的电压值与读取逻辑值“1”时相反，且第一及第二输出信号线OUT1、OUT2上的电压值亦与读取逻辑值“1”时相反，如图3所示。最后则位于第一输出信号线OUT1上的输出信号可被读取出来，此时该输出信号是相对应于存储器单元42中所存储的数字数据，为逻辑值“0”。
与公知技术相比较，本发明的预充电及检测电路是利用一预充电模块及一电荷分配模块将该第一位线、该第二位线、一第一数据线及一第二数据线均预充电至接地电压，如此则被选取的位线上的存储器单元的数据读取将不会受到未被选取的位线的漏电流效应的影响，而该电荷分配模块亦会在读取数据时对该第一数据线及该第二数据线进行电荷分配，进而加快了该第一数据线及该第二数据线上的信号进入稳定状态的速度。此外，位于位线及数据线上的电压，则会因为一选择NMOS晶体管及一隔离NMOS晶体管的作用而被限制在(VDD-VTH)的大小，可降低该预充电及检测电路在操作时的功率耗损。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的等效变化与修改，皆属于本发明的涵盖范围。
权利要求
1.一种差动式只读存储器的预充电及检测电路，用来检测该只读存储器的存储器单元中所存储的逻辑数据，该存储器单元可连接到一第一位线及一第二位线二者其中一条位线，用来提供该第一位线或该第二位线数字信号，该预充电及检测电路包含有一预充电模块，电连接到该第一位线及该第二位线，用来对该第一位线及该第二位线进行预充电；一选择模块，电连接到该第一位线、该第二位线、一第一数据线及一第二数据线，用来依据一第一控制信号将该第一位线的信号传送至该第一数据线及将该第二位线的信号传送至该第二数据线；一电荷分配模块，电连接到该第一数据线及该第二数据线，用来对该第一数据线及该第二数据线进行预充电，并依据一第二控制信号将该电荷分配模块中所存储的电荷分配至该第一数据线及该第二数据线；以及一检测模块，电连接到该第一数据线及该第二数据线，用来检测该第一数据线及该第二数据线的信号以产生一输出信号。
2.如权利要求1所述的预充电及检测电路，其中该电荷分配模块包含有一第一电容，其一端电连接到一第一节点而另一端接地，用来存储欲分配至该第一数据线的电荷；一第一PMOS晶体管，其源极电连接到一电源电压，其栅极电连接到该第二控制信号，其漏极电连接到该第一节点；一第一NMOS晶体管，其漏极电连接到该第一节点，其栅极电连接到该第二控制信号，其源极电连接到该第一数据线；一第二电容，其一端电连接到一第二节点而另一端接地，用来存储欲分配至该第二数据线的电荷；一第二PMOS晶体管，其源极电连接到该电源电压，其栅极电连接到该第二控制信号，其漏极电连接到该第二节点；以及一第二NMOS晶体管，其漏极电连接到该第二节点，其栅极电连接到该第二控制信号，其源极电连接到该第二数据线。
3.如权利要求2所述的预充电及检测电路，其中该电荷分配模块另包含有一第三NMOS晶体管，其漏极电连接到该第一数据线，其栅极电连接到该第二控制信号的反相信号，其源极接地，用来对该第一数据线进行预充电；以及一第四NMOS晶体管，其漏极电连接到该第二数据线，其栅极电连接到该第二控制信号的反相信号，其源极接地，用来对该第二数据线进行预充电。
4.如权利要求1所述的预充电及检测电路，其中该预充电模块包含有一第一充电NMOS晶体管，其漏极电连接到该第一位线，其栅极电连接到该第一控制信号的反相信号，其源极接地；以及一第二充电NMOS晶体管，其漏极电连接到该第二位线，其栅极电连接到该第一控制信号的反相信号，其源极接地。
5.如权利要求1所述的预充电及检测电路，其中该选择模块包含有一第一选择NMOS晶体管，其漏极电连接到该第一位线，其栅极电连接到该第一控制信号，其源极电连接到该第一数据线；以及一第二选择NMOS晶体管，其漏极电连接到该第二位线，其栅极电连接到该第一控制信号，其源极电连接到该第二数据线。
6.如权利要求1所述的预充电及检测电路，其中该检测模块包含有一第一隔离NMOS晶体管，其漏极电连接到该第一数据线，其栅极电连接到一第三控制信号，其源极电连接到一第一输出信号线；一第二隔离NMOS晶体管，其漏极电连接到该第二数据线，其栅极电连接到该第三控制信号，其源极电连接到一第二输出信号线；一第一反相器，其输入端电连接到该第二输出信号线，其输出端电连接到该第一输出信号线；以及一第二反相器，其输入端电连接到该第一输出信号线，其输出端电连接到该第二输出信号线；其中该输出信号是产生在该第一输出信号线上，而该输出信号的反相信号则产生在该第二输出信号线上。
7.如权利要求6所述的预充电及检测电路，其中该检测模块另包含有一致能PMOS晶体管，其源极电连接到一电源电压，其栅极电连接到一第四控制信号，其漏极电连接到该第一反相器及该第二反相器，用来依据该第四控制信号控制该检测电路的致能及失能。
8.如权利要求7所述的预充电及检测电路，其中该第一反相器包含有一PMOS晶体管及一NMOS晶体管，该PMOS晶体管及该NMOS晶体管的栅极相连接以作为该第一反相器的输入端，该PMOS晶体管及该NMOS晶体管的漏极相连接以作为该第一反相器的输出端，该PMOS晶体管的源极电连接到该致能PMOS晶体管的漏极，而该NMOS晶体管的源极则接地。
9.如权利要求6所述的预充电及检测电路，其中该第二反相器包含有一PMOS晶体管及一NMOS晶体管，该PMOS晶体管及该NMOS晶体管的栅极相连接以作为该第二反相器的输入端，该PMOS晶体管及该NMOS晶体管的漏极相连接以作为该第二反相器的输出端，该PMOS晶体管的源极电连接到该致能PMOS晶体管的漏极，而该NMOS晶体管的源极则接地。
10.如权利要求6所述的预充电及检测电路，其中该检测模块另包含有一第三NMOS晶体管，其漏极电连接到该第一输出信号线，其栅极电连接到一第五控制信号，其源极接地，用来对该第一输出信号线进行预充电；以及一第四NMOS晶体管，其漏极电连接到该第二输出信号线，其栅极电连接到该第五控制信号，其源极接地，用来对该第二输出信号线进行预充电。
全文摘要
一种差动式只读存储器的预充电及检测电路，该存储器单元可连接到一第一位线或一第二位线，该预充电及检测电路包含有一预充电模块，电连接到该第一及第二位线，用来对该第一及第二位线进行预充电；一选择模块，电连接到该第一位线、该第二位线、一第一数据线及一第二数据线，用来依据一第一控制信号以传送数据；一电荷分配模块，电连接到该第一及第二数据线，用来依据一第二控制信号分配电荷至该第一及第二数据线；以及一检测模块，电连接到该第一及第二数据线，用来检测该第一及第二数据线的信号以产生一输出信号。
文档编号G11C17/00GK1549273SQ0312344
公开日2004年11月24日 申请日期2003年5月9日 优先权日2003年5月9日
发明者黄世煌 申请人:联发科技股份有限公司