专利名称：记忆模组、测试系统及测试一或复数记忆模组的方法
技术领域：
本发明关系于一具有自身测试的集成记忆模组、测试系统及测试集成记忆模组的方法。
背景技术：
为了在制程之后，检测集成记忆模组的功能性，因而进行测试。为达此一目的，该集成记忆模组是被连接至一测试器装置，且启动一测试操作，在过程中检测该集成记忆模组的每一记忆胞元是否达到预定的规格。
藉由存写资料与读出资料，测试该记模组，在在相关的记忆胞元中，资料存写与资料储存之间的比较，产生缺陷资料，该缺陷资料可指出该记忆胞元是否有缺陷或是功能正确。完成测试该记忆模组的资料产生，是藉由一自身测试电路，其亦决定该缺陷资料。
该缺陷资料必须自每一记忆模组被转换至测试装置进行测试。这是相当耗时，且对于集成记忆模组的生产率造成不可忽视的限制。
所决定的缺陷资料，是用以决定一修复方法，其可藉由同样存在于该集成记忆模组中冗斜提供的记忆区域，置换该集成记忆模组中有缺陷的记忆区域。然而，由于于缺陷的记忆胞元未被冗余记忆胞元置换，而是藉由一冗余记忆区域，所以其足以决定修复方法，以仅区得该记忆区域的缺陷位址，其中具有一或复数有缺陷的记忆胞元。例如可在该集成记忆模组中所提供的自身测试电路中尽早完成，因此被转换至该测试器装置的缺陷资料已被压缩。由于结果没有失去需要用于决定修复方法的资料，所以使用冗余-符合压缩一词。
尽管压缩，仍要考量转换该缺陷资料的时间，且当测试的集成记忆模组在一测试器装置上时，生产率因而受限。
发明内容
本发明的目的是提供一集成记忆模、一测试系统及一测试记忆模组的方法，是藉由减少测试记忆模组的时间且增加生产率。
本发明目的的达成，是藉由如权利要求1的记忆模组、根据权利要求11的测试系统以及根据权利要求14的测试方法。
再者，本发明进一步的优点修饰是如权利要求依附项中所述。
本发明的第一方面，是提供一集成记忆模组，其具有一记忆电路与一自身测试电路。该自身测试电路的实施，可使获得测试资料与测试位址，用于测试该记忆单元中的记忆区域，以及端视一缺陷的侦测而产生缺陷资料。再者，提供一测试电路，用于自一或复敷可连接的记忆模组接收缺陷资料，以进行测试，以及端视该记忆单元中所分配的位址，而储存所接收的缺陷资料。
较佳是，亦可可供测试复敷被连接的记忆模组，该测试电路储存所接收每一记忆模组的缺陷资料，而在对应的记忆区域中待测试，该对应的记忆区域是被分配至个别的记忆模组，而在该记忆单元中待测试。
在此方式中，可产生一记忆模组，其可测试其他记忆模组，其至是相同型式的记忆模组。然而已习惯藉由一测试器装置，启使该自身测试操作，且将所决定的缺陷资料转换至该测试器装置，所决定的缺陷资料被传送至另一记忆模组，根据本发明，其是具有一测试电路。该记忆模组可不需连接干扰该测试操作的测试其装置，而彼此相互测试。必须提供该测试电咱于集成记忆模组中，以自其他相连的记忆模组接收缺陷资料，因此可测试个别记忆模组的分配且可测试该记忆模组中的记忆区域。
可提供自身测试电路，以产生位址，用于储存该缺陷资料。在此方式中，在测试记忆模组中，可提供储存所接收缺陷资料的位址。另一方面，在此方式中，可避免自待测试的记忆模组转换该缺陷资料与其位址。另一方面，由于该自身测试电路已经用于产生该自身测试操作的位址值，所以可免除供应额外的产生器电路。
可提供一资料压缩单元，于记忆元件储存之前，用冗余符合(redundancy-conforming)方式，压缩所接收的缺陷资料。在此方式中，可节省该测试记忆模组中记忆空间，因此可测试许多所连接的记忆模组。
此外，可提供测试电路，以接收由冗余-符合(redundancy-conforming)方式所压缩的缺陷资料，且将其储存分配至该记忆区域的个别位址。为达此目的，较佳是提供一位址分配单元，用于自该自身测试电路怕产生的测试位址，产生记忆位址，以储存冗余-符合(redundancy-conforming)方式所压缩的缺陷资料。将该记忆位址分配到该记忆模组中的记忆区域，以被进行测试，因此每一个以冗余-符合(redundancy-conforming)方式所压缩的缺陷资料可被分配到该记忆模组中所对应的记忆区域而待测试。在此方式中，可使用该自身测试电路，用于产生待测试记忆模组的缺陷资料被存写的位址。关于以冗余-符合(redundancy-conforming)方工所压缩的缺陷资料，可获得该位址分配单元制造位址的功能，因此在该记忆单元中尽可能小的记忆空间或无记忆空间被浪费。
较佳是，该位址分单元具有一位移暂存器，以根据冗余-符合(redundancy-conforming)方式所压缩的缺陷资料，划分该测试位址的位址值。此为权宜之法，特别是因为待测试的记忆模组中以及测试记忆模组中的自身测试电路，是被同时启动，因此位址计算器提供相同的位址值。然而，关于以冗余-符合(redundancy-conforming)方式所压缩的缺陷资料，由于连续的位址值是对应单一记忆区域，所以仅有所决定的单一缺陷资料使用至该连续的位址值，该曲线资料被分配到该记忆区域，其是由该连续位址值所形成。透过该位移暂存器，该位址值可被分割，因此连续位址值是被分配至一记忆区域。
可藉由该测试器装置中的一读出单元，将储存于该记忆单元中的缺陷资料读出。
再者，可用一第一测试模式操作该记忆模组，取决于所接收的第一指令信号，辅以一指令解码单元。在该第一测试模式中，该自身测试电路测试该记忆单元，且输出缺陷资料，其是取决于被侦测的缺陷。在该第一测试模式中，藉由集成记忆模组的自身测试电路，进行自身测试操作。
配置该指令解码单元，取决于所接收的第二指令信号，以于第二测试模式中操作该记忆模组。在第二测试模组中，该测试电路自所连接的记忆模组，接收缺陷资料进行测试，且储存该缺陷资料于该记忆单元的个别分配的记忆区域中。
本发明的另一方面，是提供一测试系统，其具有集成记忆模组。将第一测试记忆模组连接至第二记忆模组以进行测试，在测试操作结束之后，可将储存于该第一集成记忆模组中的缺陷资料读出至一外部缺陷资料评估单元。该缺陷资料评估单元可用于自所决定的缺陷资料，计算该修复方法，且通常是位于习用的测试器装置之中。
藉由一测试启始指令，该缺陷资料评估单元启始该第二记忆模组中的测试操作与该第一记忆模组中的缺陷资料的储存。
复数第一记忆模组是被连接至该第二记忆模组。可在一第一测试记忆模组中，以复数测试步骤，连续测试该第二记忆模组。在以一第一测试模组进行测试的过程中，读取出先前测试步骤的缺陷资料，至该缺陷资料评估单元。因此，可进行一测试操作的测试步骤中第二记忆模组的测试操作，以及将缺陷资料读取至该缺陷资料评估单元。
本发明的另一方面，是提供一种测试记忆模组的方法。该测试方法的进行，是藉由一第一记忆模组，其是与一或复数第二记忆模组连接。在藉由该第二记忆模组接收一测试启始指令之后，于该第二记忆模组中启始一自身测试操作。该自身测试操作是决定该第二记忆模组中的缺陷资料，该缺陷资料是取决于被侦测到的缺陷。将所决定的缺陷资料转换至该第一记忆模组，其是测试该第二记忆模组。储存该缺陷资料于其中，因而将其分配至对应的第二记忆模组，及第二记忆模组中的对应记忆区域。在该自身测试操作结束后，转换储存于该第一记忆模组中的缺陷资料，以决定一修复方法。
根据本发明的方法，其具有的优点为在启始后，由于该缺陷资料是储存于该第一记忆模组中，该自身测试操作的进行，可不依赖所连接的测试器装置。因此该第一记忆模组形成一测试器装置的一部分，其是接收该缺陷资料，且将其储存于一缺陷交资料记忆中。所以，在该自身测试操作的结果后，可解除该测试器装置的负担，其中仅一次转换该缺陷资料至该测试器装置。由于该自身测试操作通常包含复数位址动作，其中可个别获得缺陷资料，所以在自身测试操作结果之后，该第一记忆模组可用以接收该缺陷资料，以一合适方式将其储存与收集，且将其转换至该测试器装置或是该测试器装置的缺陷资料评估单元。因此，转换至该测试器装置的资料量可被减少，所以可以同时测试许多记忆模组。
为了增加可被同时测试的第二记忆模组量，可以在转换至该第一模组之前或是在该第二模组中时，以冗余-符合(redundancy-conforming)方式压缩该缺陷资料。
本发明较佳实施例的详细说明，可参阅图示与下列说明。
图1是根据本发明，说明一测试系统1，其具有一集成第一记忆模组2与所连接的第二记忆模组3。
具体实施例方式
该第二记忆模组3可为习用待测试的记忆模组，以及与第一记忆模组2结构相同的记忆模组。对于该第二记忆模组3，重要的是其各自具有一第二自身测试单元4。该第一记忆模组2具有第一记忆单元5，且该第二记忆模组3具有第二记忆单元20。
根据一对应的测试启始指令，该自身测试电路4用以启始一自身测试，在自身测试的过程中，测试个别第二记忆模组3中一记忆单元5的记忆胞元(未显示)。在该自身测试的过程中，产生一缺陷资料，其是指胆是否一记忆胞元具有缺陷或是功能不具任何缺陷。
藉由该自身测试单元4，经由一指令线6，接收该测试启始指令。然而，该自身测试单元4产生测试位址与测试资料，其是被存写至个别第二记忆单元20的个别第二记忆胞元，且随后被读出。比较该个别记忆单元的记忆胞元中被存写的资料与被储存的资料，而得到缺陷资料。
因此，在测试该第二记忆模组3的过程中，所决定的缺陷资料必须被评估，决定修复方法，其是指明是否以及用何种方式，藉由提供于该第二记忆模组3中的冗余记忆区域，而置换该有缺陷的记忆胞元。
为达此目的，该缺陷资料通常是自该第二记忆模组3，转换至一测试器装置而待测试，其中首先进行该缺陷资料的储存，而后处理被储存的缺陷资料，因而决定一修复方法。该自身测试单元4在多重发生上，进行测试动作，亦即个别的第二记忆单元20的整个位址范围有多重发生进行，以及被存写的资料后续被再次读出。由于每次决定该缺陷资料，所以根据习知技艺，测试系统中的这些缺陷资料必须被转换至该测试器装置，其中其是以合适的方法被储存在所提供的一缺陷位址记忆中。在每一位址动作之后，缺陷资料的转换具有的效应，为需要长时间以转换该缺陷资料至该测试器装置。
为了将此时间最小化，提供压缩方法，其通常是存在于自身测试单元4中。由于并不是每一个有缺陷的记忆胞元皆被冗余提供的完整记忆胞元所置换，所以将整个记忆区域以复数记忆胞元交换，其中以决定合适的修复方法，以转换关于完整的与有缺陷的记忆区域的缺陷资料，亦即不含有或是含有一或复数有缺陷的记忆胞元的记忆区域。虽然这导致该缺陷资料的减少，但是转换已压缩的缺陷资料所需时间，仍是相当多的。
根据本发明，待测试的第二记忆模组3是被连接至一第一记忆模组，实质上具有一第一自身测试单元21，其是与该第二记忆模组3为相同形式，以及该第一记忆单元5。该第一记忆模组2是被连接至该第二记忆模组3以被进行测试，因此该第二记忆模组3的资料输出是被连接至该第一记忆模组2的资料输入。经由该第二记忆模组3的资料输出所传送的缺陷资料，是经由该第一记忆模组2的资料输入而被接收。在此方式中，可获得储存于该第一记忆单元的缺陷资料至该第一记忆模组2。待测试的可连接的第二记忆模组3的数目，是取决于该第二记忆模组3个别输出的缺陷资料的宽度，以及取决于该第一记忆模组2的资料输入。
再者，待测试的可连接的第二记忆模组3的数目，是取决于该第一记忆模组2中该第一记忆单元5的大小。所以，关于该第一记忆模组2与该第二记忆模组3的第一与第二记忆单元5与20的相同大小，藉由第一记忆模组2的，仅有一第二记忆模组3可待测试。若是例如藉由因子4将该缺陷资料压缩，则可连接四个第二记忆模组3至该第一记忆模组2，且缺陷资料可被连带转换至该第一记忆模组2。而后，该第一记忆模组2的第一记忆单元5具有足够的储存量，以储存自该第二记忆模组3的缺陷资料。
第一记忆模组2的第一记忆单元5具有的储存量，可不同于该第二记忆模组3的第二记忆单元20的储存量。所以，例如，可提供具有较低或较高储存量的第一记忆模组2。特别地，所提供的第一记忆模组2，可为具有较低存储量的老一代记忆单元5的记忆模组，以测试具有增加储存量的新一代测试记忆模组3。特别地，压缩该缺陷资料的该压缩因子是重要的。
待测试的记忆模组3中的缺陷资料，较佳是被压缩，所以需要少量的资料转换线至该第一记忆模组2。以冗余-符合方式压缩该缺陷资料的压缩电路，通常在该自身测试单元4中是供于此目的。
自待测试的第一记忆模组3所接收的缺陷资料，必须被储存在该第一记忆模组2的第一记忆单元5中，因而有一实际的分配至该有缺陷的记忆胞元或至该有缺陷的记忆区域(关于被压缩的缺陷资料)，以及一实际的分配至该个别连接的待测试的记忆模组3。提供具有一位址分配单元15的测试电路7，以达成此目的。该位址分配单元15自连接至该第一记忆模组2的资料输出的该缺陷资料线8，接受该缺陷资料，且将其储存于该第一记忆模组2的记忆单元5，因此，该记忆单元5的每一位址是被明确地分配至所连接的待测试记忆模组3，以及被分配至该第二记忆模组3的对应的记忆单元20的个别记忆区域。
再者，在两个所进行的位址动作过程中，该测试电路7以所决定的缺陷资料，自第一第二记忆模组3，进行缺陷资料Oring任务。为达此目的，自该第一记忆模组2的记忆单元5，读怪先前所决定的相关第二记忆模组3的缺陷资料，以自相关的第二记忆模组3所新接收的缺陷资料，且后续再次存写至该第一记忆模组2的第一记忆单元5的位址范围，其是被分配至个别的相关第二记忆模组3。藉由一测试器装置11，可获得且使用将该缺陷资料转换至该第一记忆模组2的计时频率，因此可进行Oring该缺陷资料的操作。此种方式可避免藉由后续缺陷资料，而未过渡存写的软错误，其是在自身测试操作过程中，仅于某些或一位址动作过程中被侦测到，其中先前被侦测到有缺陷的记忆区域，不再被侦测为有缺陷的。
藉由已接收的缺陷资料代替缺陷资料，仅有缺陷资料具有在第二记忆单元的记忆区域中已被确定的缺陷，是被选择性地存写至该第一记忆单元2。由于该缺陷资料可被更快速地储存在该第一记忆单元5中，这使得该测试有更高的块频率。
对于所有的第二记忆模组3，该自身测试操作实制裁上是平行进行，所以实质上是同步结束。在该自身测试操作结束之后，该缺陷资料是被储存于该第一记忆模组2之中。而后，所储存的缺陷资料是经由一缺陷资料线10，而被转换至一测试装置11。该测试装置11亦可用一可转换的方法，而被连接至该资料线10，以接收该缺陷资料。
该测试器装置11藉由使用该测试启始指令，而控制该第一指令线6上的第二记忆模组3的该测试顺序，且经由一第二指令线9，同步传送一缺陷资料接收指令至该第一记忆模组2。该缺陷资料接收指令于该第一记忆模组2所具有的效应，为可自该第二记忆模组3接收缺陷资料，且被储存分配至待测试的个别第二记忆模组3，且被分配至该第一记忆模组2的记忆单元5的个别记忆区域中。
该测试器装置11更产生一计时信号，其是指定测定该第二记忆模组3的计时频率。在该测试启始指令之后以及在该缺陷资料接收指令之后，该第一与第二记忆模组2，3接收该共同计时，因此可同步操作该第一与第二记忆模组2，3。所以，在该测试启始指令与该缺陷资料接收指令已被接收之后，在该第一与第二记忆模组2，3中，指明所测试的记忆区域的测试位址是已知的。
由于自该第二记忆模组3，仅有传送该个别缺陷资料而没有其位址，为了可以进行将该陷资料分配至个别的记忆区域，所以需要第一记忆模组2包含关于记忆区域的资讯，其是关于个别所接收的缺陷资料。
该第一与第二自身测试电路4，21具有一位址产生器14，一测试资料产生器13以及一指令解码器14。经由该第一指令线6，以该测试启始指令的接收而启始该位址产生器12，且该位址产生器12通常产生连续的位址，其是根据该计时信号自一启始位址开始。
为了节省该第一记忆模组2的晶片区域，亦可使用该第一自身测试单元21的该位址产生器12，在一测试模式中，以获得位址用于储存该缺陷资料于该第一记忆模组的第一记忆单元5之中。为了该第一与第二记忆模组2，3的该自身测试单元4，21的位址产生器12可彼此同步运作，该测试器装置11必须实质上同步传送该测试启始指令与该缺陷资料接收指令，至该第一与第二记忆模组2，3，因此，个别的位址产生器12同时开始计算该位址值。在测试位址的产生过程中，通常提供位址跳跃量至其中之一。位址跳跃可假设其他值。
可在转换至该第一记忆模组之前或之后，以冗余-符合的方式，压缩该缺陷资料。若该缺陷资料的压缩是在转换至该第一记忆模组之后，则提供一资料压缩单元16于该测试电路7之中，以进行该缺陷资料的压缩。
若该缺陷资料被传送至该第一记忆模组2，在压缩的方式中，则对于连续的位址值，该个别缺陷资料是相同的。为了在该第一记忆模组2的第一记忆单元5中，防止储存相同的缺陷资料，需要藉由压缩因子将该位址的计算变慢。
例如，若藉由因子4，压缩待测试的一记忆模组3中的缺陷资料，则关于一测试区域的四个待测试的记忆胞元，仅有具有一位元大小的一缺陷资料被提供至该第二记忆模组2。在将四个记忆胞元位址化之后，藉由以第二自身测试单元的位址产生器12所产生的位址的辅助，可获得此一缺陷资料位元。为了不将相同值的缺陷资料存写至该第一记忆模组的第一记忆单元5，至对应的四个位址，权宜的方法是藉由一位移暂存器17，减慢该位址值的计算，因此待测试的记忆模组3中不同的记忆区域的缺陷资料，是被储存在该第一记忆单元5的连续位址。
关于压缩因子4，由该位址产生器12所产生的位址值，是藉由因子4所划分，亦即由该第一自身测试单元21所产生的位址位元，以两位元被位移向右。在此方式中，四个缺陷资料位元，其是在平行测试四个记忆胞元之后产生，亦即四位址值，在待测试的第二记忆模组3中，可被储存在该第一记忆模组2的第一记忆单元5的一位址中。
被转换至该测试装置的资料量，是藉由本案的测试系统与测试待测记忆模组的方法，而被大幅减少。该测试器装置11仅必须输出该测试启始指令与缺陷资料接收指令，至该第一与第二记忆模组2，3，藉此在该第二记忆模组3中启始该自身测试操作，而后藉由第一记忆模组2，储存所接收的缺陷资料。不需要该测试器装置更进一步的协助。
取决于自由介面的数目，该测试器装置11可驱动复数此种测试配置，其包含第一与第二记忆模组2，3，这些测试配置较佳是以彼此暂时交错的方式驱动，因此不会发生自该第一记忆模组2重叠读出所决定的储存缺陷资料。
连接至该测试器装置11的测试配置，亦可包含大于一的第一测试记忆模组2，是被连接至个别测试配置中所有的第二记忆模组。在此范例中，复数第一记忆模组2之一，较佳是两个第一模组2之一，进行该第二记忆模组3的测试操作以及储存该缺陷资料于该第一记忆单元5中，以及其他个别的第一记忆模组2将储存于其他第一记忆模组2的第一记忆单元5中处理测试步骤中的缺陷资料处转换，至该测试器装置11，较佳是经由缺陷资料1线10。实质上期可被同步完成，因此可藉由该缺陷资料的套叠测试与读出，而加速该测试操作。为了控制此操作，该测试器装置11使得该第一记忆模组2可获得该测试启始指令与缺陷资料接收指令。
自该第一记忆模组2的该第一记忆单元5，转换该缺陷资料至该测试器装置11，通常是连续完成，该平行计算是取决于在该测试器装置11的可获得的资料输入数目。该测试资料线10平行计算的选择，较佳是包含第一与第二记忆模组2，3、自身测试操作的时间，以及用于读出该缺陷资料至该第一记忆模组，而取决于该缺陷资料线11的平行计算的时间的所连接的测试系统数目是最高的。特别是当自不同的测试系统的第一记忆模组2的一读出资料的过程中，根据所描述的方法，剩余的测试系统的尽可能确定的自身测试操作，仍在进行中。
本发明提供集成记忆模组与该测试电路7配置作为标准，因而相关的记忆模组2，3可以相互测试。若该第二记忆模组3待测试，则该测试电路7保持未活化，根据该测试器装置11的该测试启动指令，仅有该自身测试电路4，21被活化。因而藉由任何的该记忆模组2，3，可进行该第一记忆模组2的作用，若其已待测试缺陷，以及有或无修复步骤，功能完全令人满意。
根据本发明的方法，该记忆模组2，3可彼此测试，而不需要在该测试器装置11中使用有用的资源。该测试器装置11实质上是用启始该自身测试操作，且而后，亦即在自身操作的结果之后，接收已被决定的该缺陷资料。而后处理所接收的缺陷资料，因此决定一修复方法，用于修复该第二记忆元件3中有缺陷的记忆区域。关于程序可控的自身测试单元，该测试器装置11亦可用于转换设定值，至待测试的第二记忆模组3的第一自身测试单元21。
根据本发明的测试系统，其优点是该待测试的记忆模组3之一的测试速度，可低于习用的测试速度，而不用在测试过程而用于缺陷资料的完蛋换，所连接被同步测试的第二记忆模组的数目，是被大幅增加。
通常在测试器装置11中使用非常快的记忆，以储存该缺陷资料。在接收该缺陷资料之后，由于首先该相同记忆模组的相同记忆区域的所接收的缺陷资料必须被读出，而后以所接收的缺陷资料Ored，且而后存写回该缺陷资料记忆。实质上，为了自被读取的记忆模组不延误地使用该缺陷资料，其必须即时被完成，关于根据本发明的记忆模组2，采取传送该缺陷资料至第一记忆模组2的速度至该时间过程，其中根据本发明，该记忆模组可接收该缺陷资料，且可用一合适方式将其储存在记忆单元5中。可藉由Oring该缺陷资料与已接收的缺陷资料。用习用的方式完成，或是更快地藉由选择性地储存那些代表缺陷的缺陷资料。由于以此一测试配置在测试过程中的高度平行计算，此测试配置通常是高于惯用的测试配置，所以实质上在该第一与第二记忆模组1，2之间，转换该缺陷资料的速度是限制生产率。当该测试配置之一的自身操作结束时，该缺陷资料被转换至该第一记忆模组2的速度越慢，会选择越小的缺陷资料线10的平行计算，以转换该缺陷资料至该测试器装置11。该缺陷资料线10的平行计算越小时，有越多具有第一与第二记忆模组2，3的测试配置，可被同步连接至该测试装置11，且可被同步测试。因此，该第一与第二记忆模组2，3之间缺陷资料转换的速度，对于整个测试系统的生产率并不重要。
特别是，一测试系统1，其个别连接至复数第一记忆模组2与第二记忆模组3，以获得不同的计时信号，用于测试与储存该缺陷资料，且用于将该缺陷资料读出至该测试器装置11。而在一测试器装置11中，仅可用一有限的测试器计时频率被传送或接收，仅可在该第一与第二记忆模组之间进行的该测试操作，可用一更高的计时频率而被快速进行，该更快速的计时频率的提供，是藉由外部计时产生器(未显示)或是藉由该测试器装置11本身。主要地，若是根据选择性的方法储存缺陷资料在该第一记忆单元5中，则实质上可选择用于测试第二记忆模组的计时频率，以具有一高的值，对应于个别第二记忆模组5后来的操作频率。在此范例中，对于连接至该测试器装置11的每一测试配置，用于测试与读出该缺陷资料的「取决于计时频率」一用语，应该藉由个别缺陷资料线平行计算的合适选择，而彼此协调一致，因此该测试器装置的闲置时间，亦即没有接收自第一记忆模组2所决定的缺陷资料的时间，可被保持在尽可能的短时间。
权利要求
1.一种集成记忆模组(2)，其具有一记忆单元(5)以及一自身测试电路(21)，该自身测试电路(21)用以获得测试资料与测试位址，而在该记忆单元(5)中测试记忆区域，以及取决于一缺陷的侦测，用以产生缺陷资料，其中提供一测试电路(7)以自一或复数待测试的可连接记忆模组(3)，接收缺陷资料，且提供用以取决于分配至该记忆单元(5)的位址，而储存所接收的缺陷资料。
2.如权利要求1的集成记忆模组(2)，其中关于该复数待测试的所连接的记忆模组(3)，该测试电路(7)是用以将待测试的每一记忆模组所接收的缺陷资料，储存于一对应的记忆区域中，其是被分配至该记忆单元(5)中待测试的个别记忆模组(3)。
3.如权利要求1或2的集成记忆模组(2)，其中该自身测试电路(21)是产生位址，用于储存该缺陷资料。
4.如权利要求1至3任一项的集成记忆模组(2)，其中提供一资料压缩单元(16)，用以在储存于该记忆单元(5)之前，以一冗余-符合方式，压缩所接收的缺陷资料。
5.如权利要求1至4任一项的集成记忆模组(2)，其中该测试电路是用以接收以一冗余-符合方式所压缩的缺陷资料，以及用以将其储存分配至其位址。
6.如权利要求4或5的含集成记忆模组(2)，其中该测试电路(7)具有一位址分配单元(15)，用以自该自射测试电路(21)所产生的该测试位址，产生记忆位址，用于储存以一冗余-符合方式所压缩的缺陷资料，该记忆位址是被分配至待测试的记忆模组(3)中的记忆区域，因此以一冗余-符合方式所压缩的每一缺陷资料，可被分配至待测试的该记忆模组(3)中对应的记忆区域。
7.如如权利要求6的集成记忆模组(2)，其中该位址分配单元具有一位移暂存器(17)，根据以一冗余-符合方式所压缩的缺陷资料之一压缩因子，以划分该测试位址的位址值。
8.如权利要求1至7任一项的含集成记忆模组(2)，其中提供一读出单元，用以将该记忆单元(5)中所储存的该缺陷资料读出。
9.如权利要求1至8任一项的集成记忆模组(2)，其中提供一指令解码单元(14)，其取决于一所接收的第一指令信号，在第一测试模式中操作该记忆模组(3)，其中该自身测试电路(4，21)测试该记忆单元(5，20)且取决于一被侦测的缺陷而输出缺陷资料。
10.如权利要求1至9任一项的集成记忆模组(2)，其中提供一指令解码单元(14)，其取决于一所接收的第二指令信号，在第二测试模式中操作该记忆模组(2)，其中该测试电路(7)接收缺陷资料，且将后者储存于该记忆单元(5)的个别所分配的记忆区域中。
11.一种测试系统，其具有如权利要求1至10的一第一集成记忆模组(7)，以及连接于其上待测试的第二记忆模组(3)，在一测试操作结束之后，该第一记忆模组(2)中所储存的缺陷资料，可被读出至一外部缺陷资料评估单元(11)。
12.如权利要求11的测试系统，其中提供该外部缺陷资料评估单元(11)，藉由一测试启始指令，用以启始该第二记忆模组(3)的该测试操作与该第一记忆模组(2)中该缺陷资料的储存。
13.如权利要求11或12的测试系统，其中提供该复数第一记忆模组(2)，其各是连接至该第二记忆模组(3)，在复数测试步骤中，该等第二记忆模组(3)各得与一该第一记忆模组(2)可被连续测试，在测试该第一记忆模组之一的过程中，一先前的测试步骤的缺陷资料，可被读出至该缺陷资料评估单元(11)。
14.一种用于测试一或复数第二记忆模组(3)与一第一记忆模组(2)的方法，该方法具有下列步骤藉由该第二记忆模组(3)，接收一测试启始指令，以启始一自身测试操作；取决于一被侦测的缺陷，结束该第二记忆模组(3)中的缺陷资料；转换该缺陷资料至该第一记忆模组(2)；储存该缺陷资料于该第一记忆模组(2)中，该缺陷资料是被分配至对应的第二记忆模组/模组(3)与对应的记忆区域；在该自身测试操作结束后，传送该缺陷资料，且储存所有该缺陷资料；以及评估该缺陷资料，以决定一修复方法。
15.如权利要求13的方法，其中在转换至该第一记忆模组(2)之前，于一冗余-符合方式中，压缩该缺陷资料。
16.如权利要求13的方法，其中在该第一记忆模组(2)之中，于一冗余-符合方式中，压缩该缺陷资料。
全文摘要
本案是关于一种集成记忆模组，其具有一记忆单元以及一自身测试电路，该自身测试电路用以获得测试资料与测试位址而在该记忆单元中测试记忆区域，以及取决于一缺陷的侦测，用以产生缺陷资料，其中一测试电路被提供以自一或复数待测试的可连接记忆模组，接收缺陷资料，且被提供以取决于分配至该记忆单元的位址而储存所接收的缺陷资料。
文档编号G11C29/40GK1525491SQ20041000223
公开日2004年9月1日 申请日期2004年1月12日 优先权日2003年1月11日
发明者C·奥霍夫, P·比尔, C 奥霍夫 申请人:因芬尼昂技术股份公司