专利名称：以较低速度输出数据位的集成电路存储器装置及操作方法
技术领域：
本发明涉及集成电路存储器装置及其操作方法，更具体地，涉及用于测试集成电路装置的电路和方法。
背景技术：
集成电路存储器装置在许多商业以及用户应用中被广泛使用。一种被广泛使用的集成电路存储器装置就是动态随机存取存储器(DRAM)。同步DRAM(SDRAM)装置也被设计为能够与时钟信号的上升沿或下降沿同步地读出以及写入数据。此外，双数据率(DDR)SDRAM装置也被设计为通过响应时钟信号的上升沿及下降沿读出和/或写入数据能够以比传统SDRAM(也被称为单数据率(SDR)SDRAM)高的频率运行。本领域内的技术人员可以理解的是，术语“数据率”是指在一个时钟周期内，存储器装置能够向/从一个外部输入/输出终端传送的比特数。
图1为对传统SDR SDRAM和传统DDR SDRAM的操作进行比较的时序图。这两个SDRAM包括等于4的脉冲串长度(BL)和等于2的列地址选通(CAS)等待时间(CL)。这样，如图1所示，对于具有BL＝4和CL＝2的SDRAM，响应读出命令R而读出4位数据Q0、Q1、Q2以及Q3，其中数据Q0-Q3的每一位都是响应时钟CLK的上升沿被输出的。类似地，响应写入命令W，4位数据随着时钟CLK的上升沿被顺序地输入。
相反，还如图1所示，对于DDR SDRAM，存储的数据Q0-Q3都是响应数据选通信号(DQS)的上升沿和下降沿而被从存储器装置中输出的，其中该DQS本身是根据时钟信号CLK生成的。而且，响应写入命令，数据D0-D3响应DQS的上升沿和下降沿而被写入到存储器装置中，因此这样就能获得与SDR SDRAM相比两倍的数据率。SDRAM装置的设计和操作，包括SDRSDRAM装置和DDR SDRAM装置，都是本领域内的技术人员所周知的，因此不需要在此进一步进行说明。
由于高数据率，难以测试诸如DDR SDRAM的高频存储器装置。尤其难以使用相对低频的测试设备(例如被设计来测试SDR SDRAM的测试设备)来测试诸如DDR SDRAM的高频存储器装置。例如，由Park等人提出的美国专利US5933379(被受让给本申请的受让人)提出了一种“Method and Circuitfor Testing a Semiconductor Memory Device Operating at High Frequency”，如Park等的名称所注。如Park等人的摘要所注，一种用于测试半导体存储器装置的电路包括用于控制外部时钟信号等待时间的等待时间控制器、用于生成存储器装置中列地址信号的内部列地址生成器、以及用于生成模式信号的模式寄存器。该用于测试半导体存储器装置的电路也包括用于对内部列地址生成器的输出地址信号进行解码的列地址解码器、用于读出或写入数据的存储器单元、用于根据等待时间控制器的输出信号来控制存储器单元数据输入/输出的输入/输出控制单元、数据输入缓冲器、以及数据输出缓冲器。还进一步提供了用于生成具有“n”倍于外部时钟信号的频率的内部时钟信号的倍频器。通过提供上述的改进，传统的测试设备可以被用于测试高频存储器装置。
由Iwotomo等人提出的美国专利6163490描述了一种“SynchronousSemiconductor Memory Device Which Can Be Inpected Even With Low SpeedTester”，如Iwotomo等的名称所注。如Iwotomo等人的摘要所注，一种同步半导体存储器装置包括分别从对应于偶和奇地址的第一和第二存储器单元中接收第一和第二数据的预选择器，并把它们输出给数据输入/输出终端。该预选择器在正常操作中，在一个时钟周期的一段期间内将第一和第二数据依次输出给数据输入/输出终端，在测试模式中确定第一和第二数据是否匹配，并在一个时钟周期的一段期间内将确定的结果输出给数据输入/输出终端。
最后，由Mader等人提出的美国专利6212113描述了一种“SemiconductorMemory Device Input Circuit”，如Mader等的名称所注。如Mader等人的摘要所注，公开了一种双数据率(DDR)存储器装置，其可以被配置在一个用于测试的普通存储器测试器上。该DDR存储器可以包括DDR输入电路、单数据率输入电路、字线控制电路、位线控制电路、以及存储器单元阵列。可以通过选择DDR输入电路来进行正常写入操作。可以通过选择SDR输入电路来进行测试写入操作。这种设计可以使得DDR存储器装置能够在普通SDR存储器测试器中进行测试。
由于高频存储器装置可以具有相对小的有效数据窗口边缘，该边缘可能由装置加工作业生产线中的处理变化引起，因此也难以对诸如DDR SDRAM的高频存储器装置进行测试。因此，即使可以使用用于DDR SDRAM的高频测试设备来测试诸如DDR SDRAM的高频装置，实际上也很难并行地对多个DDR SDRAM装置进行测试。
发明内容
本发明的一些实施例提供了集成电路存储器装置，该集成电路存储器装置包括被配置为以第一数据率并行输出多个数据位的存储器单元阵列。输出电路被配置为在正常操作模式中以第一数据率向外部终端依次输出多个数据位，并在测试操作模式中以低于第一数据率的第二数据率向外部终端依次输出多个数据位。在一些实施例中，该存储器单元阵列响应具有上升沿和下降沿的时钟信号，其中该第一数据率是同时响应时钟信号的上升沿和下降沿生成的，第二数据率是仅响应时钟信号的上升沿或下降沿中的一个生成的。在其它实施例中，该存储器单元阵列被配置为通过相应的多个第一数据线以第一数据率并行输出多个数据位，并且该输出电路被配置为在正常操作模式中通过使用相应的多个第二数据线以第一数据率向外部终端依次输出多个数据位，并在测试操作模式中通过使用相应的多个第二数据线以低于第一数据率的第二数据率向外部终端依次输出多个数据位。
因此，本发明的一些实施例在测试操作模式中，可以允许存储器单元阵列能够以第一数据率运行，同时允许输出电路以低于第一数据率的第二数据率向外部终端输出数据。例如，因此可以使用SDR SDRAM测试设备来测试DDR SDRAM和/或由于数据窗口被放大了，在SDR SDRAM测试设备上并行测试DDR SDRAM装置。
在本发明的一些实施例中，输出电路被配置为在测试操作模式中，重复从存储器单元阵列中并行输出的多个数据位的第一部分从而以低于第一数据率的第二数据率向外部终端依次输出多个数据位的第一部分，并且重复从存储器单元阵列中并行输出的多个数据位的第二部分从而以低于第一数据率的第二数据率向外部终端依次输出多个数据位的第二部分。更具体地，在一些实施例中，存储器单元阵列被配置为通过相应的多个第一数据线以第一数据率并行输出多个数据位，以及该输出电路包括多路复用器以及输出缓冲器，该多路复用器被配置为将第一数据线上的读出数据多路传送给相应的多个第二数据线，该输出缓冲器被配置为将第二数据线上的数据依次输出到外部终端。
在一些实施例中，多路复用器被配置为在正常操作模式中将各个第一数据线耦合到各个第二数据线，在测试操作模式的第一子模式中将各个偶数第一数据线耦合到各个偶数第二数据线和各个相邻的奇数第二数据线，以及在测试操作模式的第二子模式中将各个奇数第一数据线耦合到各个奇数第二数据线和各个相邻的偶数第二数据线。可以理解的是，术语“偶数”和“奇数”被用作表示交替的数据线，而与被用作表示数据线的数据线标记无关。在一些实施例中，该多路复用器包括第一开关，其被配置为在第一子模式中将各个偶数第一数据线耦合到各个偶数第二数据线；第二开关，其被配置为在第二子模式中将各个奇数第一数据线耦合到各个奇数第二数据线；以及均衡电路，其被配置为在第一和第二子模式中将各个奇数第二数据线耦合到各个相邻的偶数第二数据线。还提供了模式寄存器组，其响应多个命令信号并被配置为生成第一和第二测试模式信号，以分别将多路复用器置于测试操作模式的第一和第二子模式。
在其它实施例中，该多路复用器被配置为在正常操作模式中将各个第一数据线耦合到各个第二数据线，在测试操作模式的第一子模式中将各个第一数据线耦合到各个第二数据线，以及在测试操作模式的第二子模式中将各个奇数和偶数第一数据线交叉耦合到各个偶数和奇数第二数据线。在这些实施例中，该输出缓冲器在正常操作模式中响应第一内部时钟信号和第二内部时钟信号，在测试操作模式的第一和第二子模式中仅响应第一内部时钟信号或第二内部时钟信号中的一个，其中该第一内部时钟信号是响应时钟信号的上升沿而生成的，该第二内部时钟信号是响应时钟信号的下降沿而生成的。可以理解的是，这里使用的“上升”和“下降”被用于表示时钟信号的不同沿，并可以相互交换。
更具体地，在这些实施例中，多路复用器可以包括第一开关，其被配置为在正常操作模式和第一子模式中将各个第一数据线耦合到各个第二数据线；以及第二开关，其被配置为在第二子模式中将各个奇数和偶数第一数据线交叉耦合到各个偶数和奇数第二数据线。还在一些实施例中，该输出缓冲器包括相应的多个寄存器，其中每个寄存器被配置为存储从各个第一数据线读出的数据，以及锁存器，其同各个相邻的寄存器对相连，每个锁存器都被配置为响应第一内部时钟信号锁存来自第一相邻寄存器的数据，并响应第二内部时钟信号锁存来自第二相邻寄存器的数据。该输出缓冲器还可以包括并串转换器，其在正常操作模式中响应锁存器以及第一和第二时钟信号，并且在第一和第二操作子模式期间只响应第一和第二内部时钟信号中的一个。
在仍旧是本发明的实施例中，输出电路在正常操作模式中响应第一内部时钟信号和第二内部时钟信号，其中该第一内部时钟信号是响应时钟信号的上升沿而生成的，该第二内部时钟信号是响应时钟信号的下降沿而生成的，输出电路在测试操作模式中交替响应第一内部时钟信号和第二内部时钟信号。更具体地，在一些实施例中，存储器单元阵列被配置为通过相应的多个第一数据线以第一数据率并行输出多个数据位并且输出电路包括输出缓冲器，该输出缓冲器被配置为向外部终端依次输出数据。
在一些实施例中，输出缓冲器在正常操作模式中响应第一内部时钟信号和第二内部时钟信号，在测试操作模式的第一操作子模式中仅响应第一内部时钟信号或第二内部时钟信号中的一个，并且在测试操作模式的第二操作子模式中仅响应第一内部时钟信号或第二内部时钟信号中的另一个，其中该第一内部时钟信号是响应时钟信号的上升沿而生成的，该第二内部时钟信号是响应时钟信号的下降沿而生成的。在一些实施例中，输出缓冲器包括相应的多个寄存器，其中每个寄存器被配置为存储从各个第一数据线读出的数据；锁存器，其同各个相邻的寄存器对相连，每个锁存器都被配置为响应第一内部时钟信号锁存来自第一相邻寄存器的数据，并响应第二内部时钟信号锁存来自第二相邻寄存器的数据。并串转换器在正常操作模式中响应锁存器以及第一和第二内部时钟信号，在第一操作子模式中仅响应第一和第二内部时钟信号中的一个，并且在第二操作子模式中仅响应第一和第二内部时钟信号中的另一个。
仍旧是根据本发明的其它实施例，该输出电路在正常操作模式中响应第一内部时钟信号和第二内部时钟信号，并且在测试操作模式中响应由第一内部时钟信号生成的各个分频后的第一内部时钟信号和由第二内部时钟信号生成的分频后的第二内部时钟信号，其中该第一内部时钟信号是响应时钟信号的上升沿而生成的，该第二内部时钟信号是响应时钟信号的下降沿而生成的。更具体地，在一些实施例中，该输出缓冲器在正常操作模式中响应第一内部时钟信号和第二内部时钟信号，并且在测试操作模式中响应各个分频后的第一内部时钟信号和分频后的第二内部时钟信号，其中该第一内部时钟信号是响应时钟信号的上升沿而生成的，该第二内部时钟信号是响应时钟信号的下降沿而生成的。在一些实施例中，分频后的第一内部时钟信号和分频后的第二内部时钟信号的频率分别是第一内部时钟信号以及第二内部时钟信号的频率的一半。
而且，还提供了第一分频电路，其被配置为响应时钟信号的上升沿以及测试模式选择信号而生成分频后的第一内部时钟信号。可以提供第二分频电路，其被配置为响应时钟信号的下降沿以及测试模式选择信号而生成第一内部时钟信号。在一些实施例中，第一分频电路包括响应时钟信号的上升沿以及测试模式信号的第一分频器。第二分频电路包括响应时钟信号的下降沿以及测试模式信号的第二分频器、和响应第二分频器的延迟元件。
本发明的其它实施例提供了一种集成电路存储器装置的操作方法，其中该集成电路存储器装置具有被配置为以第一数据率并行输出多个数据位的存储器单元阵列。根据本发明的一些实施例，在正常操作模式中以第一数据率从所述存储器单元阵列向外部终端依次输出多个数据位。在测试操作模式中以低于第一数据率的第二数据率从所述存储器单元阵列向外部终端依次输出多个数据位。在根据本发明的实施例的方法中也可以提供一些类似于上面所述实施例的实施例。
图1为由传统双数据率和单数据率存储器装置进行的操作的时序图。
图2为根据本发明实施例的集成电路存储器装置及操作方法的方框图。
图3为根据本发明其它实施例的集成电路存储器装置及操作方法的方框图。
图4为根据本发明其它实施例的可以用在图3的实施例中的多路复用器的示意图。
图5和6为根据本发明不同实施例的可以在图3和4的实施例中执行的操作的时序图。
图7为根据本发明其它实施例的集成电路存储器装置及操作方法的方框图。
图8为根据本发明其它实施例的可以用在图7的实施例中的多路复用器的示意图。
图9为根据本发明其它实施例的可以用在图7的实施例中的输出缓冲器的示意图。
图10为根据本发明其它实施例的可以在图7-9的实施例中执行的操作的时序图。
图11为根据本发明其它实施例的集成电路存储器装置及操作方法的方框图。
图12为根据本发明其它实施例的可以用在图11的实施例中的输出缓冲器的示意图。
图13为根据本发明其它实施例的可以用在图11和12的实施例中的时序图。
图14为根据本发明其它实施例的集成电路装置及操作方法的方框图。
图15A和15B为根据本发明其它实施例分可以用在图14的实施例中的分频器电路的方框图。
图16为根据本发明其它实施例分可以在图14、15A和15B的实施例中执行的操作的时序图。
图17为根据本发明不同实施例的可以执行的操作的流程图。
具体实施例方式
下面将参照附图对本发明进行更充分的说明，在附图中示出了本发明的实施例。可是，本发明可以具有许多种不同的形式，并且不仅限于这里所述的具体实施例。更确切地，提供这些实施例对于本领域内的技术人员来说，可以使得公开的内容更加全面和完整，并且充分表达了本发明的范围。在附图中，为了清楚起见，部件的大小以及相对大小被放大了。并且，这里描述及说明的各个实施例也包括它的互补导电型实施例。全文相同的附图标记表示相同的部件。
图2为根据本发明不同实施例的集成存储器装置及操作方法的方框图。如图2所示，集成电路存储器装置200包括存储器单元阵列211，其被配置为以第一数据率DR1并行输出多个数据位。存储器单元阵列211的设计对于本领域内的技术人员来说是周知的并且不需要在这里进行详细的说明。
仍旧参看图2，输出电路213被配置为在正常操作模式下，以第一数据率DR1向外部终端217依次输出多个数据位，并且在测试操作模式下，以比第一数据率低的第二数据率DR2向外部终端217依次输出多个数据位。换句话说，如图2所示，DR2小于DR1。本领域内的技术人员可以理解的是，在本发明的一些实施例中，在单个集成电路存储器装置200中可以包括多个存储器单元阵列211、多个输出电路213和/或多个外部终端217。并且，输出电路213的功能性和电路图可以被各个存储器单元211和/或外部终端217重复，和/或也可至少部分地被多个存储器单元阵列211和/或外部终端217共有。
仍旧参看图2，在本发明的一些实施例中，存储器单元阵列211被配置为通过相应的多条第一数据线212以第一数据率DR1并行输出多个数据位。这样，对于每个从存储器单元阵列中并行输出的位都有一个第一数据线212。并且，在一些实施例中，在正常操作模式下，输出电路213被配置为使用输出电路213中相应的多个第二数据线214以第一数据率向外部终端217依次输出多个数据位，并且在测试操作模式下，使用输出电路中相应的多个第二数据线214以比第一数据率DR1低的第二数据率DR2向外部终端217依次输出多个数据位。这样，例如，就可以使用四个第一数据线212和四个第二数据线214。
图3为根据本发明一些实施例的集成电路存储器装置及操作方法的方框图。通常，参看图3，输出电路313被配置为重复由存储器单元阵列211中并行输出的多个数据位的第一部分，以便在测试操作模式下以比第一数据率低的第二数据率向外部终端217依次输出多个数据位的第一部分。该输出电路313也可以被配置为重复由存储器单元阵列211中并行输出的多个数据位的第二部分，以便在测试操作模式下以比第一数据率低的第二数据率向外部终端依次输出多个数据位的第二部分。
更具体地，如图3所示，存储器单元阵列211被配置为通过相应的多条第一数据线212以第一数据率并行输出多个数据位。在图3中，第一数据线212被标识为RDIO_0-RDIO_3。可是，在其它的实施例中也可以采用更少或更多数量的第一数据线212。并且，如图3所示，输出电路313包括多路复用器313a，该多路复用器313a被配置为将在第一数据线212上读出的数据多路传送至相应的多个第二数据线214，其在图3中被标识为DO_0-DO_3。该输出电路313还包括输出缓冲器313b，该输出缓冲器313b被配置为将第二数据线DO_0-DO_3上的数据依次输出至外部终端217。同样，图3中只示出了四个第二数据线214。但是，可以采用更少或更多数量的第二数据线。
更具体地，如图3所示，多路复用器313被配置为在正常操作模式中将各个第一数据线212耦合到各个第二数据线214，如多路复用器313a的上面三分之一所示；在测试操作模式的第一子模式中将各个偶数第一数据线耦合到各个偶数第二数据线以及各个相邻奇数第二数据线，也被称作测试模式1并如多路复用器313a的中间三分之一所示；在测试操作模式的第二子模式中将各个奇数第一数据线耦合到各个奇数第二数据线以及各个相邻偶数第二数据线，也被称作测试模式2并如多路复用器313a的下面三分之一所示。还可以理解的是，也可以支持多于两个的测试模式。
因此，如图3所示，在正常操作模式中，第一数据线RDIO被耦合到对应的第二数据线DO，以便以第一数据率例如DDR SDRAM数据率从输出缓冲器313提供输出。在第一测试模式或第一子模式期间，来自偶数第一数据线RDIO_0和RDIO_2的数据被在奇数和偶数第二数据线DO_0-DO_3上重复，从而将该数据以被重复的形式提供给输出缓冲器313b，并因此以比第一数据率低的第二数据率例如SDR SDRAM数据率输出至外部终端217。最后，在第二测试模式或第二子模式中，奇数第一数据线RDIO_1和RDIO_3的数据被在奇数和偶数第二数据线DO_0-DO_3上重复，并因此以比第一数据率低的第二数据率将该数据提供给输出缓冲器313b。在测试模式中，与被从存储器单元阵列211读出的数据的数据窗口相比，输出缓冲器313b的输出数据DOUT的数据窗口被放大并在一些实施例中被加倍。由于数据窗口被放大了，因此可以使用DDR SDRAM测试设备和/或多SDR SDRAM测试设备对DDRSDRAM进行测试。
仍旧参看图3，模式寄存器组(MRS)315响应多个命令信号并被配置为生成第一和第二测试模式信号TM1、TM2，从而分别将多路复用器313a置于测试操作模式的第一和第二子模式中。该命令信号可以包括行地址选通信号(RASB)、列地址选通信号(CASB)、写使能信号(WEB)、以及地址信号。根据本发明一些实施例，由于在集成电路存储器装置300中提供了MRS 315，因此可以在封装之后进行测试。
图4为可以根据本发明的一些实施例提供的多路复用器313的示意图，例如图3的多路复用器313a。如图4所示，多路复用器313a包括第一开关420，其被配置为在第一子模式(TM1)中将各个偶数第一数据线RDIO_0、RDIO_2耦合到各个偶数第二数据线DO_0、DO_2。第二开关430被配置为在第二子模式(TM2)中将各个奇数第一数据线RDIO_1、RDIO_3耦合到各个奇数第二数据线DO_1、DO_3。均衡电路440被配置为在第一和第二子模式中将各个奇数第二数据线DO_1、DO_3耦合到各个相邻的偶数第二数据线DO_0、DO_2。因此，如图4所示，为响应第一测试模式信号(TM1)，将第一数据线212上的从存储器单元阵列211中生成的第一读出数据RDIO_0、RDIO_2分别传送给第二数据线214上的第二读出数据DO_0、DO_2。同时，该均衡电路440被激活，以使得当接收第二测试模式信号(TM2)的第二开关430被释放时，每对偶/奇第二读出数据(DO_0/1，DO_2/3)能够保持在相同的电平。可以对该奇数读出数据RDIO_1、RDIO_3进行类似的处理，使得输出数据DOUT的有效数据窗口被放大至正常模式的两倍。在正常模式中，该均衡电路440被释放。
图5为根据本发明一些实施例、从例如图3和4中所述的存储器装置中读出数据的操作的正常以及测试模式的时序图。如图5所示，在正常模式中，响应时钟信号(CLK)的上升沿和下降沿，以有效数据窗口W1将读出的数据DO-D3传送给外部终端DOUT。并且，还如图5所示，在测试模式中，响应外部时钟信号的上升沿，以放大的数据窗口W2将偶数和奇数数据(DO_0/2，DO_1/3)分别传送给外部终端DOUT。
图6为根据本发明各种实施例、由例如图3-5所述的输出电路执行的操作的更详细的时序图。如图6所示，响应时钟信号CLK的上升沿生成第一内部时钟信号CDQ_F。响应时钟信号CLK的下降沿生成第二内部时钟信号CDQ_S。在正常模式中，响应与时钟信号CLK的上升沿和下降沿一致的CDQ_F和CDQ_S信号，将输出数据DO-D3传送给外部终端DOUT。在测试模式1中，由于奇数和偶数数据被保持在相同的电平上，因此以放大的数据窗口将输出数据DO和D2传送给外部终端DOUT。也在测试模式2中对输出数据D1和D3提供类似的操作。
本领域内的技术人员可以理解的是，测试模式1和测试模式2中的输出DOUT一般都出现在彼此之间的偏移时钟周期中，而不是在如图5和6所示相同的或重叠时钟周期内。图5和6中示出了重叠时钟周期，因此可以对正常和测试模式进行比较，以便不会进一步放大时序图的宽度。
图7-10说明了根据本发明其它实施例的集成电路存储器装置及操作方法。通常，在这些实施例中，存储器单元阵列响应具有上升沿和下降沿的时钟信号。在正常操作模式中，输出电路响应第一内部时钟信号和第二内部时钟信号，其中该第一时钟信号是响应时钟信号的上升沿而生成的，而该第二时钟信号是响应时钟信号的下降沿而生成的。但是，在测试操作模式中，输出电路只响应第一内部时钟信号或第二内部时钟信号中的一个。因此，在测试操作模式中，可以以比第一数据率低的第二数据率输出数据位。
更具体地，参看图7，在这些实施例中，输出电路733包括多路复用器733a，该多路复用器733a被配置为在正常操作模式中将各个第一数据线212耦合到各个第二数据线214，如多路复用器733a的上面三分之一所示。在测试操作模式的第一子模式，在图7中也被称作测试模式1中，将各个第一数据线212耦合到各个第二数据线，如多路复用器313a的中间三分之一所示。最后，测试操作模式的第二子模式，在图7中也被称作测试模式2中，将各个偶数和奇数第一数据线212交叉耦合到各个偶数和奇数第二数据线214，如多路复用器313a的下面三分之一所示。
接着对图7进行说明，输出电路733中还包括输出缓冲器733b。在正常操作模式中，输出缓冲器733b响应第一内部时钟信号CDQ_F和第二内部时钟信号CDQ_S，其中该第一时钟信号CDQ_F是响应时钟信号的上升沿而生成的，而该第二时钟信号CDQ_S是响应时钟信号的下降沿而生成的。在测试操作模式中，并且尤其是在测试操作模式的第一和第二子模式中，输出缓冲器733b只响应第一内部时钟信号或第二内部时钟信号中的一个。在一些实施例中，如图7所示，在测试操作模式中，输出缓冲器仅响应第一内部时钟信号CDQ_F，并且在测试操作模式的第一和第二子模式中第二内部时钟信号CDQ_S是不可用的。
因此，图7说明了在测试模式中如何通过禁用第二时钟信号CDQ_S将输出缓冲器733b的输出数据DOUT的有效数据窗口放大为一个预定值，例如为从存储器单元阵列211输出的读出数据RDIO_0-RDIO_3的有效数据窗口的两倍。这样，输出缓冲器733b就不会由第二内部时钟信号CDQ_S来操作，因此读出数据DO_0-DO_3就可以以放大的有效数据窗口被输出至外部终端217。
图8为根据本发明这些实施例的多路复用器实施例，例如图7的多路复用器733a的示意图。如图8所示，该多路复用器包括第一开关820，该第一开关被配置为在正常模式和第一子模式(TM1)中将各个第一数据线RDIO_0-RDIO_3耦合到各个第二数据线DO_0-DO_3。第二开关830被配置为在第二子模式(TM2)中将各个奇数和偶数第一数据线交叉耦合到各个偶数和奇数第二数据线。因此，响应第一测试模式信号(TM1)，将第一数据线212上的从存储器单元阵列中生成的第一读出数据(RDIO_0-RDIO_3)分别传输给第二数据线214(DO_0-DO_3)。还有，响应第二测试模式信号(TM2)，将每个第一数据线212上的从存储器单元211中生成的第一读出数据(RDIO_0-RDIO_3)分别传输给相邻的第二数据线214(DO_1/DO_0，DO_3/DO_2)。
图9为根据本发明这些实施例的输出缓冲器，例如图7的输出缓冲器733b的示意图。更具体地，如图9所示，输出缓冲器733b包括相应的多个寄存器910a-910d，每个寄存器被配置为存储从各个第一数据线212中读出的数据。锁存器920a、920b同各个相邻的寄存器对910a/910b、910c/910d相连。每个锁存器920a-920b被配置为响应第一内部时钟信号(1stF CLK，2ndF CLK)锁存来自第一相邻寄存器的数据，并响应第二内部时钟信号(1stS CLK，2ndS CLK)锁存来自第二相邻寄存器的数据。并串转换器包括多路复用器930，在正常操作模式中响应锁存器920a、920b以及第一和第二内部时钟信号。该多路复用器930在第一和第二操作子模式期间只响应第一和第二内部时钟信号中的一个。
更详细地，响应内部时钟信号INTCLK，第二读出数据线214上的第二读出数据DO_0-DO_3被并行传送给寄存器910-910d。在正常操作模式中，响应第一上升和第一下降时钟(1stF CLK，1stS CLK)的出现，存储在图9的上面两个寄存器910a和910b中的数据DO_0和DO_1被依次传输给第一锁存器920a，而响应第二上升和第二下降时钟的出现(2ndF CLK，2ndS CLK)，存储在图9的下面两个寄存器910c和910d中的数据DO_2和DO_3被依次传输给第二锁存器920b。这样，响应在正常操作模式中被依次激活的第一和第二内部时钟信号(CDQ_F，CDQ_S)，每个数据DO_0-DO_3都被输出给外部终端217。但是，在测试操作模式中，即使响应第一上升和第一下降时钟(1stFCLK，1stS CLK)的出现，存储在图9的上面两个寄存器910a和910b中的数据DO_0和DO_1被依次传输给第一锁存器920a，也只有数据DO_0被以比第一数据率低的第二数据率传输给外部终端217，这是由于只有第一内部时钟CDQ_F被激活。并且，虽然响应第二上升和第二下降时钟(2ndF CLK，2ndS CLK)的出现，存储在下面两个寄存器910c和910d中的数据DO_2和DO_3也被依次传输给第二锁存器920b，但是也只有数据DO_2被以比正常操作模式的第一数据率低的第二数据率传输给外部终端217。也就是说，数据DO_0被输出，直到用于数据DO_2的下一个上升时钟(CDQ_F)被输入。这样，有效的数据窗口就被放大了。各个第一读出数据RDIO_1、3也在第二测试模式(TM2)中被传输给第二读出数据DO_0、2。接着，以放大的数据窗口将数据DO_0、2传送给外部终端217。这样，所有的数据RDIO_0-RDIO_3就都可以在两种测试模式(TM1，TM2)中被向外输出。图9还图解说明了在第一和第二测试模式期间可被用于禁用下降时钟CDQ_S的逻辑电路940。
图10为在正常操作模式和测试操作模式期间，例如使用图7-9的实施例生成输出数据的时序图。如图10的上半部分所示，在正常操作模式期间，输出电路733响应第一内部时钟信号CDQ F和第二内部时钟信号CDQ_S’，以第一数据率将多个数据位D0-D3依次输出给外部终端，其中第一内部时钟信号CDQ_F是响应时钟信号CLK的上升沿生成的，第二内部时钟信号CDQ_S’是响应时钟信号CLK的下降沿生成的。在测试模式期间，如图10的下半部分所示，输出电路733仅响应第一内部时钟信号或第二内部时钟信号之一，这里所示的是第一内部时钟信号CDQ_F。如图10的下半部分所示，在测试模式1期间，在偶数的第二数据线DO_0和DO_2之一的数据被以小于第一数据率的第二数据率输出。虽然在图10中没有示出，除了在奇数第二数据线DO_1和DO_3上的数据被传送给偶数测试线，但也可以在测试模式2中进行类似的操作。因此，除了数据D1和D3被输出，测试模式2期间的操作可以与测试模式1中的相同。
图11-13说明根据本发明其它实施例的集成电路存储器装置及操作方法。如下面所述，在这些实施例中，在正常操作模式中，输出电路响应第一内部时钟信号和第二内部时钟信号，其中第一内部时钟信号是响应时钟信号的上升沿生成的，第二内部时钟信号是响应时钟信号的下降沿生成的。在测试操作模式中，输出电路还可以交替地响应第一内部时钟信号和第二内部时钟信号。更具体地，参看图11，存储器单元阵列211被配置为通过相应的多条第一数据线212以第一数据率并行输出多个数据位。该输出电路包括被配置为向外部终端依次输出数据输出缓冲器1143。
更具体地，仍旧参看图11，存储器单元阵列211响应具有上升沿和下降沿的时钟信号。在正常操作模式期间，输出缓冲器1143响应第一内部时钟信号CDQ_F和第二内部时钟信号CDQ_S，其中第一内部时钟信号CDQ_F是响应时钟信号CLK的上升沿生成的，第二内部时钟信号CDQ_S是响应时钟信号CLK的下降沿生成的。在测试模式的第一子模式中(TM1)，输出缓冲器1143仅响应第一内部时钟信号或第二内部时钟信号之一，这里所示的只是第一内部时钟信号CDQ_F。在测试操作模式的第二子模式中(TM1)，如图11中的测试模式2所示，输出缓冲器1143仅响应第一内部时钟信号或第二内部时钟信号中的另一个，这里如图11所示的只响应第二内部时钟信号CDQ_S。
这样，在图11中，通过在测试模式中交替地禁用各个CDQ_F以及CDQ_S，输出缓冲器1143的输出数据DOUT的有效数据窗口可以被放大。在一些实施例中，在第二测试模式中禁用第一内部时钟信号CDQ_F而在第一测试模式中禁用第二内部时钟信号CDQ_S。这样，就可以以放大的窗口输出读出数据。
图12为根据本发明一些实施例的输出缓冲器，例如图11的输出缓冲器1143的方框图。如图12所示，输出缓冲器1143包括相应的多个寄存器1210a-1210d，各个寄存器被配置为存储从各个第一数据线读出的数据。锁存器1220a、1220b同各个相邻的寄存器对1210a/1210b、1210c/1210d相连。锁存器1220a被配置为响应第一上升和第一下降时钟信号(1stF CLK，1stS CLK)锁存来自第一相邻寄存器1210a、1210b的数据，并且锁存器1220b也被配置为响应第二上升和第二下降时钟信号(2ndF CLK，2ndS CLK)锁存来自第二相邻寄存器1210c、1210d的数据。并串转换器1230在正常操作模式中响应锁存器1220a、1220b以及第一和第二内部时钟信号CDQ_F、CDQ_S，在第一测试操作子模式中只响应第一和第二内部时钟信号之一，例如CDQ_F，并且在第二测试操作子模式中只响应第一和第二内部时钟信号中的另一个，例如CDQ_S。图12还说明了逻辑电路1240和1250，该逻辑电路可以被配置为分别地在第二测试模式中禁用第一时钟信号CDQ_F以及在第一测试模式中禁用第二时钟信号CDQ_S。
图13为根据本发明的这些实施例，可以由例如图11和图12的输出电路执行的操作的时序图。如图13的上面三分之一所示，在正常模式中，输出电路响应第一和第二内部时钟信号CDQ_F’、CDQ_S’。第一内部时钟信号CDQ_F(或CDQ_F’)响应时钟信号CLK的上升沿，第二内部时钟信号CDQ_S(或CDQ_S’)响应时钟信号CLK的下降沿。在第一测试模式中，如图13中的中间三分之一所示，第二内部时钟信号CDQ_S’被禁用并且输出电路只响应第一内部时钟信号CDQ_F’。在第二测试模式中，如图13中的下面三分之一所示，输出电路只响应第二内部时钟信号(DQ_S’)。这样，如图12所示，存储在寄存器电路1210a、1210c中的数据DO_0和DO_2响应第一和第二上升时钟信号(1stF CLK，2ndF CLK)而被传送给锁存器电路1220a和1220b。之后，数据DO_0被输出，直到第一内部时钟信号(CDQ_F’)的下一次上升为止，此时下一个DO_2被输出，使得有效数据窗口被放大。在测试模式2中，存储在寄存器电路1210b、1210d中的数据DO_1和DO_3响应第一和第二下降时钟信号(1stS CLK，2ndS CLK)而被传送给锁存器电路1220a和1220b。接着，数据DO_1被输出，直到第二内部时钟信号(CDQ_S’)的下一次上升为止，此时数据DO_3被输出。这样，使得奇数数据的有效数据窗口也被放大。
图14-16说明了根据本发明其它实施例的其它集成电路装置及操作方法。通常，在这些实施例中，在正常操作模式期间，输出电路响应第一内部时钟信号和第二内部时钟信号，其中该第一内部时钟信号是响应时钟信号的上升沿生成的而第二内部时钟信号是响应时钟信号的下降沿生成的。在测试操作模式期间，输出电路响应分频后的第一内部时钟信号和第分频后的二内部时钟信号，其中该分频后的第一内部时钟信号是由第一内部时钟信号生成的而分频后的第二内部时钟信号是由第二内部时钟信号生成的。在一些实施例中，分频后的第一内部时钟信号和分频后的第二内部时钟信号的频率是第一内部时钟信号以及第二内部时钟信号的频率的一半。
更具体地，如图14所示，在本发明的一些实施例中，先入先出(FIFO)寄存器1460可以被用来存储来自第一数据线212的数据。在正常模式期间，输出缓冲器1463响应第一和第二内部时钟信号。可是，在测试模式TM中，该输出缓冲器响应分频后的第一和第二内部时钟信号。这样，在测试模式中，时钟频率就被分频，例如是原来的一半。
这样，在测试模式中，就可以通过对各个CDQ_F和CDQ_S信号进行分频来放大输出缓冲器1463的输出数据DOUT的有效测试窗口。即，响应测试模式信号TM，各个内部时钟信号CDQ_F和CDQ_S的频率被分频成更低的频率。该测试模式信号可以从接收多个命令信号(RASB、CASB、WEB)以及地址信号的模式寄存器组(MRS)中生成。因此，在测试模式期间，可以放大输出数据的数据窗口。
图15A和15B为根据本发明其它实施例可以被用于在测试模式期间从内部时钟生成分频后的内部时钟的分频电路的方框图。尤其是，如图15A所示，第一分频电路1500a被配置为响应第一内部时钟信号CDQ_F和测试模式选择信号TM而生成分频后的第一内部时钟信号CDQ_F’。如图15B所示，第二分频电路1500b被配置为响应第二内部时钟信号CDQ_S和测试模式选择信号TM而生成分频后的第二内部时钟信号CDQ_S’。
更具体地，如图15A所示，在一些实施例中，第一分频电路1500a包括第一分频器1510，该第一分频器响应时钟信号的上升沿以及测试模式信号。还有，在一些实施例中，第二分频电路1500b包括响应时钟信号的下降沿以及测试模式信号的第二分频器1520，以及响应第二分频器1520的延迟元件1530。在一些实施例中，该延迟元件1530可以被用于增加第一和第二分频后时钟的上升沿之间的时间间隔，以使得能够以放大后的有效数据窗口输出外部终端217的输出数据。
图16为根据图14、15A和15B的实施例的操作的时序图。参看图14、15A、15B和16，数据RDIO_O-RDIO_3被存储在FIFO寄存器1460中，并接着响应内部时钟信号而被传送给输出缓冲器1463。之后，在正常模式中，如图16的上半部分所示，响应第一和第二内部时钟信号(CDQ_F和CDQ_S)，缓冲器1463中的所有数据都向外输出。如图16的下半部分所示，在测试模式中，输出缓冲器1463分别响应分频后的第一和第二内部时钟信号CDQ_F’和CDQ_S，而向外输出读出数据DO-D3，因此有效的数据窗口被放大。这样，在这些实施例中，输出缓冲器能够以原来一半的速度进行操作，而同时存储器单元阵列以与正常模式类似的完全速度进行操作。
图17为根据本发明各种实施例的可以由具有存储器单元阵列的集成电路存储器装置执行的操作的流程图，其中该存储器单元阵列被配置为以第一数据率并行输出多个数据位。这些操作可以由上面所述的图2-16中的任何实施例来进行。如图17所示，当在方块1710选择正常模式时，则在方块1720以第一数据率从存储器单元阵列依次输出多个数据位到外部终端。在方块1730，当选择测试模式时，则在方块1740以低于第一数据率的第二数据率从存储器单元阵列输出多个数据位到外部终端。根据上述本发明的任何实施例，可以使用图2、3-6、7-10、11-13和/或14-16的实施例执行这些操作。
在附图和说明书中，已经公开了本发明的多个实施例，虽然其中采用了特殊的术语，但它们也仅被用作一般及描述性的说明而不是为了限制的目的，本发明的范围由所附权利要求阐明。
权利要求
1.一种集成电路装置，包括存储器单元阵列，被配置为以第一数据率并行输出多个数据位；以及输出电路，被配置为在正常模式操作中，以第一数据率向外部终端依次输出多个数据位，而在测试操作模式中，以低于第一数据率的第二数据率向外部终端依次输出多个数据位。
2.根据权利要求1的集成电路装置，其中所述存储器单元阵列响应具有上升沿和下降沿的时钟信号，其中所述第一数据率是响应时钟信号的上升沿和下降沿而生成的，并且其中所述第二数据率是仅响应时钟信号的上升沿或下降沿中的一个而生成的。
3.根据权利要求1的集成电路装置，其中所述存储器单元阵列被配置为通过相应的多个第一数据线以第一数据率并行输出多个数据位，并且其中所述输出电路被配置为在正常操作模式中使用相应的多个第二数据线以第一数据率向外部终端依次输出多个数据位，并在测试操作模式中使用相应的多个第二数据线以低于第一数据率的第二数据率向外部终端依次输出多个数据位。
4.根据权利要求1的集成电路装置，其中所述输出电路被配置为，在测试操作模式中，重复从存储器单元阵列中并行输出的多个数据位的第一部分从而以低于第一数据率的第二数据率顺序的向外部终端输出多个数据位的第一部分，并且重复从存储器单元阵列中并行输出的多个数据位的第二部分从而以低于第一数据率的第二数据率顺序的向外部终端顺序的输出多个数据位的第一部分。
5.根据权利要求1的集成电路装置，其中所述存储器单元阵列响应具有上升沿和下降沿的时钟信号，其中所述输出电路在正常操作模式中响应第一内部时钟信号和第二内部时钟信号，在测试操作模式仅响应第一内部时钟信号或第二内部时钟信号中的一个，其中所述第一内部时钟信号是响应时钟信号的上升沿而生成的，所述第二内部时钟信号是响应时钟信号的下降沿而生成的。
6.根据权利要求1的集成电路装置，其中所述存储器单元阵列响应具有上升沿和下降沿的时钟信号，其中所述输出电路在正常操作模式中响应第一内部时钟信号和第二内部时钟信号，在测试操作模式中交替地响应第一内部时钟信号以及第二内部时钟信号，其中所述第一内部时钟信号是响应时钟信号的上升沿而生成的，所述第二内部时钟信号是响应时钟信号的下降沿而生成的。
7.根据权利要求1的集成电路装置，其中所述存储器单元阵列响应具有上升沿和下降沿的时钟信号，其中所述输出电路在正常操作模式中响应第一内部时钟信号和第二内部时钟信号，在测试操作模式中响应分频后的第一内部时钟信号和分频后的第二内部时钟信号，其中所述第一内部时钟信号是响应时钟信号的上升沿而生成的，所述第二内部时钟信号是响应时钟信号的下降沿而生成的，所述分频后的第一内部时钟信号是由第一内部时钟信号生成的，所述分频后的第二内部时钟信号是由第二内部时钟信号生成的。
8.根据权利要求1的集成电路装置其中所述存储器单元阵列被配置为通过相应的多个第一数据线以第一数据率并行输出多个数据位；以及其中所述输出电路包括多路复用器和输出缓冲器，所述多路复用器被配置为将第一数据线上的读出数据多路传送给相应的多个第二数据线，所述输出缓冲器被配置为将第二数据线上的数据依次输出到外部终端。
9.根据权利要求8的集成电路装置其中所述多路复用器被配置为在正常操作模式中将各个第一数据线耦合到各个第二数据线，在测试操作模式的第一子模式中将各个偶数第一数据线耦合到各个偶数第二数据线，以及在测试操作模式的第二子模式中将各个奇数第一数据线耦合到各个奇数第二数据线。
10.一种集成电路装置，包括存储器单元阵列，其被配置为通过相应的多个第一数据线以第一数据率并行输出多个数据位；输出电路，其被配置为在正常操作模式中以第一数据率向外部终端依次输出多个数据位，并在测试操作模式中以低于第一数据率的第二数据率向外部终端依次输出多个数据位，所述输出电路包括多路复用器以及输出缓冲器，所述多路复用器被配置为将第一数据线上的读出数据多路传送给相应的多个第二数据线，所述输出缓冲器被配置为将第二数据线上的数据依次输出到外部终端；模式寄存器组，其响应多个命令信号并被配置为生成第一和第二测试模式信号，以分别将多路复用器置于测试操作模式的第一和第二子模式；其中所述多路复用器被配置为在正常操作模式中将各个第一数据线耦合到各个第二数据线，在测试操作模式的第一子模式中将各个偶数第一数据线耦合到各个偶数第二数据线，以及在测试操作模式的第二子模式中将各个奇数第一数据线耦合到各个奇数第二数据线，并且包括；第一开关，其被配置为在第一子模式中将各个偶数第一数据线耦合到各个偶数第二数据线；第二开关，其被配置为在第二子模式中将各个奇数第一数据线耦合到各个奇数第二数据线；以及均衡电路，其被配置为在第一和第二子模式中将各个奇数第二数据线耦合到各个相邻的偶数第二数据线。
11.根据权利要求9的集成电路装置，还包括模式寄存器组，其响应多个命令信号并被配置为生成第一和第二测试模式信号，以分别将多路复用器置于测试操作模式的第一和第二子模式。
12.一种集成电路装置，包括存储器单元阵列，其被配置为通过相应的多个第一数据线以第一数据率并行的输出多个数据位；输出电路，其被配置为在正常操作模式中以第一数据率向外部终端依次输出多个数据位，并在测试操作模式中以低于第一数据率的第二数据率向外部终端依次输出多个数据位，所述输出电路包括多路复用器以及输出缓冲器，所述多路复用器被配置为将第一数据线上的读出数据多路传送给相应的多个第二数据线，所述输出缓冲器被配置为将第二数据线上的数据依次输出到外部终端；模式寄存器组，其响应多个命令信号并被配置为生成第一和第二测试模式信号，以分别将多路复用器置于测试操作模式的第一和第二子模式；其中所述多路复用器被配置为在正常操作模式中将各个第一数据线耦合到各个第二数据线，在测试操作模式的第一子模式中将各个第一数据线耦合到各个第二数据线，以及在测试操作模式的第二子模式中将各个奇数和偶数第一数据线交叉耦合到各个偶数和奇数第二数据线。
13.根据权利要求12的集成电路装置，其中所述存储器单元阵列响应具有上升沿和下降沿的时钟信号，其中所述输出缓冲器在正常操作模式中响应第一内部时钟信号和第二内部时钟信号，在测试操作模式的第一和第二子模式时仅响应第一内部时钟信号或第二内部时钟信号中的一个，其中所述第一内部时钟信号是响应时钟信号的上升沿而生成的，所述第二内部时钟信号是响应时钟信号的下降沿而生成的。
14.根据权利要求12的集成电路装置，其中所述多路复用器包括第一开关，其被配置为在第一子模式中将各个第一数据线耦合到各个第二数据线；以及第二开关，其被配置为在第二子模式中将各个奇数和偶数第一数据线交叉耦合到各个偶数和奇数第二数据线。
15.根据权利要求13的集成电路装置，其中所述输出缓冲器包括相应的多个寄存器，其中的每一个寄存器被配置为存储从各个第一数据线读出的数据；锁存器，其与各个相邻的寄存器对相连，各个锁存器被配置为响应第一时钟信号锁存来自第一相邻寄存器的数据，并响应第二时钟信号锁存来自第二相邻寄存器的数据；以及并串转换器，其在正常操作模式中响应锁存器以及第一和第二内部时钟信号，并且在第一和第二操作子模式期间仅响应第一和第二内部时钟信号中的一个。
16.根据权利要求1的集成电路装置其中所述存储器单元阵列被配置为通过相应的多个第一数据线以第一数据率并行输出多个数据位；以及其中所述存储器单元包括被配置为向外部终端依次输出数据的输出缓冲器。
17.根据权利要求16的集成电路装置，其中所述存储器单元阵列响应具有上升沿和下降沿的时钟信号，其中所述输出缓冲器在正常操作模式中响应第一内部时钟信号和第二内部时钟信号，在测试操作模式的第一子模式中仅响应第一内部时钟信号或第二内部时钟信号中的一个，在测试操作模式的第二子模式中仅响应第一内部时钟信号或第二内部时钟信号中的另一个，其中所述第一内部时钟信号是响应时钟信号的上升沿而生成的，所述第二内部时钟信号是响应时钟信号的下降沿而生成的。
18.根据权利要求17的集成电路装置，其中所述输出缓冲器包括相应的多个寄存器，其中的各个寄存器被配置为存储从各个第一数据线读出的数据；锁存器，其与各个相邻的寄存器对相连，每个锁存器都被配置为响应第一时钟信号锁存来自第一相邻寄存器的数据，并响应第二时钟信号锁存来自第二相邻寄存器的数据；以及并串转换器，其在正常操作模式中响应锁存器以及第一和第二内部时钟信号，并且在第一操作子模式中仅响应第一和第二内部时钟信号中的一个，在第二操作子模式中仅响应第一和第二内部时钟信号中的另一个。
19.根据权利要求17的集成电路装置，还包括模式寄存器组，其响应多个命令信号并被配置为生成第一和第二测试模式信号，以分别将输出缓冲器置于测试操作模式的第一和第二子模式。
20.根据权利要求16的集成电路装置，其中所述存储器单元阵列响应具有上升沿和下降沿的时钟信号，其中所述输出缓冲器在正常操作模式中响应第一内部时钟信号和第二内部时钟信号，在测试操作模式中响应分频后的第一内部时钟信号和分频后的第二内部时钟信号，其中所述第一内部时钟信号是响应时钟信号的上升沿而生成的，所述第二内部时钟信号是响应时钟信号的下降沿而生成的。
21.根据权利要求20的集成电路装置，其中所述分频后的第一内部时钟信号和所述分频后的第二内部时钟信号的频率分别是第一内部时钟信号以及第二内部时钟信号的频率的一半。
22.根据权利要求20的集成电路装置，还包括模式寄存器组，其响应多个命令信号并被配置为生成测试模式信号，以将输出缓冲器置于测试操作模式。
23.根据权利要求20的集成电路装置，还包括第一分频电路，其被配置为响应时钟信号的上升沿以及测试模式选择信号而生成分频后的第一内部时钟信号；以及第二分频电路，其被配置为响应时钟信号的下降沿以及测试模式选择信号而生成分频后的第二内部时钟信号。
24.根据权利要求23的集成电路装置其中第一分频电路包括响应时钟信号的上升沿以及测试模式信号的第一分频器；以及其中第二分频电路包括响应时钟信号的下降沿以及测试模式信号的第二分频器，以及响应第二分频器的延迟元件。
25.一种操作集成电路装置的方法，其中所述集成电路装置具有被配置为以第一数据率并行输出多个数据位的存储器单元阵列，所述方法包括在正常操作模式中以第一数据率从存储器单元阵列向外部终端依次输出多个数据位；以及在测试操作模式中以低于第一数据率的第二数据率从存储器单元阵列向外部终端依次输出多个数据位。
26.根据权利要求25的方法其中在正常操作模式中以第一数据率从存储器单元阵列向外部终端依次输出多个数据位包括响应时钟信号的上升沿和下降沿而在正常操作模式中以第一数据率从存储器单元阵列向外部终端依次输出多个数据位；以及其中在测试操作模式中以低于第一数据率的第二数据率从存储器单元阵列向外部终端输出多个数据位包括仅响应时钟信号的上升沿或下降沿中的一个而在测试操作模式中以低于第一数据率的第二数据率从存储器单元阵列向外部终端依次输出多个数据位。
27.根据权利要求25的方法，其中在测试操作模式中以低于第一数据率的第二数据率从存储器单元阵列向外部终端依次输出多个数据位包括重复从存储器单元阵列中并行输出的多个数据位的第一部分从而以低于第一数据率的第二数据率向外部终端依次输出多个数据位的第一部分；以及重复从存储器单元阵列中并行输出的多个数据位的第二部分从而以低于第一数据率的第二数据率向外部终端依次输出多个数据位的第二部分。
28.根据权利要求25的方法，其中所述存储器单元阵列响应具有上升沿和下降沿的时钟信号；其中在正常操作模式中以第一数据率从存储器单元阵列向外部终端依次输出多个数据位包括响应第一内部时钟信号和第二内部时钟信号以第一数据率从存储器单元阵列向外部终端依次输出多个数据位，其中所述第一内部时钟信号是响应时钟信号的上升沿而生成的，而所述第二内部时钟信号是响应时钟信号的下降沿而生成的；其中在测试操作模式中以低于第一数据率的第二数据率从存储器单元阵列向外部终端依次输出多个数据位包括仅响应第一内部时钟信号和第二内部时钟信号中的一个以低于第一数据率的第二数据率从存储器单元阵列向外部终端依次输出多个数据位。
29.根据权利要求25的方法，其中所述存储器单元阵列响应具有上升沿和下降沿的时钟信号；其中在正常操作模式中以第一数据率从存储器单元阵列向外部终端依次输出多个数据位包括响应第一内部时钟信号和第二内部时钟信号以第一数据率从存储器单元阵列向外部终端依次输出多个数据位，其中所述第一内部时钟信号是响应时钟信号的上升沿而生成的，而所述第二内部时钟信号是响应时钟信号的下降沿而生成的；其中在测试操作模式中以低于第一数据率的第二数据率从存储器单元阵列向外部终端依次输出多个数据位包括交替地响应第一内部时钟信号和第二内部时钟信号以低于第一数据率的第二数据率从存储器单元阵列向外部终端依次输出多个数据位。
30.根据权利要求25的方法，其中所述存储器单元阵列响应具有上升沿和下降沿的时钟信号；其中在正常操作模式中以第一数据率从存储器单元阵列向外部终端依次输出多个数据位包括响应第一内部时钟信号和第二内部时钟信号以第一数据率从存储器单元阵列向外部终端依次输出多个数据位，其中所述第一内部时钟信号是响应时钟信号的上升沿而生成的，而所述第二内部时钟信号是响应时钟信号的下降沿而生成的；其中在测试操作模式中以低于第一数据率的第二数据率从存储器单元阵列向外部终端依次输出多个数据位包括响应分频后的第一内部时钟信号和分频后的第二内部时钟信号以低于第一数据率的第二数据率从存储器单元阵列向外部终端依次输出多个数据位，其中分频后的第一内部时钟信号是由第一内部时钟信号生成的，分频后的第二内部时钟信号是由第二内部时钟信号生成的。
31.根据权利要求25的方法，其中所述存储器单元阵列被配置为通过相应的多个第一数据线以第一数据率并行输出多个数据位并且所述存储器单元被配置为通过相应的多个第二数据线输出多个数据位至输出终端；其中在正常操作模式中以第一数据率从存储器单元阵列向外部终端依次输出多个数据位包括在正常操作模式中将各个第一数据线耦合到各个第二数据线；以及其中在测试操作模式中以低于第一数据率的第二数据率从存储器单元阵列向外部终端依次输出多个数据位包括在测试操作模式的第一子模式中将各个偶数第一数据线耦合到各个偶数第二数据线，以及在测试操作模式的第二子模式中将各个奇数第一数据线耦合到各个奇数第二数据线。
32.根据权利要求25的方法，其中所述存储器单元阵列被配置为通过相应的多个第一数据线以第一数据率并行输出多个数据位并且所述存储器单元被配置为通过相应的多个第二数据线输出多个数据位至输出终端；其中在正常操作模式中以第一数据率从存储器单元阵列向外部终端依次输出多个数据位包括在正常操作模式中将各个第一数据线耦合到各个第二数据线；以及其中在测试操作模式中以低于第一数据率的第二数据率从存储器单元阵列向外部终端依次输出多个数据位包括在测试操作模式的第一子模式中将各个第一数据线耦合到各个第二数据线，以及在测试操作模式的第二子模式中将各个奇数和偶数第一数据线交叉耦合到各个偶数和奇数第二数据线。
全文摘要
集成电路存储器装置包括存储器单元阵列，该存储器单元阵列被配置为以第一数据率并行输出数据位。输出电路被配置为在正常模式操作中以第一数据率向外部终端依次输出数据位，而在测试操作模式中以低于第一数据率的第二数据率向外部终端依次输出数据位。因此，在测试操作模式中，该存储器单元阵列能够以第一数据率进行操作，而同时允许输出电路以低于第一数据率的第二数据率向外部终端输出数据。
文档编号G11C7/22GK1606091SQ20041007945
公开日2005年4月13日 申请日期2004年6月4日 优先权日2003年6月4日
发明者李载雄, 金致旭, 姜尚锡 申请人:三星电子株式会社