专利名称：输入/输出电路的制作方法
技术领域：
本发明是关于一种半导体存储器装置中的输入/输出电路；及更具体言之，是关于具有分开的电源供给装置的输入/输出电路。
背景技术：
一般，半导体存储器装置包含用于与外部装置传收数据及指令的多个输入针脚及用于贮存数据的多个存储器单元。这时，在半导体存储器装置内，在多个输入针脚外围的区域是称为外围区(peripheral region)，而其中设有多个存储器单元(memory cells)的区域则称为核心区(coreregion)。半导体存储器装置包括用于在外围区及核心区之间传送数据的全局输入/输出线(global input/output lines)。
在最近的半导体存储器装置中，由于装置的操作速度及容量增加，全局的输入/输出线的数量及经各个全局输入/输出线传送的数据量也成比例增加。另外，在半导体存储器装置的结构方面，在半导体存储器装置内的外围区及核心区是隔得更远，因此，全局输入/输出线具有与全局输入/输出线的长度成比例的较大电阻。结果，需要高电平的驱动功率以驱动全局输入/输出线。
图1是为表示传统的半导体存储器装置的读取路径(read path)的块图。图2是为表示传统的半导体存储器装置的写入路径(write path)的块图。
参照图1，半导体存储器装置是从外部源接收电源电压VDD，并将电源电压VDD供给至核心电压产生器12、内部电压产生器14、及接口电压产生器16。输入电源电压VDD的核心电压产生器12产生使用于包含多个存储器单元的排组(bank)10的核心电压VCORE。另外，内部电压产生器14根据外部电源电压VDD产生预定电平的内部电压VINT，此预定电平的内部电压VINT是用作为多个全局输入/输出线GIO0至GIO3的驱动电压。最后，接口电压产生器16产生使用于输出缓冲器块28的接口电压VDDQ。这里，接口电压VDDQ及电源电压VDD具有相同的电压电平。因此，电源电压VDD能直接供给到输出缓冲器块28而不使用接口电压产生器16。
内部电压VINT是用作为外围区上的电路模块的驱动电压。如图1所示，电路模块包括输入/输出感测放大器块22，其含有多个用于感测及放大存储单元输出的数据的多个输入/输出感测放大器单元IOSAs；输出数据锁存器块24，其含有多个输出数据锁存器单元OUTPUT DATA LATCHs，用于顺序地经前述全局输入/输出线GIO0至GIO3接收放大后的数据，暂时将放大后的数据存入多个的输出数据锁存器单元OUTPUT DATALATCHs及顺序地输出被锁存的数据；电压电平移动器块26，其含有多个用于转移输出的数据的电压电平的电压电平移动单元LS；及输出控制块92，其是用于控制读取及写入操作。这里，输出数据锁存器单元OUTPUTDATA LATCHs含有多个形成为管路式(pipe line)结构的锁存器装置。
图2是为表示传统的半导体存储器装置的写入路径的块图。
如所示，半导体存储器装置包括输入缓冲器块38，其具有多个贮存有从外部数据源输入的数据的输入缓冲器单元BUFFERs；输入数据锁存器块34，其具多个用于锁存从输入缓冲器块38输入的数据的输入数据锁存器单元DATA LATs；写入驱动块32，其具有多个用于将输入的数据传送到排组10的写入驱动器单元WDRVs；多个的全局输入/输出线GIO0至GIO3，其是用于连接输入数据锁存器块34及写入驱动块32；及输入控制块94，其是用于控制写入操作。
对于写入操作，是使用核心电压产生器12及内部电压产生器14，前者是用于供给核心电压至排组10，后者是用于从外部电源电压VDD产生预定电平的内部电压。虽然如图1所示，由接口电压产生器16产生的接口电压VDDQ是供给至输入缓冲器块38，但也可如图2的情形，外部电源电压VDD直接地供给至输入缓冲器块38。不像读取操作，对于写入操作，因当逻辑″High″的数据在电压从电源电压VDD的高电平转移至低电平的内部电压VINT时是不会消耗电流，故不需在输入缓冲器块38及输入数据锁存器块34之间设置电压电平移动单元。
如图1及图2所示，全局输入/输出线GIO0至GIO3是共通地使用于读取操作及写入操作。因此，在进行读取/写入操作期间，使用内部电压驱动装置，诸如相关的逻辑电路模块，结果，内部电压产生器14可能会承担供给用于正常驱动全局输入/输出线GIO0至GIO3的内部电压VINT的负担。另外，由于全局输入/输出线的驱动操作导致内部电压不稳定，使用变成不稳定的内部电压的其它电路模块则可能无法充份操作。更甚者，用于供给电压到外围区的每个模块的内部电压产生器需被激活(activated)长的行(ROW)地址选通(strobe)(RAS)时间。但是，当全局输入/输出线的驱动进行短的列(column)地址选通(CAS)时间发生时则会产生大的功率消耗(high level of power dissipation)，因此，很难有效地操作内部电压产生器14。
图3是为表示传统的低电压半导体存储器装置的读取路径的块图。图4是为表示传统的低电压半导体存储器装置的写入路径的块图。这里，与图1及2叙述者相同的配置元件是用相同的数字表示，其详细说明则省略。另外，半导体存储器装置，大部分的外围电路是使用外部电源电压VDD作为驱动电压。
参照图3，图1所示的电压电平移动器块26不是必要的，因为用作外围区中的驱动电压的外部电源电压VDD是与接口电压VDDQ相等，而此VDDQ是输出缓冲器块28的驱动电压。
参照图4，在写入路径上，不是内部电压而是外部电源电压VDD被作为外围区上的输入数据锁存器块34及写入驱动器块32的驱动电压。
但是，当外部电源电压VDD直接用作为全局输入/输出线GIO0至GIO3的驱动电压时。由于过载使功率无法稳定地供给至全局输入/输出线GIO0至GIO3。亦即，电源电压会波动。另外，不稳定的电压电平会影响外围区上的其它电路模块，且供给至其它外部装置的电源电压也可能受到影响。结果，产生了输入/输出数据也受到影响的问题。这个问题亦在具有输入/输出端子，每个以预定的尺寸封装的其它的半导体存储器装置上看到。
发明内容
因此，本发明的目的是提供一种在半导体存储器装置上的输入/输出电路，其能被有效地被使用而不影响其它内部电路模块的操作。
本发明的另外目的是提供一种在半导体存储器装置内的输入/输出电路，其不会受到来自外部装置的噪音的影响。
依本发明的一个方面，提供一种半导体存储器装置，其含有形成存储单元的核心区(core region)及形成输入/输出线电路的外围区(peripheral region)，半导体存储器装置包括核心电压产生单元，其是用于供给核心电压至核心区以作为驱动电压；内部电压产生单元，其是用于供给内部电压至外围区以作为驱动电压；及线电压产生单元，其是用于供给线电压至输入/输出线电路以作为驱动电压，从而获得驱动电压的稳定供给。
依本发明的另一方面，提供一种输入/输出线电路，其包括多个的全局输入/输出线，其是在进行读取操作时用于将数据从核心区传送至外围区；输入/输出感测放大器单元，其是用于感测被传送到多个的全局输入/输出线的数据，和放大被感测的数据；读取锁存单元用于检测传送到多个全局输入/输出线的数据，锁存被检测的数据一预定时间及输出被锁存的数据至输入/输出针脚；及读取线电压产生装置，其是被读取使能(enable)信号使能(enabled)，并输入外部电源电压以供给驱动电压至输入/输出感测放大单元及读取锁存器单元。
依本发明的再一方面，提供一种输入/输出线电路，其包括多个的全局输入/输出线，其是用于在写入操作时用于将数据从外围区传送到核心区；写入锁存器单元，其是用于检测从输入/输出针脚输入的数据，锁存被检测的数据及输出被锁存的数据至在写入操作时使用的多个的全局输入/输出线；写入驱动器单元，其是用于将输入到在进行写入操作时使用的到多个全局输入/输出线的数据传送到核心区的多个内部输入/输出线；及写入线电压产生装置，其是被写入使能信号所使能，输入外部电源电压以供给驱动电压至写入锁存器单元及写入驱动器单元。
依本发明的再另外形态，提供一种输入/输出线电路，其包括多个的全局输入/输出线，其是用于在核心区及外围区之间输入/输出数据；输入/输出感测放大单元，其是用于感测输入到核心区的内部输入/输出线的数据并放大被感测的数据；读取锁存器单元，其是用于检测输入到多个的全局输入/输出线的数据，锁存被检测的数据一预定的时间及输出被锁存的数据到输入/输出针脚；写入锁存器单元，其是用于检测从输入/输出针脚输入的数据，锁存被检测的数据及输出被锁存的数据至多个的全局输入/输出线；写入驱动单元，其是用于将输入到多个的全局输入/输出线的数据传送到核心区的内部输入/输出线；及线电压产生装置，其是用于当其被读取使能信号所使能及被供给外部电源电压时则供应驱动电压至输入/输出感测放大单元及读取锁存器单元及当其被写入使能信号所使能并被供给外部电源电压时则供给驱动电压至写入锁存器单元及写入驱动单元。
本发明的上述及其它目的及特征已参照下述附图参考优选实施例详述如上而形清楚，其中图1是为表示传统的半导体存储器装置的读取路径的块图；图2是为表示传统的半导体存储器装置的写入路径的块图；图3是为表示传统的低电压半导体存储器装置的读取路径的块图；图4是为表示传统的低电压半导体存储器装置的写入路径的块图；图5是为表示本发明的半导体存储器装置的读取路径的块图；图6是为表示本发明的在读取动期间使用的输入/输出线电路的电路图；图7是为表示本发明的半导体存储器装置的写入路径的块图；图8是为表示本发明的在写入期间使用的输入/输出线电路的电路图；图9是为表示本发明的低电压半导体存储器装置的读取路径的块图；图10是为表示本发明的低电压半导体存储器装置的写入路径的块图；图11是为表示本发明的半导体存储器装置中的输入/输出线电路的一实施的设置的图；及图12是为表示本发明的半导体存储器装置的输入/输出线电路的另一实施的设置的图。
具体实施例方式
下面将参照附图详细说明本发明的输入/输出电路。
图5是为表示本发明的优选实施例的半导体存储器装置上数据的读取路径的块图。
如所示，半导体存储器装置包括排组110；核心电压产生器112；内部电压产生器114；接口电压产生器116；线电压产生器160；输出控制块192；输入/输出感测放大器块122，其含有多个的输入/输出感测放大器单元IOSAs；输出数据锁存器块124，其含有多个的输出数据锁存器单元OUTPUT DATA LATCHs；电平移动器块126，其含有多个的电平移动单元LSs；及输出缓冲器块128，其含有多个的输出缓冲器单元DRIVERs。
至于读取路径，贮存在核心区的排组110内的数据是响应(response)读取指令(read instruction)而被输入到输入/输出感测放大器块122。被输入/输出感测放大器块122放大的数据是经全局输入/输出线GIO0至GIO3而被传送至输出数据锁存器块124，电平移动器块126，然后到外围区的输出缓冲器块128。然后，数据则经输入/输出针脚(pins)而被传送到外部装置。这里，因作为输出数据锁存器块124的驱动电压的线电压VGIO是大于作为输出缓冲器块128的驱动电压的内部电压VDDQ，故在输出数据锁存器块124及输出缓冲器块128之间设置电平移动器块126是必要的。
下面将详述用于半导体存储器装置中的每个结构，例如动态随机存取存储器(DRAM)装置的电源供给。
含有多个DRAM单元的DRAM排组110是被供以由核心电压产生器112产生的核心电压VCORE，而由内部电压产生器114产生的内部电压VINT是供给到输出控制块192以控制读取操作。另外，外部输出缓冲器块128是被供以由接口电压产生器116产生的接口电压VDDQ以使外部输出电平调整至预定外部信号电平。
线电压产生器160产的线电压VGIO是供给至与全局输入/输出线GIO0至GIO3连接的这些配置元件(configuration elements)。亦即，线电压VGIO是作为驱动电压而供给至输入/输出感测放大器块122、输出数据锁存器块124及电平移动器块126。
图6是为表示在图5所示的半导体存储器装置的外围区内的全局输入/输出线的块图。
应一提者是图中仅示出全局输入/输出线的一个，且此所示的全局输入/输出线是用参考符号GIO表示。因此，对应地也只示出输入/输出感测放大器块122中的一个输入/输出感测放大器单元IOSAs及输出数据锁存器块124中的一个输出数据锁存器单元OUTPUT DATA LATCHs，而该对应的输入/输出感测放大单元IOSA及该对应的输出数据锁存器单元OUTPUT DATA LATCH是分别用参考数字122-1及124-1表示。
如所示，输入/输出感测放大器单元122-1，全局输入/输出线GIO及输出数据锁存器单元124-1存在于外围区。具体言之，输入/输出感测放大器单元122-1包含用于放大从排组110及第一线驱动器123输出的数据的输入/输出感测放大器IOSA-1，而输出数据锁存器单元124-1则包含用于输出数据的锁存器装置LATCH-1，其是通过顺序地锁存经全局输入/输出线GIO及第一线接收器125传送的数据以响应读取等待时间(readlatency)。
具体言之，连接输入/输出感测放大器单元122-1及输出数据锁存器单元124-1的全局输入/输出线GIO具有不可忽视的高值电阻R及电容C。因此，为了顺畅地传送数据而不受限电阻R及电容C的影响，第一线驱动器123及第一线接收器125是分别接在全局输入/输出线GIO起始段(initial section)及终端段(termination section)。
由线电压产生器160产生的线电压VGIO是供给至上述的配置元件。但是，如图6所示，线电压VGIO也可仅供给至第一线驱动器123及第一线接收器125。亦即，输入/输出感测放大器单元122-1的输入/输出感测放大器IOSA-1是被供以内部电压VINT或外部电源电压VDD，及第一线驱动器123是被供以线电压VGIO。相同地，输出数据锁存器单元124-1的锁存器装置LATCH-1是被供给以内部电压VINT，或外部电源电压VDD，及第一线接收器125是被供以线电压VGIO。这种情形，在进行读取操作期间，具有改善因全局输入/输出线GIO的高值电阻R及电容C所造成的噪音问题的效果。
图7是为表示根据本发明的优选实施例的半导体存储器装置上数据写入路径的块图。
如所示，半导体存储器装置包括排组110；核心电压产生器112；内部电压产生器114；接口电压产生器116；线电压产生器160；输入控制块194；写入驱动器块132，其含有多个的写入驱动器单元WDRVs；输入数据锁存器块134，其含有多个的输入数据锁存器单元DATA LATs；及输入缓冲器块138，其含有多个的输入缓冲器单元BUFFERs。
至于写入路径，根据写入指令将经输入/输出针脚自外部输入的数据缓冲在输入缓冲器块138内，然后输入到输入数据锁存器块134而被锁存。接着，全局输入/输出线GIO0至GIO3从输入数据锁存器块134传送数据到写入驱动器块132，写入驱动器块132放大此被传输的数据，该数据被顺序贮存在核心区的排组110内的指定的存储器单元。
下面将详述供给至DRAM装置内的每个结构的电源。
DRAM排组110是被供以由核心电压产生器112产生的核心电压VCORE，而用于控制写入操作的输入控制块194则是被供以由内部电压产生器114产生的内部电压VINT。另外，由接口电压产生器116产生的接口电压VDDQ是供给至输入缓冲器块138，其接收具有个别预定电平的外部信号。
由线电压产生器160产生的线电压VGIO是供给至这些连接在写入操作时使用的全局输入/输出线GIO0至GIO3的配置元件。亦即，线电压VGIO是供给至写入驱动器块132及输入数据锁存器块134以作为驱动电压。
图8是为说明图7所示的半导体存储器装置的外围区上的全局输入/输出线的块图。
应注意的是在图上仅示出全局输入/输出线GIO0至GIO3中之一，而此图示的全局输入/输出线是用符号GIO表示。因此，图7表示的写入驱动单元WDRVs及输入数据锁存器单元DATA LATs在此图上各仅示出对应的一个单元，而该对应的写入驱动器及该对应的输入数据锁存器单元是分别用参考数字132-1及134-1表示。
如所示，用于锁存输入数据的输入数据锁存器单元134-1，用于传送被锁存的数据的全局输入/输出线GIO及用于将由全局输入/输出线GIO输入的数据存入排组110的写入驱动器单元132-1是被安置在外围区。
写入驱动器单元132-1包含数据选通锁存器装置DQS LAT-1及时钟锁存器装置CLK LAT-1。这里，数据选通锁存器装置DQS LAT-1用于响应数据选通信号DQS而锁存输入的数据，而时钟锁存器装置CLK LAT-1则是用于根据时钟信号CLK锁存主要被数据选通锁存器装置DQS LAT-1锁存的数据，这是由于芯片的指令和地址是根据时钟信号CLK来操作的原因。亦即，如果只有使用时钟锁存器装置CLK LAT-1而不使用数据选通锁存器装置DQS LAT-1时芯片之间的数据会歪曲很大，此因时钟信号CLK是广泛施加于芯片及控制器之故。因此，为了解决前述问题，本发明的优选实施例的输入数据锁存器单元134-1是设计藉使用数据选通锁存器装置DQS LAT-1及时钟锁存器装置CLK LAT-1而对数据锁存两次。
但是，全局输入/输出线GIO具有不能忽视的高值电阻R及电容C。因此，在全局输入/输出线GIO的起始段及终端段上分别设置第二线驱动器135及第二线接收器133使不受电阻R及电容C的影响而顺畅地传送数据。
全局输入/输出线GIO是接在写入驱动器单元132-1及输入数据锁存器单元134-1之间。写入驱动器单元132-1包含用于将数据传送至在写入操作期间使用的接于核心区的核心线的写入驱动装置WDRV-1，及用于检测从全局输入/输出线GIO传送的数据的第二线接收器133。如上述，输入数据锁存器单元134-1包含用于输出数据到全局输入/输出线GIO的第二线驱动器135。
由线电压产生器160产生的线电压VGIO是作为驱动电压而输入至写入驱动器单元132-1及输入数据锁存器单元134-1。但是，如图8所示，线电压VGIO是供给至第二线驱动器135及第二线接收器133，而内部电压VINT或外部电源电压VDD是供给至其它电路模块。这种情形下，能获得在写入操作期间改善在全局输入/输出线GIO产生的噪音问题的效果。
图9是为表示根据本发明的优选实施例的低电压半导体存储器装置中数据的读取路径的块图。图10是为表示在本发明的优选实施例的低电压半导体存储器装置上数据写入路径的块图。这里，与图5至图8叙述者相同的配置元件是用相同参考数字表示，其详细说明则省略。
另外，在低电压半导体存储器装置中的线电压产生器160及线电压VGIO的供给是与上述的半导体存储器装置的读取操作及写入操作相同。但是，不同之处是作为驱动电压的外部电源电压VDD是直接供给至输入控制块194及输出控制块192以控制读取/写入操作。
应注意的是图5、图6及图9所述在读取操作期间使用的输出数据锁存器块124及全局输入/输出线GIO0至GIO3两者是分别称为读取数据锁存器块及读取全局输入/输出线GIO0至GIO3。另外，图7、图8及图10叙述的在写入操作期间使用的输入数据锁存器块134及全局输入/输出线GIO0至GIO3两者是分别称为写入数据锁存器块及写入全局输入/输出线GIO0至GIO3。
图11是为表示半导体存储器装置的基板结构的设置，其中排组BANK0至BANK3中每个排组含有一个本发明优选实施例的线电压产生器160。图12是为表示半导体存储器装置的基板结构的设置，其中依本发明的优选实施例为排组BANK0至BANK3中的每两个设置线电压产生器160。如所示，与第5至图10叙述者相同的配置元件是用相同的参考数字表示，其详细说明则省略。
依图11及图12的设置，优选地用于供给线电压至外围区中的装置的外围线电压产生器164及用于供给线电压至核心区中的装置的核心线电压产生器162是分开设置的以有效地供给线电压。
当列地址选通(column address strobe，CAS)信号被激活(actiuated)时输入/输出感测放大器122及写入驱动器块132操作。相反地，在CAS信号激活期间，读取数据锁存器块及写入数据锁存器块是保持被锁存的数据。
因此，依本发明的优选实施例，虽然线电压产生器不受限于上述的范围，但线电压产生器仍能被实施以在CAS信号激活期间被激活。
根据本发明的优选实施例，当激活时间小于行地址选通(RAS)的激活时间的CAS信号被激活时驱动电压被供给至输入/输出线。结果，具有降低功率消耗的效果。另外，因输入/输出线是与外部电源电压分开，故输入/输出线不会影响其它内部电路模块的操作且不易受到其它外部装置产生的噪音的影响。
本专利申请案包含与2004年6月30日向韩国专利局(Korean PatentOffice)提出的韩国专利申请第KR2004-0049912号相关的主题内容，其整个内容是被采作为本说明书的参考。
虽然本发明已针对一些优选实施例说明如上，但对于本领域的专业者言当明白可作各种改变及变更而不会逾越权利要求各项所界定的本发明的精神及范围。
主要元件符号说明10、110排组12、112核心电压产生器14、114内部电压产生器16、116接口电压产生器22、122输入/输出感测放大器块24、124输出数据锁存器块26、126电压电平移动器块28、128驱动器32、132写入驱动器块34、134输入数据锁存器块38、138输入缓冲器块60、160线电压产生器92、192输出控制块94、194输入控制块
权利要求
1.一种半导体存储器装置，包含形成存储器单元的核心区及形成输入/输出线电路的外围区，其特征为包括用于供给核心电压至核心区作为驱动电压的核心电压产生装置；用于供给内部电压至外围区作为驱动电压的内部电压产生装置；及用于供给线电压至输入/输出线电路作为驱动电压的线电压产生装置，从而获得驱动电压的稳定供给。
2.如权利要求第1项的半导体存储器装置，其中输入/输出线电路包括用于将贮存在核心区的数据输出到外部部件的输出线块；及用于将自外部部件输入的数据存入核心区的存储器单元的输入线块。
3.如权利要求第2项的半导体存储器装置，其中输出线块包括用于感测从核心区输出的数据及放大此被感测的数据的输出感测放大器单元；在读取操作中使用的多个全局输出线，其是用于接收被放大的数据及将接收的数据传送到外围区；及读取锁存器单元，其用于检测被传送的数据，锁存被检测的数据及输出被锁存的数据到输入/输出针脚。
4.如权利要求第2项的半导体存储器装置，其中输入线块包含写入锁存器单元，其是用于检测从外部部件输入的数据，锁存被检测的数据及输出被锁存的数据；在写入操作期间使用的多个全局输入/输出线，其是用于接收被锁存的数据及将被接收的数据传送到核心区；及写入驱动单元其是用于将自多个的全局输入/输出线传送的数据发送到核心区的内部输入/输出线。
5.如权利要求第2项的半导体存储器装置，其中输入/输出线电路另包含输入控制块，其是用于控制输入线块；及输出控制块，其是用于控制输出线块，其中，输入控制块及输出控制块使用内部电压作为驱动电压。
6.如权利要求第1项的半导体存储器装置，其中另包含接口电压产生装置，其是用于供给作为驱动电压的接口电压至与输入/输出垫块连接的输入/输出缓冲器块，以使外围区与外部部件连接。
7一种输入/输出线电路，其特征为包括在读取操作期间使用的多个全局输入/输出线，其是用于将数据从核心区传送到外围区；输入/输出感测放大器单元，其是用于感测输入到核心区的多个内部输入/输出线的数据及放大被感测的数据；读取锁存器单元，其是用于检测被传送到多个全局输入/输出线的数据，锁存被检测的数据预定的时间，及输出被锁存的数据到输入/输出针脚；及读取线电压产生装置，其是被读取使能信号所使能及输入外部电源电压以供给驱动电压至输入/输出感测放大单元及读取锁存器单元。
8.如权利要求第7项的输入/输出线电路，其中读取线电压产生装置包含核心读取线电压产生器，其是用于供给驱动电压到输入/输出感测放大器单元；及外围读取线电压产生器，其是用于供给驱动电压到读取锁存器单元。
9.如权利要求第8项的输入/输出线电路，其中读取线电压产生装置当列地址选通信号被使能时即被使能。
10.一种输入/输出线电路，其特征为包括在写入操作期间使用的多个输入/输出线，其是用于将数据从外围区传送至核心区；写入锁存器单元，其是用于检测自输入/输出针脚输入的数据，锁存被检测的数据及输出被锁存数据至在写入操作期间使用的多个全局输入/输出线；写入驱动器单元，其是用于将输入至在写入操作期间使用的多个全局输入/输出线的数据传送到核心区的多个内部输入/输出线；及写入线电压产生装置，其是被写入使能信号所使能，及输入外部电源电压以供给驱动电压到写入锁存器单元及写入驱动器单元。
11.如权利要求第10项的输入/输出线电路，其中写入线电压产生装置包含核心写入线电压产生器，其是用于供给驱动电压到写入锁存器单元；及外围写入线电压产生器，其是用于供给驱动电压到写入驱动器单元。
12.如权利要求第11项的输入/输出线电路，其中写入线电压产生器是当列地址选通信号被使能时即被使能。
13.一种输入/输出线电路，其特征为包括多个全局输入/输出线，其是用于在核心区及外围区之间输入/输出数据；输入/输出感测放大单元，其是用于感测输入到核心区的内部输入/输出线的数据及放大被感测的数据；读取锁存器单元，其是用于检测输入到多个全局输入/输出线的数据，锁存被检测的数据一预定时间及输出被锁存的数据到输入/输出针脚；写入锁存器单元，其是用于检测从输入/输出针脚输入的数据，锁存被检测的数据及输出被锁存的数据到多个的全局输入/输出线；写入驱动器单元，其是用于将输入到多个全局输入/输出线的数据传送到核心区的内部输入/输出线；及线电压产生装置，当其被读取使能信号使能及输入外部电源电压时供给驱动电压到输入/输出感测放大单元及读取锁存器单元，而当其被写入使能信号使能及输入外部电源电压时供给驱动电压到写入锁存器单元及写入驱动器单元。
14.如权利要求第13项的输入/输出线电路，其中线电压产生装置包含读取线电压产生器，其是用于供给驱动电压到输入/输出感测放大单元及读取锁存器单元；及写入线电压产生器，其是用于供给驱动电压到写入锁存器单元及写入驱动器单元。
15.如权利要求第13项的输入/输出线电路，其中线电压产生装置包含核心线电压产生器，其是用于供给驱动电压到读取锁存器单元及写入锁存器单元；及外围线电压产生器，其是用于供给驱动电压到输入/输出感测放大器单元及写入驱动器单元。
16.如权利要求第13项的输入/输出线电路，其中线电压产生装置是当列地址选通信号被使能时即被使能。
全文摘要
本发明是关于一种半导体存储器装置，其被分为形成存储器单元的核心区及形成输入/输出线电路的外围区。特别是关于一种半导体存储器装置的输入/输出线电路，其操作能不影响其它外部装置及不受来自其它外部装置的噪音的影响，同时改善功率消耗。此半导体存储器装置包括用于供给核心电压到核心区以作为驱动电压的核心电压产生装置；用于供给内部电压到外围区以作为驱动电压的内部电压产生装置；及用于供给线电压到输入/输出线电路以作为驱动电压的线电压产生装置，从而获得驱动电压的稳定供给。
文档编号G11C11/413GK1716446SQ20041008189
公开日2006年1月4日 申请日期2004年12月31日 优先权日2004年6月30日
发明者李日豪 申请人:海力士半导体有限公司