专利名称：降低偏置温度不稳定性效应的方法和设备的制作方法
技术领域：
本发明一般涉及场效应晶体管电路。更具体地说，本发明涉及遭受偏置温度不稳定性所引起的阈值电压偏移的场效应晶体管。
背景技术：
现代电子系统例如计算机处理器、个人数字助理(PDA)、数字照相机目前依赖于利用在半导体芯片上装配的场效应晶体管(FET)的逻辑和存储电路。互补型金属氧化物半导体(CMOS)电路由于CMOS电路提供的速度和较低功率而广泛地用于这种逻辑和存储电路中。CMOS电路利用P沟道场效应晶体管(PFET)和N沟道场效应晶体管(NFET)。
最近的技术发展降低了FET的物理尺寸。电压电源已被降低以节省功率以及适应FET物理尺寸减小的要求。FET阈值电压(VT)已被降低以减轻由于电源电压的降低而导致的下降的FET栅电压的性能恶化效应。由于FET的缩小尺寸和VT的降低，PFET中负偏置温度不稳定性(NBTI)所引起的VT偏移成为导致性能恶化、电压敏感的重要问题，并且导致可能处于临界状态但仍然工作的存储器存储位置成为故障存储位置。在PFET中，NBTI所引起的VT偏移导致VT的增大(绝对值)，其是PFET的栅电压相对于源极和漏极电压的函数。NBTI所引起的VT偏移在PFET处于强迫(stress)NBTI所引起的VT偏移的电压状态期间内累积。PFET中NBTI所引起的VT偏移在现今技术中是一个重要问题。这里详细讨论PFET中NBTI所引起的VT偏移。NFET中也存在类似的VT偏移，不过在当前技术下其程度比PFET轻。NFET中的这种VT偏移称作PBTI(正偏置温度不稳定性)。下述例子阐述本发明的实施例如何克服PFET中NBTI所引起的VT偏移的很多不利效应；然而，可以考虑类似的实施例来减轻NFET中PBTI所引起的VT偏移。
当PFET的源极和漏极都处于“高”电压电平而栅极处于“低”电压电平时，PFET处于NBTI电压应力(stress)状态。例如，在具有1伏电源电压的当前CMOS芯片中，当其源极和漏极都处于1伏而其栅极处于接地(0电压)时，该PFET处于NBTI电压应力状态。当栅极为“高”且源极为“高”时，PFET趋向于稍微从NBTI所引起的VT恶化恢复。理想地，PFET的平衡占空因数(50％处于NBTI电压应力状态，50％不处于NBTI电压应力状态)将产生最均匀的应力。当NFET的栅极为“高”而其源极和漏极处于“低”电压时，NFET处于PBTI电压应力状态。
虽然NBTI所引起的VT偏移在本行业内是公知的，但是大部分试图解决与VT偏移相关的恶化问题的方法都涉及最小化所发生的NBTI所引起VT偏移的数量的处理技术。然而，日益减薄的栅氧化物(或其它用于栅电介质的其它电介质材料)以及日益降低的电源电压使得所发生的NBTI所引起VT偏移如正常VT变化的总百分比一样更重显著。典型的NBTI所引起的VT偏移对于PFET的50％占空因数(也就是，PFET花一半时间处于NBTI电压应力状态，并且花一半时间不处于NBTI电压应力状态)为30到40mV(毫伏)，然而，如果占空因数接近于100％(即，PFET几乎一直处于NBTI电压应力状态)，则NBTI所引起的VT偏移可能为80到90mV。如果占空因数接近于0％(即，PFET几乎不处于NBTI电压应力状态)，则几乎不发生NBTI所引起的VT偏移。数年前，电源电压典型地为5伏，并且VT大约为700mV。目前，电源电压大约为1伏，并且VT大约为200mV，并且80到90mV的NBTI所引起的VT偏移是现代PFET的总VT的有效百分比。
多种使用情形可以使特定PFET的占空因数显著不同于50％。例如，在存储器阵列(例如，静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM))中，在芯片测试期间通常施加ABIST(阵列内置自测试)。ABIST还用于识别芯片中的缺陷所需的烧入(burn-in)应力状态(升高的温度和/或电源电压)期间。在烧入期间所施加的升高温度和电源电压状态加快由于NBTI所引起VT偏移的退化速率。在烧入期间，ABIST产生耦合于存储器阵列的图案。ABIST比照从没有缺陷的存储器阵列预期的结果来检查所得到的输出图案。这些图案的意图是强迫存储器阵列，从而寻找具有各种干扰图案的所有可能缺陷类型。需要这些图案，但是它们不保证阵列中每个比特线、字线或存储元件上的50％占空因数。实际上，很多组ABIST图案对于存储器阵列中的至少一些PFET产生接近100％的占空因数。很多电子系统在其重启期间也运行ABIST。重启发生于电子系统被加电时。很多电子系统上的重启可以由人工介入引起。
在电子系统的正常工作期间，一些存储元件可能一经写入就很少改变，从而导致一些PFET几乎不变地保持在使NBTI VT偏移累积的电压状态下。例如，在诸如计算机的电子系统中，操作系统代码从诸如盘的非易失性存储装置拷贝到诸如存储器阵列的芯片上存储元件中，并且在计算机正在运行的整个期间内通常不发生变化。而且，每次重启计算机时，操作系统代码有可能都存储在存储元件中的相同位置上。
因此，需要提供最小化NBTI所引起的、半导体芯片上的存储元件的VT偏移的方法和设备。
发明内容
本发明一般提供减少FET、特别是当前技术下的PFET中NBTI所引起的VT偏移的方法和设备，其方式是在这些FET中使占空因数更接近于50％。占空因数是FET处于导致发生NBTI所引起的VT偏移的电压状态的时间分数。
在方法实施例中，控制器控制写入到存储元件中的输入数据信号的相位，并且还控制从存储元件选择的存储元件数据的相位。在第一时间周期内，将输入数据信号的第一相位作为存储元件数据存储在存储元件中，并且选择存储在存储元件中的存储元件数据的第一相位以进行输出。响应于相位模式切换触发器的激活，第二时间周期开始。在第二时间周期内，将输入数据信号的第二相位存储在存储元件中。当输入数据信号的第二相位存储在存储元件中时，选择存储元件数据的第二相位以进行输出。
在设备实施例中，控制器产生时钟输出和相位模式输出。该设备具有诸如锁存器、寄存器、SRAM或DRAM的存储元件，其例如能够存储数据。存储元件存储来自输入数据信号的输入数据作为存储，输入数据信号的相位在相位模式的控制下由输入相位选择器进行选择。输入数据信号的所选相位作为存储元件数据被计时(clock)到存储元件中。输出相位选择器输出在相位模式的控制下选择的存储元件数据的第一相位或第二相位。位于控制器之内或耦合于其的相位模式切换触发器在发生预定事件时将相位模式从第一相位模式值切换到第二相位模式值。通过周期性地改变相位模式值，在存储元件中获得NBTI电压应力状态的改善占空因数。
在一个实施例中，存储元件是存储器阵列，而控制器是阵列内置自测试(ABIST)控制器。输入数据信号耦合于ABIST控制器；ABIST控制器向存储元件提供地址输入，并且输出相位选择器的输出耦合于ABIST控制器。ABIST控制器在一组ABIST图案的开始(或结束)时改变相位模式的值。
在一个实施例中，相位模式切换触发器想要改变相位模式的值，但是电子系统设备中的逻辑电路需要存储元件数据的正确相位。控制器在改变相位模式的值之前，改变存储元件数据的相位。
通过参考附图所示的本发明实施例，以实现且可以详细理解本发明的上述特征、优点和目的的方式，对上面概述的本发明进行更具体的描述。
然而，应当注意的是，附图仅示出本发明的典型实施例，因此不被认为是限制其范围，因为本发明还可以采用其它同样有效的实施例。
图1是根据本发明实施例的输入相位选择器、存储元件和输出相位选择器的方框图。
图2是耦合于多个输入相位选择器和输出相位选择器的控制器的方框图，其中该输入和输出相位选择器耦合于存储元件。
图3是根据本发明实施例的存储元件的示例性存储器阵列实施例的方框图。
图4是控制器的方框图，其中还示出相位模式切换触发器和相位切换逻辑。
图5是能够提供阵列内置自测试功能的、耦合于控制器的存储器阵列存储元件的方框图。
图6A示出适用于根据本发明实施例的存储器阵列存储元件中的字线驱动器。
图6B示出图6A所示的各节点的信号电压波形。
图6C示出适用于根据本发明实施例的存储器阵列存储元件中的字线驱动器的另一个实施例。
图6D示出具有带改善NBTI所引起的VT偏移特性的恢复功能的比特线驱动器的一个实施例。
图6E示出具有带改善NBTI所引起VT特性的恢复功能的比特线驱动器的第二实施例。
图6F示出具有如同图6D的带改善NBTI所引起VT偏移特性的恢复功能的比特线驱动器以及具有改善NBTI所引起VT特性的比特线均衡功能的实施例。
图6G示出具有如图6E所示的带改善NBTI所引起VT偏移特性的恢复功能的比特线驱动器、以及具有改善NBTI所引起VT特性的比特线均衡功能的实施例。
图7是本发明的方法实施例的流程图。
具体实施例方式
在上面提供了本技术领域的讨论之后，现在参照附图详细描述本发明。
本发明在总体上提供减轻FET电路中偏置温度不稳定性(BTI)所引起的VT偏移的方法和设备，其方式是使很多电路特别是存储元件的占空因数更接近于在第一电压偏置状态下使用电子系统的时间的第一部分以及在第二电压偏置状态下使用电子系统的时间的第二部分。第一电压偏置状态为BTI电压应力状态，第二电压偏置状态不处于BTI电压应力状态。P沟道FET(PFET)在现今技术下特别受负偏置温度不稳定性(NBTI)所引起的VT偏移的影响，然而本发明也考虑N沟道FET(NFET)中正偏置温度不稳定性(PBTI)所引起的VT偏移。由于NBTI所引起的VT偏移对于目前技术下的PFET的问题比PBTI所引起的VT偏移对于目前技术下的NFET的问题更严重，因此讨论和例子将集中于PFET中的NBTI效应，然而，也考虑NFET中的PBTI所引起VT偏移。这种NBTI(PFET)和PBTI(NFET)合称为BTI(偏置温度不稳定性)。当PFET的栅极处于低电压(例如，零伏或地)而其源极和漏极处于高电压(例如，Vdd)时，PFET处于NBTI电压应力状态。当PFET处于其栅极为高电压的第二电压偏置状态时，不发生可觉察到的NBTI所引起的VT偏移，并且实际上NBTI所引起的VT偏移趋向于恢复。
现在参照图1，示出了存储元件2；从输入相位选择器1接收数据输入。输出相位选择器3耦合于存储元件的输出与需要存储元件数据的其它逻辑电路(未示出)之间。在不同实施例中，存储元件2是简单锁存器；具有多个锁存器的寄存器；静态随机存取存储器(SRAM)；动态随机存取存储器(DRAM)。虽然为简单起见仅示出了存储元件2的单个数据输入(即信号7)，但是可以考虑任意数目的输入，这一点将在随后附图中示出并且在后文中描述。应当理解，当存储元件2具有多个输入时，输入相位选择器1也具有多个输入，输出相位选择器3也是如此。例如，用于现代计算机系统中的很多寄存器具有32或64个数据输入。作为另一个例子，半导体芯片上的SRAM典型地具有32或64个数据输入，不过具有更多或更少输入的SRAM也是常见的。为简单起见，示例性图1示出了存储元件2具有两个输出，即输出8和9，输出8和9是表示一个逻辑值的互补信号。对于存储元件2的输入，可以考虑任何数目的输出。虽然示出了互补输出，但是也可以考虑非互补输出。为简单起见，图1示出了存储元件2具有单个时钟输入，然而，一些存储元件实施例如SRAM可能需要多个时钟输入，并且考虑多于一个的时钟输入。存储元件2被示出为具有在后面更详细描述的一些实施例中使用的反相输入。当驱动反相输入的信号被激活时，存储元件数据在存储元件2的这些实施例内反相(反转)。J-K触发器是这种存储元件的例子，其具有包括J信号和K信号的输入，如果在时钟边沿的时候都为“1”，则J-K触发器中的存储元件数据反转。
输入相位选择器1具有在第一输入端接收输入数据信号4的复用器9。反相器6在复用器9的第二输入端提供互补于输入数据信号4的信号。相位模式耦合于复用器9。复用器9输出由相位模式控制的输入数据信号4或输入数据信号4的互补信号。如果互补数据可用作输入数据信号4，则不需要反相器6。
输出相位选择器3具有在信号8上接收来自存储元件2的存储元件数据的真实相位和在信号9上接收来自存储元件2的存储元件数据的互补相位的复用器10。复用器10在信号11上输出由相位模式控制的存储元件数据的真实相位或互补相位。在本发明的一些实施例中，信号4和11在物理上是采用双向信令协议的相同电导体。
当相位模式的值为“1”时，输入数据信号4上的“1”在存储元件2中将存储为“1”，并且在信号11上将输出为“1”。然而，当相位模式的值为“0”时，输入数据信号4上的“1”在存储元件2中将存储为“0”，并且在信号11上将输出为“1”。类似地，当相位模式为“1”时，输入数据信号4上的“0”将在存储元件2中存储为“0”，并且在信号11上将输出为“0”。当相位模式为“0”时，输入数据信号4上的“0”在存储元件2中将存储为“1”，并且在信号11上将输出为“0”。产生输入数据信号4上的值的电子系统内的其它逻辑电路(未示出)和使用信号11上的值的其它逻辑电路(未示出)无需知道数据的哪个相位存储在存储元件2中，除非相位模式值发生改变而其它逻辑电路仍然需要存储元件数据，在这种情况下，存储元件数据在由其它逻辑电路使用之前必须以相反的相位重写，后面将对此进行更详细的描述。
图2示出本发明的示例性实施例，输入相位选择器1在信号4上接收N个输入。图2中的存储元件2是以根据相位模式、由输入相位选择器1选择的相位，存储从信号4接收的N比特数据的寄存器。输出相位选择器3根据相位模式，针对存储在存储元件2中的N个比特的每一个，选择存储数据相位。图2示出耦合于输入数据信号4的控制器16。控制器16还耦合于信号11。控制器16提供如图1的讨论所示来工作的相位模式和时钟。在不同实施例中，控制器16是诸如IBM iSeries处理器的处理器、嵌入在半导体芯片上的微控制器、能够提供存储器(例如，SRAM或DRAM)测试图案(Pattern)并且检查存储器正确操作的ABIST(阵列内置自测试)控制器。控制器16在第一时间周期内驱动相位模式上的第一值，并且在第二时间周期内驱动相位模式上的第二值。以基本上相等的间隔改变相位模式的值确保如果静态(即不变)数据写入到图2的例子中的存储元件，则该存储元件2将具有基本上50％的占空因数。即使间隔相差很大，NBTI所引起的VT偏移相对于100％的占空因数也将得到改善。
虽然输入数据信号4被示出为来源于控制器16，并且信号11被示出为由控制器16接收，但是在本上下文中，应当理解，控制器16包括输入数据信号4的所有信源和信号11的所有信宿(sink)。本领域的技术人员应当理解，不被直接需要用于控制输入相位选择器1和输出相位选择器3的逻辑组件可以被认为是处于控制器的外部。例如，如果存储元件2是SRAM而控制器16是ABIST控制器，则虽然输入数据信号4和信号11为了测试的目的而耦合于控制器16，但是输入数据信号4可以可替换地(如通过复用器)来源于其它逻辑电路，同样地，信号11将耦合于其它逻辑电路和/或寄存器。在一个实施例中，输入数据信号4来源于不与具体控制相位模式和/或时钟的逻辑电路相关的逻辑电路。在一个具体实施例中，信号11不耦合于具体控制相位模式和/或时钟的逻辑电路。然而，如果输入数据信号4和信号11没有耦合于控制器16，则控制器16不能改变存储元件2中存储元件数据的相位。如果相位模式改变值而耦合于输出相位选择器3的逻辑电路需要存储在存储元件2中的存储元件数据，则改变存储元件2中的存储元件数据的相位是重要的。
图3是本发明的一个实施例的方框图，其中存储元件2是存储器阵列，具体是SRAM。DRAM存储器阵列共享很多公共块如比特线驱动器、字线驱动器和读出放大器，并且SRAM仅用于示例性的目的，而并不旨在是限制性的。输入数据信号4X、4Y、4Z是输入数据信号4的各个实例，并且是待存储在SRAM中的数据。输入相位选择器1由相位模式控制以选择输入数据信号4X、4Y、4Z的真实或互补相位，以被驱动为输入(7XT，7XC)、(7YT，7YC)和(7ZT，7YC)。如图所示，7XT、7YT和7ZT控制“真实”比特线驱动器PFET；7XC、7YC和7ZC控制“互补”比特线驱动器PFET。假定相位模式为“1”，从而意味着要存储输入数据(例如，4X)的“真实相位”。当信号4X为“1”时，信号7XT为“0”，从而导致比特线驱动器20X的PFET PT驱动比特线32XT为“1”。(注意，输入(7XT、7XC)、(7YT，7YC)和(7ZT，7ZC)还由写入时钟(未示出)控制，使得除非正在进行写入否则所有这些输入保持“高”。换句话说，当不正在进行写入时，比特线驱动器20X的PT和PC保持关断，例如不导电。)比特线32XC由NFET(为简单起见，未示出)驱动(或者先前已驱动)为低。该电压偏置状态下的PFET PT被强迫发生NBTI所引起的VT偏移，其中其栅极为低电压，其源极为高，并且其漏极为高(一旦比特线32XT被充电至高)。比特线32XT耦合于“X”列中的所有存储单元2XA-2XN。
字线驱动器32A-32N接收地址(未示出)和时钟(未示出)。在接收到唯一于字线驱动器的地址时并且在时钟有效时，每个字线驱动器升高其各自的字线。例如，当SRAM接收到‘0000’B的地址并且时钟有效(16字SRAM的4比特地址特性)时，字线驱动器32A升高字线31A。当字线31A升高时，NFET N3和N4导通。继续比特线32XT为“1”而32XC为“0”的例子，N3升高PFET P1和NFET N1的公共漏极节点；N4拉低PFET P2和NFET N2的公共漏极节点，从而将“1”写入到存储元件2XA中。只要“1”保持在存储元件2XA中，则PFET P1就处于强迫NBTI所引起的VT偏移的电压偏置状态。P2的栅极处于高电压，源极处于高电压，且漏极处于低电压，它不处于强迫NBTI所引起的VT偏移的电压偏置状态。在本例中所述的电压状态中，存储单元2XA的PFET P2和比特线驱动器20X的PFET PC趋向于从任何NBTI所引起的VT偏移恢复；比特线驱动器20x的PFET PT和存储单元2XA的PFET P1处于强迫(导致)NBTI所引起的VT偏移的电压偏置。在诸如计算机处理器的电子系统中，很多存储单元被频繁地写入，有时是以“1”数据，而有时又是以“0”数据，因此具有相当“接近”于50％的占空因数，并且NBTI所引起的VT偏移对于该存储单元通常是可接受的。然而，其它存储单元被写入以几乎完全静态的数据，例如如果有的话也只是很少变化的操作系统代码，即使当发生系统重启时也是如此。该存储单元中的PFET(与比特线驱动器和字线驱动器相关的PFET)具有因NBTI所引起的VT偏移而严重恶化的性能。典型地，存储器阵列以升高的电压和/或升高的温度被测试和/或“烧入”。升高的电压和升高的温度加速NBTI所引起的VT偏移。ABIST(阵列内置自测试)图案施加于该测试和“烧入”过程的期间。虽然所提供的图案旨在发现存储器阵列中的缺陷，但是不保证在任何地方都将接近50％的占空因数施加于存储元件的存储器阵列实施例中的任何比特线、字线或存储单元。控制器16(图3中未示出)如后所述周期性地改变相位模式的值，从而对于在正常情况下具有静态数据或者具有大大不同于50％占空因数的ABIST所产生的数据的存储器阵列中的所有PFET，提供更接近于50％的占空因数。
图3示出比特线驱动器20X的细节；比特线驱动器20Y和20Z具有类似的构造。图3示出存储单元20XA的细节；存储单元2YA和2ZA是具有相同于存储单元20XA的构造的存储单元，并且存储同一字(即，字A，由字线31A激活(enable))中的其它存储数据。存储单元2XN、2YN和2ZN为类似的存储单元，存储耦合于字线31N的字N中的存储数据。读出放大器21X、21Y和21Z在存储元件2的读取期间分别读出比特线(32XT，32XC)、(32YT，32YC)以及(32ZT，32ZC)。读出放大器21X、21Y和21Z分别输出信号(8XT，8XC)、(8YT，8YC)以及(8ZT，8ZC)互补信号对。
输出相位选择器3驱动表示为11X、11Y、11Z的信号11的各个实例，其代表(8XT，8XC)、(8YT，8YC)以及(8ZT，8ZC)互补对的真实或反相逻辑值，即如前面关于图1的输出相位选择器3所述的由相位模式控制的真实或反相相位选择。
图4更详细地示出控制器16。控制器16包含(或者耦合于)相位模式切换触发器17，其识别要改变相位模式值的时间。在一个实施例中，每次重启电子系统时改变相位模式。与控制器16通信的操作系统14向相位模式切换触发器17通知重启。相位模式切换触发器17通过将相位模式从第一值变至第二值来响应，例如从逻辑“1”变至逻辑“0”。电子系统的重启不总是以相等的间隔发生，并且本发明的实施例支持即使发生重启，除非过去了预定时间，否则也禁止相位模式改变。有时，电子系统可能被重启，并且工作数天、数星期或者甚至是数月，而当随后重启时，电子系统仅工作数分钟之后就又再次重启。在一个实施例中，相位模式切换触发器17耦合于非易失性存储装置15。非易失性存储装置15在不同实施例中为磁盘、闪存、可写光盘或铁磁存储器。可以考虑任何形式的非易失性存储装置。在一个实施例中，当重启时，控制器16写入重启时间(由操作系统或其它适当时间源提供)，以及可选的，相位模式的当前值。应当理解，控制器写入重启时间只是示例性实施例，并且在其它实施例中，电子系统的其它部分也可以写入重启时间，以及可选的，相位模式的当前值。当随后重启时，相位模式切换触发器17读取非易失性存储装置15，比较当前时间与先前重启时间，并且如果所过去的时间小于预定时间间隔，则相位模式切换触发器17不改变相位模式。如果所过去的时间大于预定时间间隔，则相位模式切换触发器17改变相位模式。例如，假定预定时间间隔为一个月。如果在该月内五次重启电子系统，则在这五次重启的任一次中都不改变相位模式。然而，在该月这一长预定时间间隔过去之后发生的第一次重启时，将改变相位模式。预定时间通过考虑所期望的系统使用特性如温度、重启之间的时间以及在给定技术下NBTI所引起的VT偏移累积的快慢程度来确定。在NBTI所引起的VT偏移累积较快的状态或技术处理下，使用较短的预定时间间隔值。
一些电子系统几乎从不重启，并且持续工作较长一段时间可能是很多年。在图4所示的示例性实施例中，控制器16包含(或耦合于)定时器13。相位模式切换触发器17耦合于定时器13，并且以预定时间间隔改变相位模式。当在重启以外的时候改变相位模式时，控制器16不得不采取特殊操作，因为一些存储元件2将包含较早以第一相位模式值写入但不正确地以第二相位模式值读取的存储元件数据。(存储元件2以及输入相位选择器1和输出相位选择器3的若干示例性实施例已在前面给出)。为了适应该特殊操作要求，相位切换逻辑电路18在改变相位模式之前使用信号11从相关输出相位选择器3读取所有这样的存储元件数据，并且在改变相位模式之前、在输入数据信号4上将相反相位的数据重新写入到存储元件2的相关输入相位选择器1。在很多实施例中，将相反相位的数据重新写入到存储元件2中的过程不能“立刻”完成。例如，如果存储元件2是SRAM或DRAM，则控制器16必须顺序读出每个字，并且将每个字写入回到SRAM或DRAM中。本发明考虑该时间复用(time multiplexing)以改变存储元件数据的相位。在另一个实施例(未示出)中，存储元件2能够在反相(或反转)输出的控制下反相其自己的数据。在该实施例中，控制器18不需要输入11和输出4，而是简单地将反相信号发送到在使用之前必须使其存储数据反相的所有存储元件2。由依赖于存储元件数据的其它逻辑电路的使用在反相存储元件数据的这一过程期间必须被禁止。禁止使用来自存储元件的数据是公知的，并且例如在DRAM刷新操作期间是常用的。较短的预定时间间隔将确保占空因数更接近于50％。例如，极短的预定时间间隔将确保占空因数非常接近于50％。但是代价是当存储元件2中的存储元件数据被反相的时候频繁地中断电子系统，在此期间，需要存储元件数据的逻辑电路等待发生反相。这将类似于具有极短数据保持的DRAM，因此需要非常频繁的刷新，在此期间，逻辑电路必须等待每次刷新的完成。预定时间间隔的持续时间的考虑因素包括在给定技术下发生NBTI所引起的VT偏移的速率、电子系统工作的温度、电子系统工作的电压以及可以容忍的NBTI所引起的VT偏移的数量。
在如图3所示存储元件2是存储器阵列的实施例中，ABIST图案如图5所示被施加。控制器16是作为ABIST控制器的控制器16的实施例。输入数据信号4将来自控制器16的数据耦合于输入相位选择器1。输入相位选择器1由相位模式控制，以选择数据信号4中每个输入数据信号的真实或反相相位。存储元件2是存储器阵列，例如图3所示的存储元件2。输出8和9是被驱动出存储元件2的真实和互补信号，如信号(见图3)8XT、8YT和8ZT以及互补信号8XC、8YC和8YC。输出相位选择器3选择输出8和9的相位以在信号11上输出。信号11耦合回到控制器16(并且还可以耦合于其它逻辑电路，未示出)。另外，控制器16提供地址图案和时钟到存储元件2。控制器中的相位模式切换触发器17周期性地改变相位模式，以确保存储在存储元件2的每个存储单元中的数据的改善占空因数。在一个实施例中，当控制器16开始设计为检测存储元件2中的缺陷的一组ABIST图案(即数据和地址图案)时，相位模式切换触发器17改变相位模式。如果该组ABIST图案被施加两次，则在第一次施加ABIST图案期间，相位模式将具有第一值，而在第二次施加ABIST图案期间，相位模式将具有第二值，从而保证50％的占空因数。如果该组ABIST图案被施加三次，则在第一和第三次施加ABIST图案的期间，相位模式将具有第一值，而在第二次施加ABIST图案期间，相位模式将具有第二值，从而保证66.7％的占空因数(其中相位模式的第一值有效)。在第二实施例中，当控制器16结束设计为检测存储元件2中的缺陷的一组图案时，相位模式切换触发器17改变相位模式。在第三实施例中，在设计为检测存储元件2中的缺陷的一组图案的预定施加次数的开始(或结束)时改变相位模式。依赖于施加ABIST图案的次数，将产生各种占空因数。例如，如果在该组ABIST图案的每第四次施加的开始时改变相位模式，但是该组ABIST图案仅被施加五次，则相位模式在该组ABIST图案的前四次施加期间将具有第一值，而在该ABIST图案集的第五次施加期间将具有第二值，因此保证80％占空因数(其中，第一相位模式值有效)。本发明可以考虑假定在改变相位模式之前多次施加ABIST图案集以及选择该ABIST图案集的施加次数的任何占空因数。在另一个实施例中，如果如定时器17所指示过去了预定时间周期，则在设计成检测存储元件2中的缺陷的该组图案的一次或多次施加的开始(或结束)时改变相位模式。
图6A示出降低诸如但不限于图3所示的SRAM存储元件2的存储元件的存储器阵列实施例中NBTI所引起的VT偏移的字线驱动器32的实施例。图6B示出在图6A中的各节点上的波形。没有对存储器阵列存储元件的构造的显著改变，则存储器阵列存储元件中的字线不能被反相。在图3的示例性存储器阵列存储元件2中，字线31A-31N在对应于该字线的地址输入到存储元件并且时钟有效时升高。字线驱动器32A-32N中的PFET必须升高所寻址的字线。当字线为高时，该PFET将经历NBTI所引起的VT偏移。在存储器阵列存储元件的正常操作期间以及ABIST期间，一些字线将大大高于其它字线。图6A的字线驱动器32具有译码器44，其接收地址(未示出)和时钟(未示出)，并且当字线31需要拉高时使信号40下降。包括反相延迟器42和或门43的脉冲发生器电路提供在信号41上耦合于大型PFET PL的栅极的脉冲。应当理解，脉冲发生器的其它实施例同样适合。PL能够在所需时间内将字线31驱动至高电平。当信号40下降时在信号41上产生的脉冲足以确保PL将字线31充电至所需电压。在由反相延迟器42提供的延迟之后，或门43使信号41升高，从而结束脉冲，并且关断PL，从而结束PL处于NBTI所引起的VT偏移应力状态的时间。当信号40处于低电压时，小型PFET PS导通。PS只需大到足以从字线31提供泄漏电流。当信号40为高时，NFET NL导通；从而将字线31放电至低电压。
图6B示出字线驱动器32的操作。V40是信号40的电压波形；V45是信号45的电压波形(反相延迟器42的输出)；V41是信号41的电压波形；V31是字线31的电压波形。V40在时间TA下降，从而使或门43通过拉低信号41来响应，从而导通PL，这将拉高字线31(V31)。在反相延迟器42的延迟T之后，V45在时间TB升高(反相延迟器42是在其输出端以楔形表示的反相块)；或门43通过升高信号41并且关断PL来响应。PS从信号40下降的时间到信号40上升的时间导通。在时间TC，信号40升高，从而关断PS并导通NL，这将拉低字线31。NBTI所引起的PS的VT偏移不是关键性的，因为PS不主要负责驱动字线31为高，PS的VT偏移不显著恶化存储器阵列存储元件2或存储器阵列存储元件的其它实施例的性能或可靠性。每次字线31为高时，PL仅在相对较短周期内处于强迫NBTI所引起的VT偏移的电压偏置状态。
图6C示出具有下降的NBTI所引起的VT偏移的字线驱动器32的第二实施例。字线驱动器32包括当字线31被寻址(地址线未示出)和时钟(未示出)有效时驱动信号40L为低的译码器44。信号40L耦合于或门48和49的第一输入。或门48的第二输入耦合于相位模式。由反相器47产生的相位模式的反相副本由信号46耦合于或门49的第二输入。当相位模式为“0”且40L为低(即“0”)时，或门48驱动信号50为低，从而导通PFET PL2。当PL2被开启并导通时，PL2驱动字线31为高。当相位模式为“0”时，相位模式的反相副本，即信号48使或门49驱动信号51为高，从而保持PL1不处于NBTI所引起的VT偏移电压应力状态。然而，当相位模式为“1”时，以类似于上述的方式，当信号40L为低时，PL1驱动字线31为高。当相位模式为“1”时，PL2保持不处于NBTI所引起的VT偏移电压应力状态。虽然相位模式被示出为单个信号，但是在另一个实施例中(未示出)中，相位模式包括多于一个信号，并且使用传统布尔逻辑电路来将NBTI所引起的VT偏移电压应力状态分散在多于示出为图6C中的PL1和PL2的两个PFET器件之间。例如，如果使用两个相位模式信号，则可以选择四个PFET器件之一来驱动字线31为高。
作为存储器阵列如SRAM和DRAM的存储元件2经常设计成当不正在执行读取或写入操作时，也就是，当存储元件不由存储元件选择信号选择时，让所有比特线(例如，32XT、32XC)为“高”。使用附加上拉型(pull-up)FET(PFET)来驱动比特线的两个相位为高。
图6D示出具有减轻大型PFET器件P5和P6中NBTI所引起的VT偏移的恢复功能70的比特线驱动器20X的实施例。当选择55变得无效(即进入“低”电压)时，P5和P6对真实相位和互补相位比特线(即32XT和32XC)快速充电至高电压(即电压电源，通常称作Vdd)。当选择55变得无效时，类似于包括图6A中的反相延迟器42和或门43的脉冲发生器的脉冲发生器57(或者另外的脉冲发生器)产生预定脉冲宽度的负脉冲。预定脉冲宽度设计成足以保证P5和P6可以分别驱动比特线32XT和32XC为高。虽然选择55典型地在长时间周期内为“低”，但是每次选择55变为无效时，P5和P6仅在短时间周期(即，脉冲发生器57的脉冲宽度)内被置于NBTI所引起所VT偏移电压应力中。为了当选择无效时保持比特线32XT和32XC为“高”，则每当选择55无效时，小型PFET P3和P4导通。P3和P4只需大到足以分别从比特线32XT和32XC提供任何泄漏电流。P3和P4对比特线32XT和32XC的充电不做主要贡献，因此，P3和P4中NBTI所引起的VT偏移不是问题。
图6E示出具有恢复功能70的不同实施例的比特线驱动器20X的实施例。图6E的恢复功能70接收相位模式。当相位模式的值为“1”时，反相器58驱动“0”至或门73的第一输入，这将在信号62上将选择55(耦合于或门73的第二输入)传到大型PFET PY和PZ。PY和PZ大得足以在所需时间内驱动比特线32XT和32XC为高。然而，当选择无效且相位模式为“1”时，PY和PZ处于NBTI所引起的VT偏移电压应力状态。在此期间，PW和PX均使其栅极电压为“高”，因此不处于NBTI所引起的VT偏移电压应力中。如前所述，当发生预先指定的事件时，相位模式由相位模式切换触发器17改变。当相位模式改变(例如，在本段落的例子中从“1”到“0”)时，大型PFET PW和PX驱动比特线32XT和32XC为高，并且当选择55无效时，保持它们为高。当PW和PX有效时，它们处于NBTI所引起的VT偏移电压应力中，但是PY和PZ不处于这种应力中。换句话说，PW和PY形成第一多个FET，其中每一个均能够在所需恢复时间内对比特线32XT充电。相位模式控制当选择55变为无效时是否将接通PW或PY。类似地，PX和PZ形成第二多个FET，其中每一个均能够在所需恢复时间内对比特线32XC充电。相位模式控制当选择55变为无效时是否将接通PX或PZ。本实施例示出NBTI所引起的VT偏移电压应力时间在两组PFET之间划分(即，第一组内的PY和PZ，以及第二组内的PW和PX)。在相位模式具有多于单个信号的本发明实施例中，可以考虑多于两组。
作为存储器阵列的很多存储元件2，如SRAM和DRAM，还具有当不选择存储元件时、通过FET将真实和互补比特线连接在一起的均衡功能。该均衡功能用来确保两个比特线都处于基本上相同的电压。均衡器功能的第二目的是提供并联导电路径，用于在选择变为无效之前在读取或写入期间对已被驱动为低的比特线进行充电。
图6F示出具有图6D所示的恢复功能70的相同实施例、并且还具有适于高效地与恢复功能70一起使用的均衡功能71的实施例的比特线驱动器20X的实施例。如上所述，当选择55变为无效时，信号56在预定脉冲宽度内被脉冲发生器57驱动为低。当信号56为低时，大型均衡PFET P8导通，从而在比特线32XT和比特线32XC之间产生低阻抗路径。假定比特线32XT由于写入(或读取)而已经为“0”。只要P8导通(即，当信号56为“0”时)，32XT就由与P8和P6的串联组合并联的P5充电。小型均衡PFETP7在比特线32XT和32XC之间提供较高阻抗路径，并且只要选择55为“0”，就保持较高阻抗路径。P7在存储元件中是可选的，其中，耦合于P3、P4、P5和P6的源极的Vdd电源电压可以在每个源极上保持基本上相同的电压(即电源电压分布下降不显著)。
图6G示出具有如图6E所示且上面所述的恢复功能70的实施例、以及适于高效地与恢复功能70的所示实施例一起使用的均衡功能71的实施例的比特线驱动器20X的实施例。P9是适于当选择55下降至“0”时帮助PY(通过P9和PZ的串联充电路径)对比特线32XT充电的第一均衡PFET。当相位模式的值为“1”并且选择55为“0”时，P9、PY和PZ全都导通。如果比特线32XT在选择变为无效之前已为“0”，则比特线32XT由与P9和PZ的串联组合并联的PY充电。每当相位模式为“1”并且选择55为“0”时，P9将处于NBTI所引起的VT应力电压状态；然而，第二均衡PFET PA(类似于PFET PW和PX)将使其栅极处于“1”，因此不被强迫。当相位模式为“0”时，PA在比特线32XT和32XC之间形成低阻抗连接，并且以类似于结合PY和PZ工作的P9的方式、结合PW和PX工作。如同在关于图6E的讨论中，如果相位模式具有多比特，则NBTI所引起的VT偏移应力电压可以由多于两个均衡PFET P9和PA分担。
图7示出本发明的方法实施例。在步骤102，选择相位模式值。相位模式的初始值可以随机选择或者设计到电子系统中。在步骤104，相位模式值施加于半导体芯片上逻辑电路的一个或多个输入相位选择块、以及半导体芯片上逻辑电路的一个或多个输出相位选择块。相位模式值确定是“真实”还是“互补”数据存储在半导体芯片上的一个或多个相关存储元件中。在步骤106，电子系统工作，其中将数据写入到半导体芯片上的一个或多个存储元件以及从其读取数据。然而，相位模式切换触发器等待如下事件重启；自从前一重启以来至少预定时间间隔之后的重启；预定时间间隔的过去；ABIST图案集的开始或完成；ABIST图案集的预定次数施加的开始或完成；ABIST图案集的一次或多次施加的开始或完成以及预定时间间隔的过去。当检测到一个或多个这样的事件时，相位模式切换触发器激活，从而将控制传到块107。如果电子系统中的逻辑电路需要存储元件数据的当前相位，则控制传到块108；否则，控制从块107传到块110。其中当一个或多个存储元件包含电子系统上的逻辑电路所需的存储数据时相位模式切换触发器激活的电子系统中需要块108。如果这样，块108改变具有输入相位选择器和输出相位选择器的所有存储元件中的相位。如前所述，不是所有存储元件数据需要同时进行相位改变。具体地说，一些存储元件如SRAM或DRAM以时间复用的方式占用多个循环，以改变每个比特(或比特组)的相位。如果相位模式切换触发器仅在重启时触发，则不需要块107和108，因为一个或多个存储元件中的存储数据在重启之后将被重写。在块110中，改变相位模式值，并且控制传到步骤104，其中将新相位模式值施加于所有输入相位选择器和所有输出相位选择器。在如图6C所示且上面所述的本发明的一些实施例中，相位模式还用于存储元件中，以减轻字线驱动器中NBTI所引起的VT偏移。
电子系统以具有第一值的相位模式工作的时间是电子系统处于第一状态的时间，其中由相位模式控制的存储元件存储第一相位的数据(例如，“真实”数据)。电子系统以具有第二值的相位模式工作的时间是电子系统处于第二状态的时间，其中由相位模式控制的存储元件存储第二相位的数据(例如，“互补”状态)。该方法确保，在NBTI所引起的VT偏移显著的时间周期内，电子系统的总工作时间的至少第一部分在第一状态中花费，从而累积电子系统处于第一状态的第一总时间；并且还确保，电子系统的总工作时间的至少第二部分在第二状态中花费，从而累积电子系统处于第二状态的第二总时间。
在本发明的实施例中，上述方法使第一总时间类似于第二总时间。例如，当控制器为ABIST控制器、并且激活相位模式切换触发器的事件是该组ABIST图案的开始时，如果该组ABIST图案被执行偶数次，则第一总时间将实际上相等于第二总时间(假定该组ABIST图案以相同速度重复并且不出现“等待时间”)。如果该组ABIST图案被执行奇数次，比方说51次，则在该组ABIST图案的26次执行期间，电子系统将处于第一状态，并且在该组ABIST图案的25次执行期间，电子系统将处于第二状态，并且第一总时间和第二总时间仅相差轻微。如果激活相位模式切换触发器的事件是一个月激活一次相位模式切换触发器的定时器，则第一总时间和第二总时间将决不相差多于一个月。即使第一总时间两倍或者甚至四倍于第二总时间，与全部时间都处于一个状态(即，存储元件总是存储相同相位的存储元件数据)相比也实现NBTI所引起的VT偏移的显著改善。本发明考虑通过上述方法实现的任何占空因数的改善。
虽然前文针对本发明的多个实施例，但是在不脱离本发明的基本范围的情况下可以设计本发明的其它和另外实施例，并且本发明的范围由所附权利要求确定。
权利要求
1.一种减少用于电子系统中的场效应晶体管中偏置温度不稳定性所引起的阈值电压偏移的方法，包括以下顺序步骤将相位模式设置为第一值；使用相位模式的第一值来选择输入数据信号的第一相位，以存储到存储元件中；使用相位模式的第一值来选择存储元件数据的第一相位作为输出数据；激活相位模式切换触发器；响应于相位模式切换触发器激活，将相位模式改变至第二值；使用相位模式的第二值来选择输入数据信号的第二相位，以存储到存储元件中；以及使用第二值相位模式来选择存储元件数据的第二相位作为输出数据。
2.如权利要求1所述的方法，其特征在于，激活相位模式切换触发器发生在发生电子系统的重启时。
3.如权利要求2所述的方法，在激活相位模式切换触发器之后，还包括以下顺序步骤从非易失性存储装置读取前一相位模式值；将相位模式值设置成不同于前一相位模式值；以及将非易失性存储装置中的前一相位模式值更新成在前一步骤中设置的相位模式值。
4.如权利要求3所述的方法，其特征在于，激活相位模式切换触发器的步骤还包括以下步骤从非易失性存储装置读取前一重启时间；确定当前时间与前一重启时间之间所过去的时间；如果所过去时间大于预定间隔，则执行以下步骤激活相位模式切换触发器；以及在非易失性存储装置中以当前时间更新前一重启时间；如果所过去的时间小于预定间隔，则执行禁止激活相位模式切换触发器的步骤。
5.如权利要求1所述的方法，其特征在于，当一组阵列内置自测试图案开始时，发生激活相位模式切换触发器的步骤。
6.如权利要求1所述的方法，其特征在于，在完成一组或多组阵列内置自测试图案的施加时，发生激活相位模式切换触发器的步骤。
7.如权利要求1所述的方法，其特征在于，当一组阵列内置自测试图案开始、并且自从前一组阵列内置自测试图案组开始以来已经过去了预定时间间隔时，发生激活相位模式切换触发器的步骤。
8.如权利要求1所述的方法，其特征在于，在完成施加一组或多组阵列内置自测试图案并且自从前一组阵列内置自测试图案完成以来过去了预定时间间隔时，发生激活相位模式切换触发器的步骤。
9.如权利要求1所述的方法，其特征在于当自从发生前一相位模式切换触发器以来过去了预定时间周期时，发生激活相位模式切换触发器的步骤。
10.如权利要求9所述的方法，其特征在于，在响应相位模式切换触发器改变相位模式之前，在相位上改变特定存储元件的存储元件数据。
11.如权利要求10所述的方法，其特征在于，存储元件数据包括多个数据比特，并且存储元件数据的相位改变以时间复用的方式完成。
12.如权利要求10所述的方法，其特征在于，在相位模式值改变之后直到特定存储元件的存储元件数据被反相之后，禁止使用该特定存储元件的输出数据。
13.如权利要求1所述的方法，其特征在于，场效应晶体管是P沟道场效应晶体管，并且偏置温度不稳定性是负偏置温度不稳定性。
14.如权利要求1所述的方法，其特征在于，场效应晶体管是N沟道场效应晶体管，并且偏置温度不稳定性是正偏置温度不稳定性。
15.一种电子系统，包括控制器，具有时钟输出和相位模式输出；输入相位选择器，耦合于输入数据信号，其输入耦合于相位模式，并且具有输入相位选择器输出，该输入相位选择器输出为由相位模式选择的输入数据信号的真实或互补逻辑值；存储元件，具有耦合于输入相位选择器输出的数据输入、时钟输入和存储元件输出，该时钟输入能够锁存输入到存储元件中的数据；输出相位选择器，具有耦合于存储元件输出的输入、耦合于相位模式的输入，并且具有输出相位选择器输出，该输出相位选择器输出是由相位模式确定的存储元件数据的真实或互补相位。
16.如权利要求15所述的电子系统，其特征在于，所述存储元件是具有M行存储单元、N列存储单元的存储器阵列。
17.如权利要求16所述的电子系统，所述存储元件还包括比特线驱动器，其具有耦合于输入相位选择器的输入和耦合于N列存储单元的一列中每一个存储单元的比特线输入的比特线输出。
18.如权利要求17所述的电子系统，所述存储元件还包括耦合于比特线输出的读出放大器，该读出放大器适于在读取操作期间读出存储单元内容。
19.如权利要求18所述的电子系统，所述存储元件还包括字线驱动器，其具有一个或多个耦合于存储器阵列的地址输入的输入，以及耦合于存储器阵列的M行之一中每一个存储单元的字线输入的字线输出。
20.如权利要求19所述的电子系统，所述字线驱动器还包括译码器，具有耦合于地址输入的输入、耦合于时钟的输入和译码器输出；耦合于相位模式的输入；第一P沟道场效应晶体管，其源极耦合于第一电压电源，其漏极耦合于字线输出，当相位模式具有第一值并且译码器输出有效时，第一P沟道场效应晶体管驱动字线输出为高；以及第二P沟道场效应晶体管，其源极耦合于第一电压电源，而其漏极耦合于字线输出，当相位模式具有第二值并且译码器输出有效时，第二P沟道场效应晶体管驱动字线输出为高。
21.如权利要求19所述的电子系统，所述字线驱动器还包括译码器，具有耦合于地址输入的输入，耦合于线时钟的输入，以及译码器输出；大型场效应晶体管，其漏极耦合于字线，而其源极耦合于第一电压电源；脉冲发生器，具有耦合于译码器输出的输入，以及耦合于大型场效应晶体管的栅极的输出，该脉冲发生器响应于长得足以使大型场效应晶体管将字线基本上充电至第一电源电压的译码器输出的转变而产生脉冲；小型场效应晶体管，其漏极耦合于字线，其源极耦合于电压电源，而其栅极耦合于译码器输出，该小型场效应晶体管能够将字线保持基本上处于电源电压；类型与大型场效应晶体管和小型场效应晶体管相反的放电场效应晶体管，其栅极耦合于译码器输出，其漏极耦合于字线，而其源极耦合于第二电源。
22.如权利要求16所述的电子系统，所述存储元件还包括恢复功能，包括耦合于选择信号的输入，该选择信号在存储元件被选择时有效，而在存储元件未被选择时无效；第一小型场效应晶体管，其栅极耦合于选择信号，其源极耦合于电压电源，而其漏极耦合于真实相位比特线；第二小型场效应晶体管，其栅极耦合于选择信号，其源极耦合于电压电源，并且其漏极耦合于互补相位比特线；第一大型场效应晶体管，具有耦合于电压电源的源极，耦合于真实相位比特线的漏极，以及第一栅极；第二大型场效应晶体管，具有耦合于电压电源的源极，耦合于互补相位比特线的漏极，以及第二栅极；以及脉冲发生器，具有耦合于选择信号的输入以及耦合于第一栅极和第二栅极的输出，脉冲发生器通过输出脉冲来响应选择信号上的转变，该脉冲具有适于将每个大型场效应晶体管导通足够长以对耦合于第一或第二大型场效应晶体管的漏极的比特线充电的脉冲宽度。
23.如权利要求22所述的电子系统，所述比特线驱动器还包括小型均衡场效应晶体管，其源极耦合于真实比特线，其漏极耦合于互补比特线，而其栅极耦合于选择信号；以及大型均衡场效应晶体管，其源极耦合于真实比特线，其漏极耦合于脉冲发生器的输出。
24.如权利要求16所述的电子系统，所述比特线驱动器还包括恢复功能，具有相位模式输入和选择信号输入，该恢复功能还包括第一多个场效应晶体管，其漏极耦合于真实相位比特线，而其源极耦合于电压电源；以及第二多个场效应晶体管，其漏极耦合于互补相位比特线，而其源极耦合于电压电源；其中当选择信号变为无效时，相位模式输入值确定第一多个场效应晶体管中的第一特定场效应晶体管，以及第二多个场效应晶体管中的第二特定场效应晶体管。
25.如权利要求24所述的电子系统，所述比特线驱动器还包括均衡功能，该均衡功能还包括第一均衡场效应晶体管，其源极耦合于真实相位比特线，而其漏极耦合于互补相位比特线；以及第二均衡场效应晶体管，其源极耦合于真实相位比特线，而其漏极耦合于互补相位比特线；其中当相位模式具有第一相位模式值并且选择信号无效时，导通第一均衡场效应晶体管，并且其中当相位模式具有第二相位模式值并且选择信号无效时，导通第二均衡场效应晶体管。
26.如权利要求15所述的电子系统，所述控制器还包括相位模式切换触发器，能够将相位模式从第一值切换到第二值。
27.如权利要求26所述的电子系统，还包括耦合于相位模式切换触发器的定时器，相位模式切换触发器能够使用来自定时器的定时信息，以预定时间间隔将相位模式从第一值切换到第二值。
28.如权利要求26所述的电子系统，所述相位模式切换触发器与操作系统通信，所述操作系统向相位模式切换触发器通知电子系统的重启。
29.如权利要求26所述的电子系统，当操作系统通知电子系统的重启时，所述相位模式切换触发器激活。
30.如权利要求26所述的电子系统，所述相位模式切换触发器耦合于其上写入有重启时间的非易失性存储装置，如果自从前一次重启已经过去了预定时间，操作系统通知电子系统的重启，该相位模式切换触发器激活。
31.一种用于减少电子系统的存储元件中偏置温度不稳定性所引起的阈值电压偏移的方法，包括以下步骤在第一状态期间将存储元件数据作为真实相位进行存储；在第二状态期间将存储元件数据作为互补相位进行存储；确保电子系统在第一状态花费总工作时间的至少第一部分，在第一状态下累积第一总时间；以及确保电子系统在第二状态花费总工作时间的至少第二部分，在第二状态下累积第二总时间。
32.如权利要求31所述的方法，还包括以下步骤使第一总时间基本上等于第二总时间。
33.如权利要求31所述的方法，还包括以下步骤使第一总时间不大于第二总时间的两倍。
34.如权利要求31所述的方法，还包括以下步骤使第一总时间不大于第二总时间的四倍。
35.如权利要求31所述的方法，还包括以下步骤使第一总时间不大于第二总时间的十倍。
36.如权利要求31所述的方法，其特征在于，确保电子系统在第一状态花费总工作时间的至少第一部分以及确保电子系统在第二状态花费总工作时间的至少第二部分的步骤还包括以下步骤当发生预定事件时，将状态从第一状态变至第二状态或者从第二状态变至第一状态。
37.如权利要求36所述的方法，其特征在于，所述预定事件是电子系统的重启。
38.如权利要求36所述的方法，其特征在于，所述预定事件是自从电子系统的前一次重启以来多于预定的经过时间之后发生的电子系统重启。
39.如权利要求36所述的方法，其特征在于，所述预定事件是自从前一次状态改变以来超过预定时间。
40.如权利要求36所述的方法，其特征在于，所述预定事件是一组阵列内置自测试图案的开始。
41.如权利要求36所述的方法，其特征在于，所述预定事件是一组阵列内置自测试图案的完成。
42.如权利要求36所述的方法，其特征在于，所述预定事件是一组阵列内置自测试图案的预定完成次数的完成。
全文摘要
公开了一种允许以场效应晶体管(FET)实现的电子系统减少偏置温度不稳定性(BTI)所引起的阈值电压偏移的方法。当FET处于特定电压应力状态时，BTI所引起的VT偏移累积。电子系统中的很多存储元件几乎在系统的生命期内都存储相同数据，从而在这些存储元件的FET中导致严重的BTI所引起的VT偏移。本发明的实施例确保特定存储元件在电子系统工作时间的第一部分内处于第一状态，在此期间数据以第一相位存储在存储元件中，并且确保特定存储元件在电子系统工作时间的第二部分内处于第二状态，在此期间数据以第二相位存储在存储元件中。
文档编号G11C7/10GK1638278SQ200410092638
公开日2005年7月13日 申请日期2004年11月16日 优先权日2003年12月23日
发明者安东尼·G·艾珀斯帕克, 威廉·P·霍维斯, 特伦斯·W·库珀, 约翰·E·希茨第二 申请人:国际商业机器公司