专利名称：半导体存储装置及其控制方法
技术领域：
本发明涉及半导体存储装置，特别涉及多路复用地址端子和数据端子的构成的半导体存储装置。
背景技术：
一直以来，公知如下半导体存储装置通过共用输入地址信号的地址端子(引脚)和输入或输出数据信号的数据端子(引脚)，多路复用地址信号和数据信号，从而减少端子数(例如参照后记的专利文献1)。图8为表示后记的专利文献1所述的半导体存储装置的构成的图。
如图8所示，该静态RAM(随机存取存储器)包括静态存储单元阵列4；列解码器5；行解码器6；读/写缓冲器(也叫“读/写放大器”)7；锁存器电路8A-8C；输出缓冲器9；地址端子A14～8，输入地址信号的高位7比特A14-A8；地址·数据共用端子2，由地址信号的低位8比特A7-A0和并行的8比特数据D7-D0共用；控制端子，分别输入控制写入的写使能信号/WE、控制数据读出的输出使能信号/OE、控制芯片激活的片选信号/CS。在图8所示的构成中，地址信号A7-A0，通过片选信号/CS的下降沿，被锁存器电路8B锁存，供给至行解码器6，直到片选信号/CS上升沿为止，共用端子2的功能是作为数据端子。锁存器电路8A在写使能信号/WE为非激活状态(高电平)的期间，直接输出地址信号A14-A8，当写使能信号/WE为激活状态(低电平)时保持输出值。锁存器电路8C在写使能信号/WE的高电平到低电平的变化沿，采样共用端子2的数据。
图9(a)及图9(b)为用于说明图8所示的半导体存储装置的读出周期和写入周期的时序操作的时序图。参照图8及图9(a)，在读出时，从未图示的CPU侧通过地址总线供给15比特的地址信号A0-A14，片选信号/CS变为激活状态(低电平)(时刻t1)，则低位8比特的地址信号A7-A0被锁存器电路8B锁存，其后，把共用端子2作为高阻抗继续，通过使输出使能信号/OE变为激活状态(低电平)，在时刻t2，从输出缓冲器9向共用端子2并行输出8比特的读出数据D7-D0。
然后，参照图8及图9(b)，在写入时，从未图示的CPU侧通过地址总线输出地址信号A0-A14，片选信号/CS变为低电平(时刻t3)，则低位8比特的地址信号A7-A0被锁存器电路8B锁存，其后，从CPU侧对共用端子2供给8比特写入数据D7-D0，在时刻t4，使写使能信号/WE变为激活状态(低电平)，D7-D0被锁存器电路8B锁存，通过写缓冲器7，向选择的存储单元进行8比特数据D7-D0的写入。另外，在后记的专利文献1中，记载了即使对于动态RAM也通过共用地址端子和数据端子以减少端子数，该动态RAM通过行地址选通信号/RAS的下降沿锁存低位地址，通过列地址选通信号/CAS的下降沿锁存高位地址，并分别供给至行解码器和列解码器。
近来，便携式终端除了具有通话功能外，还有通过电子邮件传送图像、通过访问因特网传送音乐、动画等多媒体功能，从而所搭载的存储器向高性能化、大容量化发展。作为向大容量、高性能化发展的便携式终端用的半导体存储装置，开发了搭载页模式功能、可以快速读页的半导体存储器(例如后记的非专利文献1)。此外，如下述的DRAM(也叫“伪SRAM”)也是公知的；具有模拟SRAM(静态随机存取存储器)的自动预充电功能，可以由脉冲串模式和页模式读出数据(专利文献2)。
以下针对便携式终端用的非同步SRAM接口标准的半导体存储装置的页模式的操作，说明其概要。在页模式(也叫“快页模式”)中，连续存取同一页面内的多个字。图10为表示通过页模式读出时的操作时序的图，是基于后记的非专利文献1的第26页、图3而得。在读出模式的初始，芯片使能信号CE1为激活状态(低电平)，输出使能信号/OE也为激活状态(低电平)，由于是读出模式，因此写使能信号/WE保持在非激活状态(高电平)。在图10所示的例中，通过21比特的地址信号A0-A20中的低位3比特的地址信号A0-A2，指定页面内的地址(页面大小为8个字)，从数据端子DQ连续输出8个字的量的同一页面内的读出数据。如此，在页模式中，提高了连续读出大量数据时的性能。在图10所示的例中，作为一例页地址时间tpAA为几十纳秒，该页地址时间tpAA为从页地址的变化到把相对的字数据从数据端子DQ输出的存取时间。另外，图10的信号UB和LB，为控制高位字节/低位字节存取的信号，在以字为单位的读、写中例如为低电平，但由于是与本发明的主题无直接关系的信号，因此省略其说明。
专利文献1特开平2-177190号公报(第3、第4页，图2-图6)专利文献2特开2003-233989号公报(第3、4页，图1、2)非专利文献1“携帶電話用途向けメモリ高速ペ一ジモ一ド搭載モバイルFCRAM(R)MB82DPS02183B/MB82DP02322A”、FUJITSU ELECTRIC DEVICES NEWS FIND Vol.20，No.6，2002年，因特网URL<http//edevice.fujitsu.com/jp/catalog/find/20-6/pdff24-27.pdf>(平成15年9月11日检索)如上所述，在便携式终端等中，例如多媒体功能对应的便携用途的存储器显著大容量化，随之，地址信号的根数(比特数)也增大。例如上述非专利文献1所述的非同步型SRAM接口互换、快页模式功能搭载的半导体存储装置，2M字×16比特(32M比特)构成时，具有21比特的地址信号(21个地址引脚)、16比特的数据信号(16个I/O引脚)，共计37个引脚。伴随着存储器容量的进一步增大，必然导致地址引脚数量的增大，导致半导体存储装置面积的增大、装置的大型化。
发明内容
因此，本发明的目的是提供一种全新设计方式的半导体存储装置及其控制方法，可以既抑制端子数的增多又能够快速存取。
为达成上述目的，本发明的第1方式的半导体存储装置，把地址端子的一部分和数据端子共用，把余下的地址端子的一部分作为页面内连续存取用的地址使用。本发明为下述构成地址端子的一部分作为和输出及/或输入用的数据端子共用的共用端子，把上述地址端子的剩余的一部分或全部作为用于页面内的存取的地址专用端子，对于由来自上述共用端子的地址选择的页面，根据输入到上述地址专用端子的地址信号，由上述共用端子进行页面内多个数据的连续的输出及/或输入。
本发明的其他方式(第2方式)的半导体存储装置，输入(n+m)比特(n、m为规定的正整数)的地址信号，进行向存储单元阵列的存取，至少包括共用端子，用于输入n比特的地址信号的地址端子的一部分或全部、与用于进行比特幅度为n比特以下的数据的输出的数据端子共用；地址专用端子，输入m比特的地址信号，在读出时，从上述共用端子输入n比特的地址信号之后，根据从上述地址专用端子输入的m比特的地址信号，从上述共用端子连续的读出页面内的多个数据。
本发明的进一步其他的方式(第3方式)的半导体存储装置，输入(n+m)比特(n、m为规定的正整数)的地址信号，进行向存储单元阵列的存取，至少包括共用端子，用于输入n比特的地址信号的地址端子的一部分或全部、与用于进行比特幅度为n比特以下的数据的输入及输出的数据端子共用；地址专用端子，输入m比特的地址信号，在写入时，输入n比特的地址信号之后，根据从上述地址专用端子输入的地址信号，从上述共用端子连续输入的多个数据，被写入到选择的页面内。
在本发明的上述第2方式的半导体存储装置中，含有控制电路，输入控制信号，该控制信号表示从上述半导体存储装置外部向上述半导体存储装置供给的地址信号有效，根据上述控制信号，生成锁存时序信号；锁存器电路，根据上述锁存时序信号，对从上述共用端子输入的地址信号进行采样，向解码上述地址信号的解码器供给上述采样了的地址信号；多路复用电路，在读出时，并行的接收从上述存储单元阵列读出的页面内的多个数据，根据从上述地址专用端子输入的m比特的地址信号，把上述多个数据多重化为一条数据，并从上述共用端子依次输出。在本发明中，由用于进行数据的输出并进行数据输入的输入输出端子构成上述共用端子，在写入时，输入n比特的地址信号之后，根据从上述地址专用端子输入的地址信号，而从上述共用端子连续输入的多个数据，被写入到选择的页面内。
在本发明的上述第3方式的半导体存储装置中，含有控制电路，输入控制信号，该控制信号表示从上述半导体存储装置外部向上述半导体存储装置供给的地址信号有效，根据上述控制信号，生成锁存时序信号；锁存器电路，根据上述锁存时序信号，对从上述共用端子输入的地址信号进行采样，向解码上述地址信号的解码器供给上述采样了的地址信号；分离电路，在写入时，使用从上述地址专用端子输入的m比特的地址信号，把向上述共用端子依次输入的数据分离为多个并行的数据，把上述分离的并行数据供给至上述单元阵列。
在本发明的上述第2方式的半导体存储装置中，具有输出端与上述共用端子连接的输出缓冲器，上述多路复用电路包括多个开关，一端与上述输出缓冲器的输入端共同连接，另一端分别与对应的读出用的放大器连接；控制电路，根据上述m比特的地址信号，控制上述多个开关的接通、断开，上述多路复用电路，通过上述开关，把从多个上述读出用的放大器并行的输出的多个数据，向上述输出缓冲器的输入端依次输出。
在本发明的上述第3方式的半导体存储装置中，可以构成为上述分离电路包括多个锁存器电路，从输入端共同输入向上述共用端子供给的数据，各自的输出端分别与对应的写入用的放大器连接；时序控制电路，根据上述m比特的地址信号，分别对上述多个锁存器电路，供给相位互不相同的多个采样时钟。也可以构成为该时序控制电路，与上述m比特的地址信号的值的变化相对应，输入处于激活状态的写入控制用的信号，生成相位互不相同的多个采样时钟。
根据本发明的进一步其他的方式的半导体存储装置，包括地址/数据切换控制电路，至少输入表示从上述半导体存储装置外部向上述半导体存储装置供给的地址信号有效的第1控制信号、控制数据写入的第2控制信号以及控制读出数据的输出的第3控制信号，根据输入的上述第1至第3控制信号，供给上述半导体存储装置内的电路中需要的多个控制信号；输入缓冲器，把输入端子连接于上述共用端子，控制读出数据的输出的上述第3控制信号为非激活状态时，把从上述地址/数据切换控制电路以激活状态输出的第4控制信号，作为输出控制信号而输入，根据输入的上述输出控制信号控制其激活、非激活，当为激活时，输出来自上述输入端子的信号；第1锁存器电路，把接收到表示上述地址信号有效的第1控制信号被激活、从上述地址/数据切换控制电路以激活状态输出的第5控制信号，作为采样用的时钟而输入，与输入的上述采样用的时钟相对应，对从上述输入缓冲器输出的地址信号进行采样，向解码地址信号的解码器输出上述采样了的地址信号；第2锁存器电路，把接收到控制上述写入的上述第2控制信号被激活、从上述地址/数据切换控制电路输出的第6控制信号，作为采样用的时钟而输入，与输入的上述采样用的时钟相对应，对从上述输入缓冲器输出的数据信号进行采样并输出；输出缓冲器，控制上述读出数据的输出的上述第3控制信号为激活状态时，把从上述地址/数据切换控制电路以激活状态输出的第7控制信号，作为输出控制信号输入，根据输入的上述输出控制信号控制激活、非激活，为激活时，向上述共用端子输出读出数据；页面内地址解码器，输入从上述地址专用端子输入的地址信号并解码页面内地址；寄存器/多路复用电路，具有存储部和多路复用电路，其中存储部，输入预定的规定个数的数据并存储保持，多路复用电路，由页模式写入时，根据上述页面内地址解码器的解码结果，存储从上述第2锁存器电路依次输出的多个数据，向上述单元阵列并行的输出上述多个数据，由页模式读出时，并行的接收来自上述单元阵列的读出数据，根据上述页面内地址解码器的解码结果，向上述输出缓冲器依次输出。在本发明中，优选的是，上述存储部由存储1页的量的数据的寄存器构成。
根据本发明，1页由2m个字构成，进行页面内的2m个字数据的连续存取。
本发明的方法是把地址端子的一部分作为输出用或输入输出用的数据端子的共用端子使用，把上述地址端子剩余的一部分或全部作为作为页面内的存取用的地址端子使用，包括以下步骤锁存从上述共用端子输入的地址信号；锁存上述地址信号后，把上述共用端子作为数据端子使用，根据从上述页面内存取用的地址端子输入的地址信号，进行页面内的数据的连续存取。
在本发明的方法中，上述半导体存储装置输入(n+m)比特(n、m为规定的正整数)的地址信号，上述共用端子由用于输入n比特的地址信号的地址端子的一部分或全部、和用于进行比特幅度为n比特以下的数据的输出的数据端子共用，上述页面内的存取用的上述地址专用端子输入m比特的地址信号，读出时，输入n比特的地址信号后，使用从上述地址专用端子输入的m比特的地址信号，从上述共用端子连续的输出选择的页面内的多个数据。
在本发明的方法中，上述页面内的存取用的上述地址专用端子输入m比特的地址信号，写入时，输入n比特的地址信号后，使用从上述地址专用端子输入的m比特的地址信号、从上述共用端子连续的输入的多个数据，被写入到选择的页面内。
根据本发明，在多路复用地址端子和数据端子的构成的半导体存储装置中，从地址·数据共用端子进行数据的输入及/或输出时，通过利用剩余的地址进行页面内多个数据的连续存取，可以减少引脚数，使电路小型化，同时可以实现高速存取。
本发明减少了引脚数，并且实现了高速处理，适用于非同步型的伪SRAM等。
图1为表示本发明的一实施例的构成的图。
图2为表示本发明的一实施例的多路复用电路的构成的图。
图3为表示本发明的一实施例的分离电路的构成的一例的图。
图4为表示本发明的一实施例的分离电路的其他构成例的图。
图5为用于说明本发明的一实施例的读出操作的时序图。
图6为用于说明本发明的一实施例的写入操作的时序图。
图7为表示本发明的一实施例的变形例的图。
图8为表示现有的地址·数据·多路复用型的半导体存储装置的构成的图。
图9(a)、(b)为用于说明图8的读出及写入操作的时序图。
图10为说明非同步SRAM接口互换的半导体存储装置的快页模式的时序图。
图11为表示本发明的其他实施例的构成的图。
图12为用于说明图11的本发明的其他实施例的操作的时序图。
图13为用于说明图11的本发明的其他实施例的操作的时序图。
具体实施例方式
对于用于实施本发明的最佳的方式进行说明。本发明的一个实施方式中，在多路复用地址端子和数据端子的构成的半导体存储装置中，从地址·数据共用端子107输入及/或输出数据时，把余下地址的低位地址(例如A1-A0)用作页地址，进行页面内的多个数据的连续存取。更为详细的说，根据本发明的一个实施方式，至少包括共用端子107，用于输入n比特的地址信号的地址端子的一部分或全部、与用于进行比特幅度在n比特以下的数据的输出的数据端子共用；和地址专用端子108，输入m比特的地址信号，读出时，若从共用端子107输入了n比特的地址信号，则被选择的页面内的多个数据，利用从上述地址专用端子108输入的m比特的地址信号，从上述共用端子107被连续读出2m个。
根据本发明的一个实施方式，写入时，若从共用端子107输入了n比特的地址信号，则由共用端子107依次输入的多个数据，利用从上述地址专用端子108输入的m比特的地址信号，被分离为多个，并被写入到所选择的页面内。
本发明的其他实施方式的半导体存储装置，作为用于控制通过页模式向单元阵列写入、读出的电路，包括地址/数据切换控制电路204、输入缓冲器211、第1锁存器电路205A、第2锁存器电路205B、输出缓冲器212、解码器210、寄存器/多路复用电路213。其中，地址/数据切换控制电路204至少输入第1控制信号(ADV)，表示由半导体存储装置外部向该半导体存储装置供给的地址信号有效；第2控制信号(WE)，控制数据的写入；以及第3控制信号(OE)，控制读出信号的输出，供给在半导体存储装置内的电路中需要的多个控制信号。更为详细的说，地址/数据切换控制电路204，在控制读出数据的输出的第3控制信号(OE)为非激活状态时，激活并输出第4控制信号219，接收到表示地址信号有效的第1控制信号(ADV)被激活，则使第5控制信号217呈激活状态并输出，接收到控制写入的第2控制信号(WE)被激活，则激活并输出第6控制信号218，当控制读出数据的输出的第3控制信号(OE)为激活状态时，激活并输出第7控制信号220。
输入缓冲器211，把从地址/数据切换控制电路204输出的第4控制信号(/OE)作为输出控制信号而输入，通过输入的输出控制信号控制激活、非激活，当被激活时，输出从共用端子207输入的信号。
第1锁存器电路205A，把从地址/数据切换控制电路204输出的第5控制信号217作为采样用的时钟而输入，对应输入的上述采样用的时钟，对由输入缓冲器211输出的地址信号进行采样，将上述采样的地址信号输出至对地址信号进行解码的解码器202。
第2锁存器电路205B，把从地址/数据切换控制电路204输出的第6控制信号218作为采样用的时钟而输入，对应输入的上述采样用的时钟，对由上述输入缓冲器211输出的数据信号进行采样并输出。
输出缓冲器212，把从地址/数据切换控制电路204输出的第7控制信号220作为输出控制信号而输入，通过输入的上述输出控制信号控制激活、非激活，被激活时把读出数据输出到上述共用端子207。
解码器(也叫“页面内地址解码器”)210，输入从地址专用端子208输入的地址信号，对页面内地址进行解码。
寄存器/多路复用电路(REG/MUX)213，具有存储1页的数据的存储部(寄存器)，具有多路复用电路，该多路复用电路根据页面内地址解码器210的解码结果，存储从第2锁存器电路205B依次输出的多个数据，把多个数据作为单元阵列201的写入数据并行输出，并行的接收来自单元阵列201的读出数据，根据页面内地址解码器210的解码结果，依次输出至输出缓冲器212。
在本实施方式中，也可以是具有下述控制电路215的构成该控制电路215，接收到上述第1控制信号ADV被激活，则把从地址/数据切换控制电路204输出的第8控制信号作为触发信号输入，根据上述触发信号，把用于选择单元阵列的起始地址的控制信号226、227，输出到上述单元阵列及寄存器/多路复用电路213。或者，在本实施方式中，也可以是下述构成具有当检测出从共用端子207输入的上述地址信号的变化时，输出触发信号的地址变化检测电路216，具有控制电路215，该控制电路215，接收从地址变化检测电路216输出的触发信号225，把用于选择上述存储单元阵列的起始地址的控制信号226、227，输出到上述单元阵列及寄存器/多路复用电路213。
为了更为详细的阐述本发明，以下参照
本发明的实施例。图1为表示本发明的一实施例的半导体存储装置的构成的图。参照图1，本发明的一实施例的半导体存储装置，具有存储单元阵列101、解码器102、读/写放大器103，包括端子106，输入地址有效信号/ADV；控制器电路104，至少输入地址有效信号/ADV，生成锁存时序信号115以及用于输出控制的信号116；地址·数据共用端子107，作为高位n比特的地址信号(在图中为A17-A2的16比特，n为16)和n比特的数据信号(在图中为D15-D0的16比特)的端子而被共用；m比特(在图中为A1-A0的2比特)的地址专用端子108；端子109，输入输出使能信号/OE；端子110，输入写使能信号/WE；输入缓冲器111，接收输入至地址·数据共用端子107的n比特信号(地址信号/数据信号)；锁存器电路105，锁存从输入缓冲器111输出的高位n比特的地址信号；输出缓冲器112，将读出数据(D15-D0)从地址·数据共用端子107输出；多路复用/分离电路(MULTIPLEXER/DEMULTIPLEXER)113，读出时，接收从读/写放大器103的读放大器向总线(读总线)1141-1144输出的四个字数据(在图中一个字为16比特)，依次向数据线118输出字单位的数据，写入时，依次输入从输出缓冲器111以字为单位向数据线117输出的写入数据，分别向四根总线(写总线)1141-1144输出四个字数据。另外，在总线1141-1144中，为了简单把读总线、写总线用同一条线表示。
控制器电路104，根据在地址总线(未图示)上，地址有效信号/ADV的下降跃变，生成锁存时序信号115，并供给至锁存器电路105，上述地址有效信号/ADV表示从例如CPU(未图示)等输出的地址信号有效。
锁存器电路105，根据从控制器电路104供给的锁存时序信号115，对地址·数据共用端子107的地址信号A17-A2进行采样，并输出给解码器102。通过锁存器电路105，地址·数据共用端子107的地址信号被锁存后，地址·数据共用端子107被作为数据端子使用。此时，在未图示的CPU(或存储器控制器侧)，把地址·数据共用端子107设定为高阻抗状态。
解码器102，包括未图示的行解码器及列解码器，对地址信号A17-A2进行解码，进行由地址信号A17-A2指定的、用于选择页面而对应的字线及比特线的选择。在图1所示的构成中，存储单元阵列101的构成为一页四个字。另外，在图1中，n比特的输入缓冲器111和输出缓冲器112构成n比特的I/O单元。在图1中，为了简单，适当的省略了地址专用端子108的输入缓冲器等。
参照图1，说明本实施例的半导体存储装置的操作。首先，对页模式的读出操作进行说明。读出时，读出由地址信号A17-A2从存储单元阵列101选择的页面内的四个字，通过读·写放大器103内的读放大器，向总线1141-1144并行的输出四个字的数据。
多路复用·分离电路113的多路复用电路，读出时(写使能信号/WE为高电平)，把由从地址专用端子108输入的地址信号A1-A0选择的数据，依次供给至输出缓冲器111，从作为数据端子功能的地址·数据共用端子107，以字为单位(16比特并行)输出读出的数据D15-D0。此时，多路复用·分离电路113的多路复用电路，如以后的详细阐述，输入的地址信号(A0、A1)的值，变化为例如(A0、A1)＝(0，0)、(0，1)、(1，0)、(1，1)时，把四根总线(读总线)1141-1144上的数据依次向数据线118输出。
另外，在本实施例中，输出缓冲器112，由输出可以选取高电平/低电平、高阻抗状态的任何一个的三态缓冲器构成，接收输出使能信号/OE和来自控制器电路104的控制信号116，被设定为允许输出状态(高/低电平)或禁止输出状态(高阻抗状态)。即，从未图示的CPU侧供给的输出使能信号/OE为激活状态(低电平)、由控制器电路104根据地址有效信号/ADV生成的控制信号116为激活状态时，输出缓冲器112从地址·数据共用端子107输出数据。地址·数据共用端子107作为数据端子的功能时，从控制器电路104输出的控制信号116为激活状态。在输出使能信号/OE为非激活状态时或控制信号116为非激活状态时，输出缓冲器112为禁止输出状态。
接下来，参照图1对本实施例的半导体存储装置的写入操作进行说明。写入时，和读出时相同，锁存器电路105，根据来自控制器电路104的锁存时序信号115，对来自地址·数据共用端子107的地址信号A17-A2进行采样并输出至解码器102。通过锁存器电路105锁存地址·数据共用端子107的地址信号后，地址·数据共用端子107被作为数据端子使用。此时，在未图示的CPU侧，把连接于地址·数据共用端子107的输出电路(未图示)的输出设定为高阻抗。
从未图示的CPU侧，以四个字的量依次向地址·据共用端子107供给写入数据，从输入缓冲器111供给到多路复用·分离电路113的分离电路。
多路复用·分离电路113的分离电路，如以后的详细阐述，输入的地址信号(A0、A1)的值，变化为例如(A0、A1)＝(0，0)、(0，1)、(1，0)、(1，1)时，把从输入缓冲器111向数据线117输出的字数据，向四根总线(写总线)1141-1144展开，并行的供给至读/写放大器103的写放大器，从读/写放大器103的写放大器，在存储单元阵列101内选择的页面内，进行作为四个字数据的写入。例如，把分别向写总线1141-1144传送的字数据，在选择的页面内分别作为第1至第4数据写入。
图2为表示图1的多路复用·分离电路113内的多路复用电路的构成的一例的图。如图2所示，多路复用电路113A，包括解码器121，输入地址信号的A0、A1；四个开关元件1221-1224，把由解码器121解码的四个输出输入到其控制端子，控制其接通(ON)、断开(OFF)。共同连接四个开关元件1221-1224的一端，共同连接点作为数据输出端子(DOUT)被连接到图1的数据线118。四个开关元件1221-1224的另一端形成数据输入端子(DIN)，分别被连接到图1的总线1141-1144的读总线。另外，在图2中，为了简单，表示了对各个总线1141-1144的1比特的信号线连接一个开关的构成，例如对16比特的数据，分别对总线1141-1144设置16个开关元件。
此外，在图2中，在写使能信号/WE为非激活状态(低电平)时，解码器121非激活，无论地址信号A0、A1为何值，解码器121的四个输出固定例如为低电平，在写使能信号/WE为高电平时，解码器121被激活。
解码器121，低位2比特的地址信号组(A0、A1)，例如(A0、A1)＝(0，0)、(0，1)、(1，0)、(1，1)时，分别接通开关元件1221-1224，把来自对应的总线1141-1144(多路复用电路113A的DIN端子的<00>、<01>、<10>、<11>)的数据多路复用，并向数据线118输出。另外，在图2所示的例中，使用n沟道的通路晶体管作为开关元件1221-1224，但本发明并不限于这种构成。
图3为表示图1的多路复用·分离电路113的分离电路的构成的一例的图。如图3所示，分离电路113B包括锁存器电路1241-1244，在连接于图1的数据线117的数据输入端子DIN处，共同连接数据端子D；时序控制电路123，数据写入时(写使能信号/WE为低电平时)，根据输入至地址专用端子108的低位2比特地址信号A0、A1的值，向锁存器电路1241-1244输出采样用的信号。分离电路113B的数据输出端子DOUT<00>～<11>，被连接于图1的总线1141-1144。
例如，时序控制电路123接收地址有效信号/ADV的下降变化(向激活状态的转换)，向锁存器电路1241供给采样用的单触发脉冲(时钟脉冲)CK1。此时，(A1，A0)＝(0，0)。锁存器电路1241根据单触发脉冲CK1锁存数据输入端子DIN的数据，并向数据输出端子DOUT<00>输出。并且，时序控制电路123接收(A1，A0)从(0，0)向(0，1)的变化，生成采样用的单触发脉冲CK2，锁存器电路1242根据单触发脉冲CK2锁存数据输入端子DIN的数据，并向数据输出端子DOUT<01>输出。接下来，时序控制电路123接收(A1，A0)从(0，1)向(1，0)、从(1，0)向(1，1)的变化，分别向锁存器电路1243、1244供给单触发脉冲CK3、CK4，锁存器电路1243、1244分别根据单触发脉冲CK3、CK4，锁存数据输入端子DIN的数据，并向数据输出端子DOUT<10>、<11>输出。锁存器电路1241-1244也可以由边缘触发型D寄存器构成，也可以由如下锁存器电路等构成时钟端子CK为高电平时，直接把数据端子D的输入数据从输出端子Q输出并保持，时钟端子CK为低电平时，不管数据端子D的输入值，输出保持的值。
另外，在图3中，设置如下再定时电路的构成也可以与锁存器电路1244的锁存输出的时序相对应，调整从锁存器电路1241-1244向数据输出端子DOUT<00>～<11>的数据输出的时序。另外，在图3中，对16比特的数据，例如对<00>的总线1141，设置16个锁存器电路1241。另外，作为用于生成与选择页面的起始地址(A0、A1)＝(0，0)对应的时钟CK1的选通脉冲信号，可以使用来自未图示的地址变化检测电路(ATD)的检测信号来代替地址有效信号/ADV，其中的地址变化检测电路(ATD)检测向地址·数据共用端子107输入的高位地址信号A17-A2的地址变化。
图4为表示多路复用·分离电路113的分离电路113B的其他构成例的图。参照图4，该分离电路113B，由解码器电路125、四个开关元件1261-1264构成图3的时序控制电路123，把锁存数据信号的锁存器电路1271-1274构成为用时钟的下降沿采样数据的。开关元件1261-1264的一端被共同连接，并连接到写使能信号/WE的端子，另一端被分别连接到锁存器电路1271-1274的时钟端子。分离电路113B的数据输入端子DIN与图1的数据线117连接，数据输出端子DOUT<00>、<01>、<10>、<11>分别与总线1141-1144的写总线连接。
输入低位2比特的地址信号A0、A1的解码器125的解码输出，分别与开关元件1261-1264的控制端子连接，(A1，A0)＝(0，0)、(0，1)、(1，0)、(1，1)时，分别接通开关元件1261、1262、1263、1264，把写使能信号/WE作为采样时钟供给至对应的锁存器电路1271-1274。在图4所示的例中，开关元件1261-1264由n沟道的通路晶体管构成，但本发明并不限于这种构成。在图4中也和图3一样，设置如下再定时电路的构成也可以与锁存器电路1274的锁存输出的时序相对应，调整从锁存器电路1271-1274向<00>～<11>的总线1141-1144的数据输出的时序。另外，在图4中，对16比特的数据，例如对<00>的总线1141，设置16个锁存器电路1271。此外，锁存器电路1271-1274也可以由边缘触发型D寄存器构成，也可以由如下锁存器电路等构成时钟端子CK为低电平时，直接把数据端子D的输入数据从输出端子Q输出并保持，时钟端子CK为高电平时，不管数据端子D的输入值，输出保持的值。另外，自然也可以把图2所示的解码器121和图4所示的解码器125由解码逻辑电路共通化。
图5为表示本实施例的半导体存储装置的读出操作的一例的时序图。参照图1、图2及图5，在读周期中，对地址·数据共用端子107提供高位16比特·地址A17-A2，激活输出使能信号/OE，激活地址有效信号/ADV后，与向地址专用端子108输入的低位2比特·地址信号(A1，A0)的值(0，0)、(0，1)、(1，0)、(1，1)对应，从地址·数据共用端子107连续输出字数据Q1～Q4。
图6为表示本实施例的半导体存储装置的写入操作的一例的时序图。在图6所示的例中，使用图4所示的电路构成作为图1的多路复用/分离电路113的分离电路。参照图1、图4及图6，在写周期中，对地址·数据共用端子107提供地址A17-A2，激活地址有效信号/ADV后，与向地址专用端子108输入的低位2比特地址信号(A1，A0)的值(0，0)、(0，1)、(1，0)、(1，1)对应，连续依次输入至地址·数据共用端子107的写入用的字数据Q1～Q4，与写使能信号WE的下降沿同步并采样，向总线1141-1144输出。
另外，在图1所示的上述实施例中，地址端子由低位m比特(2比特)的页地址用的端子和与高位n比特(16比特)的数据端子共用的端子构成，高位地址信号和数据信号为同一比特数(16比特)，但本发明并不限于这种构成。图7为表示图1所示的实施例的变形例的图。
参照图7，也可以为如下构成使地址信号为A19-A0的20比特，数据信号为16比特，把低位2比特的地址信号A1、A0作为页地址从地址专用端子108输入，通过地址·数据端子107共用地址信号A17-A2的输入和数据信号D15-D0的输入输出，从地址专用端子108输入高位地址信号A19-A18。即，在该变形例中，地址端子由低位m比特(2比特)的页地址用的专用端子108、和n比特(16比特)的与数据端子共用的共用端子107、p比特(2比特)的地址专用端子108A构成。
图7所示的构成的操作，除了比指定页面内的地址的地址信号高位的地址信号的比特数比图1所示的实施例多之外，进行和上述实施例相同的操作。即，读出及写入时，把从地址专用端子108A和地址·数据共用端子107输入的高位18比特地址信号A19-A2，供给至18比特的锁存器电路105的输入端子，锁存器电路105，锁存根据来自控制器电路104的锁存时序信号115锁存输入，并供给至解码器102。锁存高位18比特地址信号A19-A2之后，使用地址·数据共用端子107作为数据端子，使用低位2比特的地址信号A1-A0，从地址·数据共用端子107进行页面内的字数据的连续输出或输入。
以上，以非同步型SRAM接口标准的半导体存储装置为例说明了本发明。上述非同步型SRAM接口标准的本实施例的半导体存储装置，适用于要求大容量化、高速化的携带电话、PDA(掌上电脑)等终端装置，但是勿庸置疑本发明并不仅限于这种用途。
此外，在上述实施例中，也可以使用表示地址信号有效的任意的信号(例如地址锁存使能信号)取代地址有效信号/ADV。
在上述实施例中，说明了把地址·数据共用端子107的数据端子作为I/O端子(输入输出端子)，但和地址端子共用的数据端子也可以是数据输出端子或数据输入端子。例如对于数据的输入/输出被输入引脚和输出引脚分离的构成的半导体存储装置，也可以把地址·数据共用端子107作为输出读出数据的数据输出端子。此时，在图1中，多路复用/分离电路113仅由多路复用电路(例如图2的113A)构成，数据线117被删除。数据读出时，多路复用电路接收来自读放大器(读出放大器)的输出，进行将多路复用的数据输出至输出缓冲器112的控制。
同样的，也可以把地址·数据共用端子107作为输入写入数据的数据写入端子使用。此时，在图1中，多路复用/分离电路113仅由分离电路(图3、图4的113B)构成，与地址·数据共用端子107连接的输出系统的电路(输出缓冲器112、数据线118)被删除。分离电路，从数据线117接收从地址·数据共用端子107输入的多路复用数据，分离为多个，供给至对应的写放大器。
在上述实施例中，来自多路复用/分离电路113的之前的总线114和读/写放大器103的构成，若为并行传送多个数据的构成，则也可以为其他任意的读出/写入系统电路的构成。例如，也可以把读/写放大器103作为读出放大器。此外，也可以由把读总线和写总线共用的双向总线构成。
另外，在上述实施例中，存储单元阵列101，除了SRAM单元阵列之外，也可以使用DRAM单元阵列构成。DRAM为1个单元由1个晶体管构成(双端口时1个单元2个晶体管)，为了在面积、耗电、成本等点上比SRAM优越，例如通过由SRAM的引脚配置、时序功能等接口电平互换，提供SRAM装置的优点，同时可以得到装置的密集度、耗电、成本的改善，适用于便携式终端等的应用。
图11为表示本发明的进一步其他的实施例的构成的图，对于下述半导体存储装置(伪SRAM)，通过使用本发明，在减少了引脚数的同时，缩短了存取时间并且提高了数据处理性能，该半导体存储装置由对数据保持需要更新的存储单元(DRAM单元)构成单元阵列201，具有自动更新功能，具有与SRAM样式对应的接口。
参照图11，本实施例的半导体存储装置包括单元阵列201，具有多根比特线(未图示)和多根字线(未图示)，在比特线和字线的交叉部具有DRAM存储单元(未图示)；解码器202，输入地址信号并解码，激活选择的字线，激活选择的列选择信号；读出放大器/预充电(SA/PR)电路203，进行比特线(未图示)的预充电、从存储单元(未图示)向比特线(未图示)输出的数据的读出、向存储器的数据的写入、以及更新操作。
本实施例的半导体存储装置具有地址·数据共用端子207，作为外部端子(引脚)，进行从半导体存储装置外部供给的地址信号的高位比特的输入和数据信号的输入输出；地址专用端子208，进行从半导体存储装置外部供给的地址信号的低位比特的输入；端子206，输入从半导体存储装置外部供给的地址有效信号/ADV；端子群209，输入从半导体存储装置外部供给的片选信号/CS、写使能信号/WE、输出使能信号/OE的各信号。
进而，本实施例的半导体存储装置包括地址/数据切换控制器电路204、锁存器205A、205B、解码器210、输入缓冲器211、输出缓冲器212、寄存器/多路复用电路213、阵列中心(コア)激活控制器电路215。
地址/数据切换控制器电路204，输入从端子206输入的地址有效信号/ADV、从端子群209输入的片选信号/CS、写使能信号/WE、输出使能信号/OE，与在地址·数据共用端子207的地址和数据的切换对应，生成提供给半导体存储装置内部的电路的控制信号(ADV)217、控制信号(WE)218、控制信号(OE)219、控制信号(/OE)220，并向对应的电路输出。另外，在图11所示的例中，从半导体存储装置外部供给的片选信号/CS、写使能信号/WE、输出使能信号/OE的任意一个，均为低电平时处于激活状态，但这些信号也可以是高电平时激活的信号。
输入缓冲器211，输入来自地址·数据共用端子207的输入信号，在从地址/数据切换控制器电路204输出的控制信号(OE)219为高电平时(即，地址·数据共用端子207的输出为禁止，为输入模式的时候)，为激活状态，从输出端子输出从地址·数据共用端子207输入的输入信号。控制信号(OE)219为低电平时，输入缓冲器211为非激活状态(关闭状态)，输出为高阻抗状态。输入缓冲器211的输出端子被共同连接于两个锁存器205A、205B的输入端子上。
锁存器205A，根据从地址/数据切换控制器电路204输出的控制信号(ADV)217，对来自输入缓冲器211的地址信号(高位地址信号)进行采样，把采样的结果输出给解码器202。锁存器205A根据控制信号(ADV)217对高位地址信号进行采样后，地址·数据共用端子207被用作数据端子。
锁存器205B，根据从地址/数据切换控制器电路204输出的控制信号WE，对由输入缓冲器211输出的数据信号进行采样，通过数据线222把采样的结果向寄存器/多路复用(REG/MUX)电路213输出。
输出缓冲器212的输入端子与数据线222连接，其输出端子与地址·数据共用端子207连接。输出缓冲器212，根据从地址/数据切换控制器电路204输出的控制信号(/OE)220，对输入至输入端子的信号进行采样，把采样的结果向地址·数据共用端子207输出。在控制信号(/OE)220为低电平(允许输出)时，输出缓冲器212被激活，接收数据线222的数据，向地址·数据共用端子207输出。在控制信号(/OE)220为高电平时，输出缓冲器212处于非激活状态(关闭状态)，输出为高阻抗状态。
解码器210，输入从地址专用端子208输入的地址信号的低位比特并解码，向寄存器/多路复用电路213输出解码结果。该解码器210，在上述实施例中，与解码低位比特(A0、A1)的解码器121等(参照图2、图4)相对应。
本实施例的寄存器/多路复用电路(REG/MUX)213，与图1的多路复用·分离电路(MUX/DEMUX)113的解码器121等设置在电路外部的构成相对应。即，在寄存器/多路复用电路(REG/MUX)213的内部没有解码器。寄存器/多路复用电路(REG/MUX)213，在由页模式写入时，接收从地址·数据共用端子207串行输入的数据信号，存储到寄存器内1页的量，通过总线214，向读出放大器/预充电电路203并行传递1页的数据。此外，寄存器/多路复用电路(REG/MUX)213，在由页模式读出时，接收从读出放大器/预充电电路203并行输出的1页的量的数据，并向输出缓冲器212串行的输出。
更为详细的说，寄存器/多路复用电路(REG/MUX)213的寄存器，实现了如下串行—并行转换功能把从地址·数据共用端子207串行的输入并传递到数据线222的数据信号，根据解码器210的解码结果，存储1页的量，通过总线214把1页的数据并行的向读出放大器/预充电电路203输出。此外，寄存器/多路复用电路(REG/MUX)213的多路复用器，实现了如下并行—串行转换功能通过总线214接收通过读出放大器/预充电电路203从单元阵列201输出的1页的读出数据，根据解码器210的解码结果，依次串行的输出。
在本实施例中，根据从阵列中心激活控制器电路215向寄存器/多路复用电路(REG/MUX)213的寄存器供给的控制信号227，进行例如与页面内的起始地址相对应的数据的写入。并且，也可以根据解码页面内地址的解码器210的解码结果，向该寄存器进行页面内剩余的数据的写入的控制。
图12为表示图11所示的半导体存储装置的操作的一例的时序图。在该例中，1页由4个字构成。图11的低位地址端子208为2比特。根据输入到端子206的地址有效信号/ADV从高电平向低电平的变化，地址/数据切换控制器电路204使控制信号(ADV)217从低电平变为高电平。锁存器电路205A在控制信号(ADV)217的上升变化时对由输入缓冲器211输出的高位地址进行采样，并向解码器202输出。由锁存器电路205A锁存高位地址信号后(控制信号(ADV)的上升变化后)，地址·数据共用端子207从地址输入端子切换为数据输入输出端子。
另一方面，地址专用端子208平时接收低位地址，通过锁存器电路205A锁存高位地址信号后，根据低位地址进行页操作。即，根据供给至地址专用端予208的低位地址信号(ADD1、ADD2、ADD3、ADD4)，向地址·数据共用端子207串行输出页面内的数据信号(D11、D12、D13、D14)。写入时也一样，通过锁存器电路205A锁存了向地址·数据共用端子207供给的高位地址后，根据向端子208供给的低位地址信号(ADD1、ADD2、ADD3、ADD4)，向寄存器/多路复用电路213依次供给从地址·数据共用端子207串行的输入的写入数据信号(D11、D12、D13、D14)。
参照图11，在本实施例中，作为用于在单元阵列201选择页面起始地址(图12的高位和低位地址ADD1)的触发信号，利用从地址·数据切换控制器电路204输出的控制信号(ADV)224(和信号217相同，与输入的地址有效信号ADV的上升同步被激活)，对阵列中心激活控制器电路215给予触发，把控制信号224作为触发信号输入的阵列中心激活控制器电路215，向单元阵列201提供控制信号226(用于选择字线的选通脉冲信号，用于使读出放大器/预充电电路203激活的控制信号)，控制与页面起始地址(也叫“基址”)相对应的选择字线的激活等。同时，阵列中心激活控制器电路215，对寄存器/多路复用电路213提供用于向寄存器存入页面的起始地址的数据的控制信号227。
或者，参照图11，在本实施例中，作为用于在单元阵列201选择页面的起始地址的其他的构成，也可以设置输入从锁存器电路205输出的高位地址信号并检测地址信号的变化的地址变化检测电路(ATD)216，地址变化检测电路(ATD)216检测高位地址的变化时，向阵列中心激活控制器电路215供给触发信号(ATD)225。输入了触发信号225的阵列中心激活控制器电路215，向单元阵列201提供控制信号226，控制与页面的起始地址(也叫“基址”)相对应的选择字线的激活等，对寄存器/多路复用电路213提供用于向寄存器存入页面的起始地址的数据的控制信号227。
在图11所示的上述实施例中，由页模式数据写入时，作为用于从地址·数据共用端子207串行存入数据的锁存器电路205B的采样时钟，如图11所示，使用从地址/数据切换控制器电路204输出的控制信号(WE)218。如图13所示，地址/数据切换控制器电路204，生成作为控制信号(WE)218的反转的四个连续脉冲，在锁存器电路205B中，在控制信号(WE)218的各上升沿对1页为4个字的各自的数据D11、D12、D13、D14进行采样。
图11所示的上述实施例，由通过DRAM单元构成单元阵列201的伪SRAM构成，改善了装置的密集度、电力消耗、成本，同时减少了引脚数并实现了高速处理，适用于具有非同步型SRAM接口的便携式终端用的存储器等。
此外，上述各实施例，对于EEPROM(电可擦可编程只读存储器)等只读存储器也可以适用。
以上根据上述实施例说明了本发明，但本发明并不限于上述实施例的构成，还包括本领域技术人员在本发明的原理内得到的各种变形、修正。
权利要求
1.一种半导体存储装置，其特征在于，输入多比特的地址信号的多个地址端子的一部分作为和输出及/或输入用的数据端子共用的共用端子；所述地址端子的剩余的一部分或全部作为用于页面内的存取的地址专用端子，对于由来自所述共用端子的地址选择的页面，根据输入到所述地址专用端子的地址信号，由所述共用端子进行页面内多个数据的连续输出及/或输入。
2.一种半导体存储装置，输入(n+m)比特(n、m为规定的正整数)的地址信号，进行向存储单元阵列的存取，其特征在于，至少包括n个共用端子，用于输入n比特的地址信号的地址端子的一部分或全部、与用于进行比特幅度为n比特以下的数据的输出的数据端子共用；和m个地址专用端子，输入m比特的地址信号，在读出时，从所述共用端子输入n比特的地址信号之后，根据从所述地址专用端子输入的m比特的地址信号，从所述共用端子连续的读出页面内的多个数据。
3.根据权利要求2所述的半导体存储装置，其特征在于，在写入时，输入n比特的地址信号之后，根据从所述地址专用端子输入的地址信号，从所述共用端子连续输入的多个数据，被写入到选择的页面内。
4.根据权利要求3所述的半导体存储装置，其特征在于，所述共用端子，构成所述n比特的地址信号输入端子，并且也是进行数据信号的输入输出的输入输出端子。
5.一种半导体存储装置，输入(n+m)比特(n、m为规定的正整数)的地址信号，进行向存储单元阵列的存取，其特征在于，至少包括n个共用端子，用于输入n比特的地址信号的地址端子的一部分或全部、与用于进行比特幅度为n比特以下的数据的输入及输出的数据端子共用；和m个地址专用端子，输入m比特的地址信号，在写入时，从所述共用端子输入n比特的地址信号之后，根据从所述地址专用端子输入的地址信号，从所述共用端子连续输入的多个数据，被写入到所选择的页面内。
6.根据权利要求2所述的半导体存储装置，其特征在于，含有控制电路，输入控制信号，该控制信号表示从所述半导体存储装置外部向所述半导体存储装置提供的地址信号有效，根据所述控制信号，生成锁存时序信号；锁存器电路，根据所述锁存时序信号，对从所述共用端子输入的地址信号进行采样，将所述采样了的地址信号供给至对所述地址信号进行解码的解码器；和多路复用电路，在读出时，并行接收从所述存储单元阵列读出的页面内的多个数据，根据从所述地址专用端子输入的m比特的地址信号，把所述多个数据多路复用为一条数据信号，并从所述共用端子依次输出。
7.根据权利要求3所述的半导体存储装置，其特征在于，含有控制电路，输入控制信号，该控制信号表示从所述半导体存储装置外部向所述半导体存储装置提供的地址信号有效，根据所述控制信号，生成锁存时序信号；锁存器电路，根据所述锁存时序信号，对从所述共用端子输入的地址信号进行采样，将所述采样了的地址信号供给至对所述地址信号进行解码的解码器；和分离电路，在写入时，使用从所述地址专用端子输入的m比特的地址信号，把向所述共用端子依次输入的数据分离为多个并行的数据，把所述分离了的并行数据供给至所述单元阵列。
8.根据权利要求6所述的半导体存储装置，其特征在于，具有输出端与所述共用端子连接的输出缓冲器，所述多路复用电路包括多个开关，一端与所述输出缓冲器的输入端共同连接，另一端分别与对应的读出用的放大器连接；和控制电路，根据所述m比特的地址信号，控制所述多个开关的接通、断开，所述多路复用电路，通过所述开关，把从多个所述读出用的放大器并行输出的多个数据，向所述输出缓冲器的输入端依次输出。
9.根据权利要求7所述的半导体存储装置，其特征在于，所述分离电路包括多个锁存器电路，从输入端共同输入向所述共用端子供给的数据，各自的输出端与对应的写入用的放大器的输入端连接；和时序控制电路，与所述m比特的地址信号相对应，分别向所述多个锁存器电路提供采样用的时钟信号。
10.根据权利要求9所述的半导体存储装置，其特征在于，所述时序控制电路，输入控制数据写入的控制信号，把根据所述控制信号生成的采样用的时钟，提供给所述多个锁存器电路中对应的锁存器电路。
11.根据权利要求7所述的半导体存储装置，其特征在于，所述分离电路包括存储部，存储依次向所述共用端子供给的1页的量的数据，且并行的输出。
12.根据权利要求11所述的半导体存储装置，其特征在于，包括解码器，输入从所述地址专用端子输入的地址信号并进行解码，根据解码结果，输出控制向所述存储部的数据的写入的信号。
13.根据权利要求1所述的半导体存储装置，其特征在于，包括地址/数据切换控制电路，至少输入表示从所述半导体存储装置外部向所述半导体存储装置供给的地址信号有效的第1控制信号、控制数据写入的第2控制信号以及控制读出数据的输出的第3控制信号，根据输入的所述第1至第3控制信号，供给所述半导体存储装置内的电路中需要的多个控制信号；输入缓冲器，输入端连接于所述共用端子，当控制读出数据的输出的所述第3控制信号为非激活状态时，把从所述地址/数据切换控制电路以激活状态输出的第4控制信号，作为输出控制信号而输入，由输入的所述输出控制信号控制其激活、非激活，当为激活时，输出来自所述输入端的信号；第1锁存器电路，把接收到表示所述地址信号有效的所述第1控制信号被激活、从所述地址/数据切换控制电路以激活状态输出的第5控制信号，作为采样用的时钟而输入，与输入的所述采样用的时钟相对应，对从所述输入缓冲器输出的地址信号进行采样，将所述采样了的地址信号输出至对地址信号进行解码的解码器；第2锁存器电路，把接收到控制所述写入的所述第2控制信号被激活、从所述地址/数据切换控制电路输出的第6控制信号，作为采样用的时钟而输入，与输入的所述采样用的时钟相对应，对从所述输入缓冲器输出的数据信号进行采样并输出；输出缓冲器，当控制所述读出数据的输出的所述第3控制信号为激活状态时，把从所述地址/数据切换控制电路以激活状态输出的第7控制信号，作为输出控制信号而输入，由输入的所述输出控制信号控制其激活、非激活，当为激活时，向所述共用端子输出读出数据；页面内地址解码器，输入从所述地址专用端子输入的地址信号并解码页面内地址；和寄存器/多路复用电路，具有输入预定的规定个数的数据并存储保持的存储部和多路复用电路，该多路复用电路，当由页模式写入时，根据所述页面内地址解码器的解码结果，存储从所述第2锁存器电路依次输出的多个数据，向所述单元阵列并行输出所述多个数据，当由页模式读出时，并行的接收来自所述单元阵列的读出数据，根据所述页面内地址解码器的解码结果，向所述输出缓冲器依次输出。
14.根据权利要求13所述的半导体存储装置，其特征在于，所述存储部包括存储1页的量的数据的寄存器。
15.根据权利要求13所述的半导体存储装置，其特征在于，进一步包括控制电路，输入接收到表示所述地址信号有效的所述第1控制信号被激活而从所述地址/数据切换控制电路输出的触发信号，根据所述触发信号，输出用于在所述存储单元阵列选择页面内的起始地址的控制信号。
16.根据权利要求13所述的半导体存储装置，其特征在于，进一步包括地址变化检测电路，当检测到从所述共用端子输入的所述地址信号的变化时，输出触发信号；和控制电路，接收从所述地址变化检测电路输出的所述触发信号，输出用于在所述存储单元阵列选择页面的起始地址的控制信号。
17.根据权利要求15所述的半导体存储装置，其特征在于，所述控制电路，接收所述触发信号，把用于在所述存储单元阵列选择页面的起始地址的控制信号，输出至所述存储单元阵列以及所述寄存器/多路复用电路。
18.根据权利要求13所述的半导体存储装置，其特征在于，所述单元阵列包括为了数据保持需要更新的动态存储单元；和与静态随机存取存储器相对应的接口。
19.根据权利要求2所述的半导体存储装置，其特征在于，1页由2m个字构成，进行页面内的2m个字数据的连续存取。
20.一种电子装置，具有权利要求1的半导体存储装置。
21.一种半导体存储装置的控制方法，其特征在于，地址端子的一部分作为与输出用或输入输出用的数据端子共用的共用端子使用，把所述地址端子剩余的一部分或全部作为页面内的存取用的地址端子使用，包括以下步骤锁存从所述共用端子输入的地址信号；和锁存所述地址信号后，把所述共用端子作为数据端子使用，对于由从所述共用端子输入的地址信号所选择的页，根据从所述页面内存取用的地址专用端子输入的地址信号，进行所述页面内的数据的连续存取。
22.根据权利要求21所述的半导体存储装置的控制方法，其特征在于，所述半导体存储装置输入(n+m)比特(n、m为规定的正整数)的地址信号，所述共用端子由用于输入n比特的地址信号的地址端子的一部分或全部、和用于进行比特幅度为n比特以下的数据的输出的数据端子共用，所述页面内的存取用的所述地址专用端子输入m比特的地址信号，读出时，输入n比特的地址信号后，使用从所述地址专用端子输入的m比特的地址信号，从所述共用端子连续的输出所选择的页面内的多个数据。
23.根据权利要求21所述的半导体存储装置的控制方法，其特征在于，所述半导体存储装置输入(n+m)比特(n、m为规定的正整数)的地址信号，所述共用端子由用于输入n比特的地址信号的地址端子的一部分或全部、和用于进行比特幅度为n比特以下的数据的输出的数据端子共用，所述页面内的存取用的所述地址专用端子输入m比特的地址信号，写入时，输入n比特的地址信号后，使用从所述地址专用端子输入的m比特的地址信号，从所述共用端子连续的输入的多个数据，被写入到所选择的页面内。
24.根据权利要求22所述的半导体存储装置的控制方法，其特征在于，1页由2m个字构成，进行页面内的2m个字数据的连续存取。
全文摘要
一种半导体存储装置，至少包括共用端子，用于输入n比特地址信号的地址端子的一部分或全部、与用于进行比特幅度在n比特以下的数据的输出的数据端子共用；地址专用端子，输入m比特的地址信号，读出时，输入n比特的地址信号后，使用从地址专用端子输入的m比特的地址信号，从上述共用端子连续的读出选择的页面内的多个数据。
文档编号G11C5/06GK1624800SQ20041009265
公开日2005年6月8日 申请日期2004年11月15日 优先权日2003年11月13日
发明者高桥弘行, 下山隆登, 广田卓哉 申请人:恩益禧电子股份有限公司