专利名称：用于可变电阻存储器感测的偏斜感测放大器的制作方法
技术领域：
本发明涉及一种用于感测可变电阻存储器元件的电阻的方法和设备。
背景技术：
可变电阻存储器装置将二进制数据存储作为两个不同的电阻值，其中一个高于另一个。可变电阻存储器与DRAM的不同之处在于，它们将二进制值表示为电阻性存储器元件的电阻，而不是电容上的电荷。该电阻值表示逻辑“0”或逻辑“1”的特定的二进制值。可变电阻存储器是非易失性的，而DRAM当中使用的电容结构是易失性的。当感测可变电阻存储器装置的电阻值时，可以通过比较经受读取操作的存储器单元的电阻与参考单元的电阻来确定被读取单元的电阻值以及它的逻辑状态。然而，如果参考单元是损坏的并且阵列当中的一列存储器单元使用的是同样的损坏的参考单元的话，那么一整列存储器单元就会具有错误的电阻读数。另外，需要特定的电路来设置参考单元的电阻值，并且用于这种安排的感测放大器电路往往是复杂且庞大的。
同时，用于可变电阻存储器装置的感测方案典型地具有一个独特的体系结构，它与在典型DRAM电路中所使用的不同。已经生产出大量的DRAM，DRAM感测技术也得到了很好的发展。使用DRAM感测技术的装置因此受益于技术成熟性和制造规模化的效率。所以，希望电阻存储器装置的读取和写入电路与现有的DRAM存储器装置中的相应电路尽可能地相似。
发明概述本发明提出了一种用于感测可变电阻存储器单元的电阻状态的感测放大器。该感测放大器通过第一和第二列线连接到存储器单元。首先对列线预充电以使之彼此之间具有一定电势。此后，通过允许电流流过可变电阻存储器单元来对列线之间的电势进行放电。列线之间的电势的完全放电所需的时间部分地由可变电阻存储器单元的电阻来确定。通过低电阻状态的存储器单元放电的列线将会比通过高电阻状态的存储器单元放电的列线放电得更快。因此，可以感测在特定感测时间的列线的放电状态，以发现与列线连接的存储器单元是处于高电阻状态还是处于低电阻状态。在一段时间间隔之后感测列线的放电状态，该时间间隔足以使列线之间的电势通过低电阻存储器单元完全放电，但不足以使列线之间的电势通过高电阻存储器单元完全放电。在感测时间，如果列线处于相等的电势，那么连接这些列线的电阻存储器单元被认为处于低电阻状态。在感测时间，如果列线处于不相等的电势，那么连接这些列线的电阻存储器单元被认为处于高电阻状态。
在一个实施例中，感测放大器包括一对具有第一电导率的交叉耦合晶体管，一对具有第二电导率的交叉耦合晶体管，一个耦合到第一感测线的具有第一电导率的晶体管，以及一个耦合到第二感测线的具有第二电导率的晶体管。该对具有第一电导率的交叉耦合晶体管被制作成彼此不同，以使得在它们之间存在一个偏移电压。在操作中，对列线进行预充电以便在它们之间产生预定的电压差，然后使能一个选定的存储器单元以使列线与该单元的电阻并联。在列线被桥接之后，以预定的时间周期操作该感测放大器，并根据该单元的电阻来感测这些线是否已经平衡。
在另一个示例性的实施例中，所述偏移感测放大器包括一对具有第一电导率的交叉耦合晶体管，以及一个耦合到第一感测线的具有第一电导率的晶体管。
同时还提出了一种操作可变电阻存储器阵列的方法。
附图的简要说明通过结合附图的下列详细说明，本发明的这些以及其它方面将会被更清楚的了解。
图1示出了本发明的一个示例性实施例；图2示出了在感测操作期间的本发明的时序；图3A示出了在对处于低电阻状态的存储器单元的感测期间、根据本发明的示例性电路；图3B示出了在对处于高电阻状态的存储器单元的感测期间、根据本发明的示例性电路；图4示出了根据本发明的另一个示例性实施例；以及图5示出了本发明用在处理器电路中的情况。
发明的详细说明图1示出了根据本发明第一示例性实施例所构造的存储器阵列100的一部分，其中一对示例性可变电阻存储器单元110和120连接在列线130、140之间。一个不平衡感测放大器150也连接在列线130、140之间。该感测放大器150同时具有P沟道和N沟道部分。P沟道部分具有晶体管102、104和106，并且连接到P感测线160。N沟道部分具有晶体管108、112和114，并且连接到N感测线170。选择晶体管126和128选择特定的要感测的列。使能晶体管132或134选择特定的要感测的存储器单元110、120。
在感测操作之前，列线140可以被预充电到例如820mV，同时列线130可以被预充电到例如600mV。因此，在列线140、130之间建立了差动电压。在感测操作期间，通过所选取的存储器单元的电阻，预充电的列线130、140被并联到一起。在这种操作期间，重要的是要防止对所选取的存储器单元的意外写入。为了防止意外写入，在大多数情况下，所选取的存储器单元110、120之间的差动电压被保持在小于250mV。
如图2所示，两个与电阻110相连的列线被最初预充电至220mV的差值(0.82v-0.60v)。用存储器单元110来举例说明，当存取晶体管132被接通时，列线130、140将“平衡”或者一同达到一个公共电压(0.71v)。包含在存储器单元110中的电阻值以及列线130、140当中的电容将确定这个平衡过程多快完成。例如，如果存储器单元110保持一个低(例如10KΩ)电阻值，则如图2所示，该平衡过程应该在大约5纳秒内完成。相反地，当存储器单元110保持一个高(例如1MΩ)电阻值时，直到已经过去几百纳秒之后该平衡过程才会完成。
本发明的示例性实施例检测两个电压状态。第一个状态是在感测时间当列线130、140处于大致相等的电压(逻辑‘0’)时，而第二个是当它们大致相差200mV(逻辑‘1’)时。使用本发明的不平衡感测放大器150允许对这两种状态进行检测。当列线130、140处于大致相等电压时，典型的电压感测放大器将不操作。需要列线130、140之间的最小值为100mV的差值来确定一根列线具有比另一根更大的电压。通过有意地使感测放大器在一个方向上偏斜100mV，那么将始终在偏斜的方向上感测当130、140处于基本上相等电平时的状态。为了在相反方向上进行感测，130、140上的电压差值必须足以克服该偏斜(100mV)加上另一个100mV，该另一个100mV是典型的感测放大器需要来确定哪一个电压更高的电压。在图2实施例中，对于示例性的10KΩ电阻来说，5纳秒之后，两个列线130、140会在大约710mV处处于非常接近相等的电压。相反地，对于示例性的1MΩ电阻来说，在5纳秒之后，两个列线130、140大致相差200mV。本发明通过使用与在DRAM中所使用的相类似的简单电压感测放大器来确定高和低状态(1MΩ和10KΩ)之间的差值。一个例子是通过图1的感测放大器150所示出的，但是本发明不专门限于这样的配置。
当存储器单元110处于高电阻状态(例如1MΩ)时，感测放大器150确定该电阻将没有难度，因为如图2所示，检测列线130、140之间的大电压差值对于感测放大器150来讲是非常容易的。这是因为，5纳秒之后，两个列线130、140上的电压仍相差很远。然而，在没有偏移的情况下，当存储器单元具有低(例如10KΩ)电阻时，列线130、140之间的电压不足以使感测放大器150“翻转”，因为感测放大器150不能辨别哪个线更高或更低。通过有意地为感测放大器150的一个输入引入100mV的偏移解决了这个问题。当列线电压基本上相等的时候，这个偏移具有翻转或强制感测放大器150跃迁的作用。因此，该100mV的偏移确保了当所感测的电阻处于低(10KΩ)状态时，该感测放大器将得到一个确定性的结果。此外，对传统的感测放大器进行适配以使其具有由图示的感测放大器150所例示的特征，这只需要对常规DRAM感测放大器的制作工艺作出较小的修改即可。
上面描述的偏移可以通过多种方式来实现。一种方式是制作晶体管104，使其大约是晶体管106的沟道宽度的75％。另一种示例性方式是制作交叉耦合晶体管104和106，以使它们具有不同的阈值(Vt)电压。感测放大器150还可以连同相关联的电容性和/或电阻性电路一起制作，以提供该偏移。
现在参考图3A将对通过根据本发明的感测放大器感测低(10KΩ)电阻存储器单元的过程进行更详细的说明。在图3A中会看到将要感测的电阻性存储器单元110。在这个例子中，电阻性存储器单元110处于低电阻状态，例如表现为大约10KΩ的电阻。电阻性存储器单元110在第一列线130和第二列线140之间与晶体管132串联耦合。晶体管132包括耦合到标注为行1的行线的栅极。
在预备时间间隔期间，晶体管132处于非导通状态，并在列线130、140之间建立了一个差动电势。此后，在初始时间，将第一使能信号施加到行1。作为响应，晶体管132在列线130和140之间按箭头119所示传导电流。这个电流的大小与存储器单元110的电阻(大约10KΩ)函数相关，并且与列线130和140之间的电势函数相关。如上面所讨论的那样，RC时间常数取决于列线130和140的电容、列线130和140之间的电势以及电阻性存储器单元110的电阻。在假定电阻性存储器单元处于低电阻状态的情况下，放电列线130和140之间的电势的时间相对要短。因此，在适当的持续时间之后(即在感测时间)，列线130和140的电势将基本上相等。这与处于高电阻状态的存储器单元的结果形成了对比，对于这种情况，RC时间常数相对较长，并且在感测时间在列线130和140之间仍会发现相当大的电势。
在感测时间，将第二使能信号施加给耦合到P沟道晶体管102的栅极的P感测线160。由此使能晶体管102，以在Vdd与晶体管104和106各自的源极之间提供导通路径。因为列线130和140处于基本上相等的电势，所以分别耦合到列线130、140的晶体管104和106各自的栅极也处于基本上相等的电势。然而，作为上面说明的偏移的结果，晶体管104和106表现为如同列线130、140之间存在例如大约100mV的电压差一样。因此，P沟道晶体管102被使能(即变为导通)，而P沟道晶体管106被禁用。导通的P沟道晶体管104允许电流按箭头124所示流过晶体管102和104。因此，当列线140的电容被充电时，列线140呈现为接近Vdd的电势。
在晶体管102被使能的适当时间间隔之后，第三感测信号被施加给耦合到N沟道晶体管112的栅极的N感测线170。N沟道晶体管112因此构成了地与晶体管108和114各自的源极之间的导通路径。由于P感测晶体管102、104和106的上述动作，列线130和140现在处于显著不同的电势。分别耦合到列线130和140的晶体管108和114各自的栅极因此也处于显著不同的电势。因此，在晶体管108保持基本上不导通的同时，使能晶体管114，以便连同晶体管112一起提供列线130与地之间的导通路径。电流按箭头122所示流过该导通路径。列线130上的剩余电势从而被放电到地。因此上述感测操作将列线140驱动到Vdd电势，并将列线130驱动到地电势。
参照图3B，可以理解通过根据本发明的感测放大器感测高电阻存储器单元的过程。高电阻(例如1MΩ)电阻性存储器单元120在该电阻性存储器装置的第一列线130和第二列线140之间与晶体管134串联耦合。晶体管134包括耦合到标注为行2的行线的栅极。如上关于对低电阻单元的感测所述，在预备时间间隔期间，晶体管134处于非导通状态，并且在列线130、140之间建立了一个差动电势。此后，在初始时间，将第一使能信号施加给行2。作为响应，晶体管134在列线130和140之间按箭头121所示传导电流。当感测1MΩ电阻时，列线130、140花费相对较长的时间达到平衡，以至于在平衡过程完成之前很久，感测操作就已完成。因此，当感测放大器150的P沟道晶体管160接通或“开启(fire)”时，列线130、140之间仍将会有大致200mV的差值。因为在感测放大器中内建了100mV的偏移(偏斜)，这个200mV的差值将提供100mV(200mV-100mV)的信号以触发该感测放大器。因此，使能晶体管160，以闭合Vdd与列线130之间的导通路径。作为响应，电流按箭头123所示从Vdd流到列线130，并且列线140被充电到电压Vdd。同时，晶体管104保持在非导通状态。在感测放大器150的P沟道晶体管102开启几纳秒之后，N沟道晶体管112开启，以闭合列线140与地之间的电流路径。因此电流按箭头125所示将列线140放电到地电势。鉴于前面所述，很清楚如果在感测时列线130处于Vdd电势而列线140处于地电势的话，那么被感测的存储器单元就处于低电阻状态。相反地，如果在感测时列线140处于Vdd电势而列线130处于地电势的话，那么被感测的存储器单元则处于高电阻状态。
因为可变电阻存储器单元110没有必要被刷新，因此本发明的感测放大器250可以不如DRAM中所使用的感测放大器复杂。这样的例子在图4中示出，其中P沟道感测放大器单独地就足以完成必要的感测，而不需要图1的感测放大器的N沟道部分。
正如早先所陈述的那样，为了避免意外地改变可变电阻存储器单元110当中的值，该单元两端的电压优选地不要大于250mV。然而，如果感测该单元的时间间隔更短的话，也可以在可变电阻存储器单元110两端的电压处于300mV或更大的情况下进行操作。通过仔细地监视感测时间间隔，存储器单元110可以以更高的差动电压来操作，例如单元110两端的电压可以高达大约800mV或更高。
图5说明了使用根据本发明的电阻性存储器装置100的示例性处理系统800。该处理系统500包括一个或多个耦合到本地总线504的处理器501。存储器控制器502和主总线桥503也耦合到本地总线504。该处理系统500可以包括多个存储器控制器502和/或多个主总线桥503。存储器控制器502和主总线桥503可以集成为一个单个装置506。
存储器控制器502还耦合到一个或多个存储器总线507。每个存储器总线接受各存储器组件508。任何一个存储器组件508可以包括本发明的可变电阻存储器阵列。
存储器组件508可以是存储器卡或存储器模块。存储器控制器502还可以耦合到高速缓冲存储器505。高速缓冲存储器505可以是处理系统中仅有的高速缓冲存储器。可选地，其它装置(例如处理器501)也可以包括高速缓冲存储器，其可以形成具有高速缓冲存储器505的高速缓存层次。如果处理系统500包括作为总线主控或支持直接存储器存取(DMA)的外设或控制器的话，存储器控制器502可以实施高速缓冲一致性协议。如果存储器控制器502耦合到多个存储器总线507的话，那么每个存储器总线507可以并行操作，或者不同的地址范围可以被映射到不同的存储器总线507。
主总线桥503耦合到至少一个外围总线510。不同的装置(如外围的或附加的总线桥)可以耦合到外围总线510。这些装置可以包括存储控制器511、混合I/O装置514、次级总线桥515、多媒体处理器518以及传统装置(legacydevice)接口520。主总线桥503还可以耦合到一个或多个专用高速端口522。在个人计算机中，所述专用端口例如可以是加速图形端口(AGP)，其用于耦合到处理系统500中的高性能视频卡。
存储控制器511通过存储总线512将一个或多个存储装置513耦合到外围总线510。例如，存储控制器511可以是SCSI控制器，并且存储装置513可以是SCSI盘。I/O装置514可以是任何类型的外设。例如，I/O装置514可以是局域网接口，比如以太网卡。次级总线桥可以用于通过另一总线将附加装置与处理系统进行接口。例如，次级总线桥可以是用于将USB装置517耦合到处理系统500的通用串行端口(USB)控制器。多媒体处理器518可以是声卡、视频捕捉卡或者任一种类型的媒体接口，其也可以耦合到诸如扬声器519之类的一个附加装置。传统装置接口520用于将传统装置(例如旧式键盘或鼠标)耦合到处理系统500。
图5中说明的处理系统500仅仅是可以使用本发明的示例性处理系统。虽然图5说明的处理体系结构特别适合于通用计算机(比如个人计算机或工作站)，但是应当认识到，可以作出公知的修改来配置处理系统500，以使其变得更适于在多种应用当中使用。例如，很多需要处理的电子装置可以通过使用依赖于CPU 501的更简单的体系结构来实现，其中CPU 501耦合到各存储器组件508和/或存储器装置509。所述修改例如可以包括去掉不需要的组件、增加专用装置或电路以及/或者将多个装置集成到一起。
虽然已经参考特定的示例性实施例对本发明作出了描述和说明，但是应当理解，在不背离本发明的精髓和范围的情况下，可以作出很多种修改和替换。因此，不要认为本发明受限于前面的描述，本发明只受限于所附权利要求书的范围。
权利要求
1.一种存储器电路，包括一个可变电阻存储器单元；一个用于选择性地在所述存储器单元两端施加一个电压差的电路；以及一个感测放大器，其选择性地耦合在所述存储器单元两端，用于在施加所述差动电压的预定时间周期后，根据存在于所述单元两端的电压状态来确定所述单元的逻辑状态。
2.如权利要求1的存储器电路，其中所述用于选择性施加的电路包括一个预充电电路和一个选择电路，所述预充电电路用于将一对导线预充电到所述差动电压，所述选择电路用于选择性地在所述预充电的导线对两端连接所述可变电阻存储器单元。
3.权利要求2的存储器电路，其中所述导线对是一对位线。
4.权利要求1的存储器电路，其中所述感测放大器具有不平衡的电压感测特性。
5.权利要求3的存储器电路，其中所述选择电路包括一个耦合到字线的存取晶体管。
6.权利要求1的存储器电路，其中所述电压差是由分别施加到所述存储器单元的相对侧的不同的正电压所产生的。
7.一种存储器电路，包括一个具有可变电阻的存储器单元；一个感测放大器，用于测量所述存储器单元的电阻并通过第一和第二列线连接到所述存储器单元，所述感测放大器包括一对交叉耦合晶体管；以及一个连接到所述交叉耦合晶体管对并且耦合到第一感测线的晶体管，其中所述交叉耦合晶体管在操作特性上彼此不同，以使得在它们之间存在感测偏移电压。
8.权利要求7的存储器电路，其中所述偏移电压帮助所述感测放大器正确地感测所述存储器单元的电压状态。
9.权利要求7的存储器电路，其中所述具有第一电导率的交叉耦合晶体管对具有不同的沟道长度。
10.权利要求7的存储器电路，其中所述具有第一电导率的交叉耦合晶体管对具有不同的阈值电压。
11.权利要求7的存储器电路，其中所述具有第一电导率的交叉耦合晶体管对具有不同的阈值电压。
12.权利要求7的存储器电路，其中所述具有第一电导率的交叉耦合晶体管对具有不同的关联电阻。
13.权利要求7的存储器电路，还包括一个预充电电路，其用于将所述列线预充电到一个预定的差动电压。
14.权利要求13的存储器电路，其中所述预定的差动电压是由分别施加到所述列线的正电压来处理的。
15.一种存储器电路，包括一个具有可变电阻的存储器单元；以及一个感测放大器，用于测量所述存储器单元内的电阻并通过第一和第二列线连接到所述存储器单元，所述感测放大器包括具有第一电导率的第一交叉耦合晶体管对；与所述第一交叉耦合晶体管对相邻的具有第二电导率的第二交叉耦合晶体管对；一个连接到所述第一交叉耦合晶体管对并耦合到第一感测线的具有所述第一电导率的晶体管；以及一个连接到所述第二交叉耦合晶体管对并耦合到第二感测线的具有所述第二电导率的晶体管，其中所述第一交叉耦合晶体管对在操作特性上彼此不同，以使得在它们之间存在感测偏移电压。
16.权利要求15的存储器电路，其中所述偏移电压帮助所述感测放大器正确地感测所述存储器单元的电压状态。
17.权利要求15的存储器电路，其中所述具有第一电导率的交叉耦合晶体管对具有不同的沟道长度。
18.权利要求15的存储器电路，其中所述具有第一电导率的交叉耦合晶体管对具有不同的阈值电压。
19.权利要求15的存储器电路，其中所述具有第一电导率的交叉耦合晶体管对具有不同的阈值电压。
20.权利要求15的存储器电路，其中所述具有第一电导率的交叉耦合晶体管对具有不同的关联电阻。
21.权利要求15的存储器电路，还包括一个预充电电路，其用于将所述列线预充电到一个预定的差动电压。
22.权利要求21的存储器电路，其中所述预定的差动电压是由分别施加到所述列线的正电压来处理的。
23.一种感测可变电阻存储器单元的方法，包括将一对列线设置到一个预定的差动电压；选择生地在所述列线之间连接所述存储器单元；在所选取的存储器单元从所述列线接收到所述差动电压的一个预定时间周期之后，操作一个在其相应输入端耦合到所述列线的感测放大器，以确定所述存储器单元的电阻状态。
24.如权利要求23的方法，其中所述感测放大器具有不平衡的操作特性，所述不平衡的操作特性在所述输入端产生了电压感测偏移。
25.权利要求23的方法，其中所述预定电压小于使所述单元被写入的电压。
26.权利要求25的方法，其中所述电压感测偏移是由具有不同沟道长度的交叉耦合晶体管对产生的，其提供所述输入感测偏移电压。
27.权利要求25的方法，其中所述电压感测偏移是由具有不同沟道长度的交叉耦合晶体管对产生的，其提供所述输入感测偏移电压。
28.权利要求25的方法，其中所述电压感测偏移是由具有不同关联电容的交叉耦合晶体管对产生的，其提供所述输入感测偏移电压。
29.权利要求25的方法，其中所述电压感测偏移是由具有不同关联电阻的交叉耦合晶体管对产生的，其提供所述输入感测偏移电压。
30.权利要求23的方法，其中所述感测是由一个预充电电路来执行的，该预充电电路用于将所述列线预充电到一个预定的差动电压，所述存储器单元被安排成通过所述存储器单元使所述差动电压均衡。
31.权利要求23的方法，其中所述预定差动电压是通过将所述列线设置到相应的正电压而产生的。
32.权利要求23的方法，其中所述激活步骤还包括至少使能所述感测放大器的第一交叉耦合的晶体管对电路。
33.权利要求32的方法，其中所述激活步骤还包括使能第二交叉耦合的晶体管对。
34.一种处理器电路，包括一个处理器；以及一个存储器装置，用于与所述处理器交换数据，所述存储器装置包括一个可变电阻存储器单元；一个用于选择性地在所述存储器单元两端施加电压差的电路；以及一个选择性地耦合在所述存储器单元两端的感测放大器，其用于在施加所述差动电压的一个预定时间周期之后，根据存在于所述单元两端的电压状态来确定所述单元的逻辑状态。
35.权利要求34的处理器电路，其中所述用于选择性施加的电路包括一个预充电电路和一个选择电路，所述预充电电路用于将一对导线预充电到所述差动电压，所述选择电路用于选择性地在所述预充电的导线对之间连接所述可变电阻存储器单元。
36.权利要求34的处理器电路，其中所述导线对是一对位线。
37.权利要求34的处理器电路，其中所述感测放大器具有不平衡的电压感测特性，其提供所述输入感测偏移电压。
38.权利要求34的处理器电路，其中所述选择电路包括一个耦合到字线的存取晶体管。
39.权利要求34的处理器电路，其中所述电压差是由分别施加到所述存储器单元的相对侧的不同的正电压所产生的。
40.一种存储器感测电路，包括第一和第二列线；一一个可变存储器元件，其可以被选择性地连接在所述列线之间；一个预充电电路，用于将所述列线预充电到一个预定的差动电压；以及一个感测电路，用于在将所述电阻选择性地连接在所述列线之间的一个预定时间周期之后，感测所述列线之间的电压。
41.权利要求40的感测电路，其中所述感测放大器具有一对不平衡的导通支路，并且因此适于提供所述输入感测偏移电压。
全文摘要
一种可变电阻存储器感测放大器，其具有内建偏移以在电阻性存储器单元处于低电阻状态时帮助切换感测放大器。该内建偏移可以通过改变感测放大器当中的晶体管的尺寸、阈值电压、关联电容或关联电阻来实现。
文档编号G11C11/16GK1820323SQ200480019457
公开日2006年8月16日 申请日期2004年5月7日 优先权日2003年5月9日
发明者G·赫什, J·R·贝克, J·穆尔 申请人:微米技术有限公司