专利名称：非易失性存储器及其制造方法
技术领域：
本公开内容一般涉及存储器设备，特别涉及一种非易失性存储器设备及其制造方法。
背景技术：
已经披露了可以使用热载流子注入(HCI注入)、采用反向阱/源偏压的HCI注入、或Fowler-Nordheim(FN)隧道化来通过电子对具有带内嵌硅纳米晶体的电介质的非易失性存储器单晶体管位单元(bitcell)进行充电。可以通过相对于纳米晶体的顶部或底部电介质、利用Fowler-Nordheim隧道化对纳米晶体进行放电。单晶体管位单元的FN隧道化编程/擦除或HCI编程/FN擦除的阵列体系结构考虑也被理解。虽然垂直FN编程是极低电流操作，但是它导致长的编程时间(例如，1-10毫秒左右)和低效的位单元，其中每个位单元具有两个晶体管，或者在位线方向上具有两个平行导体。HCI编程以高编程电流(例如，100-200微安左右)为代价，导致高效的位单元和快速编程(例如，1-10微秒左右)。
还已经披露了与氧化物-氮化物-氧化物(ONO)存储层相组合的在分裂门(split-gate)位单元中的源侧注入可以与热空穴擦除或者与通过SONOS器件的薄顶部氧化物的擦除一起使用。然而，热空穴擦除导致氧化物降解，从而引起读取干扰，并且ONO层的薄顶部氧化物擦除对于100毫秒到1秒左右的擦除时间导致对读取干扰的易感性。
因此，需要组合高可靠性编程/擦除操作和低写入功率的位单元。
本发明通过示例进行描述并且不受附图的限制，其中相同的附图标记表示类似的单元，并且其中图1是根据本公开内容的一个实施例的具有分裂门的非易失性存储器设备的横截面图，其中该分裂门具有内嵌在电介质层中的纳米簇(nanocluster)，以便进行电荷存储；图2是根据本公开内容的另一实施例的具有分裂门的非易失性存储器设备的横截面图，其中该分裂门具有内嵌在电介质层中并且位于多晶硅隔离物下面的纳米簇；图3是根据本公开内容的另一实施例的非易失性存储器设备的示意图；以及图4是根据本公开内容的另一实施例的包括浅植入物的非易失性存储器设备的横截面图。
本领域的技术人员应当理解，附图中的单元是为了简单和清楚而示出的，并且不一定是按比例绘制的。例如，附图中某些单元的尺寸可能相对于其它单元被放大，以便帮助提高对本公开内容的实施例的理解。
具体实施例方式
图1是根据本公开内容的一个实施例的具有分裂门的非易失性存储器设备10的横截面图，其中该分裂门具有内嵌在电介质层中的纳米簇，以便进行电荷存储。存储器设备10包括衬底，其具有第一传导性类型的位单元阱12，位单元阱12覆盖在与第一传导性类型相反的第二传导性类型的深阱14上。在一个实施例中，第一传导性类型包括p类型并且第二传导性类型包括n类型搀杂物。
存储器设备10还包括选择门晶体管15，该选择门晶体管包括门电介质16和门电极18。存储器设备10还包括控制门晶体管21，该控制门晶体管至少包括第一电介质22、纳米簇层24、第二电介质26、以及门电极28。在一个实施例中，第一电介质22、纳米簇层24、以及第二电介质26的结构形成电荷存储结构，该纳米簇用于电荷存储。另外，第一电介质22包括顶部氧化物/纳米簇表面并且形成F/N隧道化电介质。第二电介质26包括底部氧化物/纳米簇表面并且形成底部电介质。在一个实施例中，纳米簇包括硅纳米晶体。
选择门晶体管15通过窄电介质20与控制门晶体管21分离。窄电介质20在选择门和控制门晶体管之间具有大约小于200埃(＜20nm)的尺寸。窄电介质20可以包括例如窄氧化物侧壁电介质。存储器设备10还包括源/漏区域30和32。如这里所述的存储器设备10的各个层和掺杂区域可以分别使用本技术领域的公知技术进行制造。
在一个实施例中，存储器设备10包括分裂门器件，其中纳米簇层被内嵌在第一和第二电介质层之间，其中分裂门器件用于非易失性电荷存储。也就是，分裂门器件具有控制门晶体管和选择门晶体管，其中控制门晶体管具有内嵌在底部和顶部电介质之间的纳米簇，并且选择门晶体管具有门电介质。第一和第二电介质层包括具有35-70左右的厚度的电介质。另外，分裂门器件的多个晶体管由窄电介质区分离，使得源侧注入是可能的。
在表1和表2中提供了采用被施加到存储器设备10的1位存储单元上的偏压的源侧注入的例子。也就是，表1提供了各种位单元工作电压，其用于执行通过存储器设备10的1位存储单元的顶部电介质26、利用Fowler-Nordheim隧道化而执行的擦除操作。另外，表2提供了各种位单元工作电压，其用于执行通过存储器设备10的1位存储单元的底部电介质22、利用Fowler-Nordheim隧道化而执行的擦除操作。读电流在与写电流相反的方向上流动。
在图1的实施例中，位单元工作电压如下。存储器设备10的位单元阱12包括位单元阱电压Vpw的p型阱。选择门18包括多晶硅选择门，其中选择门电压Vsg被施加到其上。控制门28包括多晶硅控制门，其中控制门电压Vcg被施加到其上。源和漏区域(30，32)处于各自的源/漏电压Vsource/Vdrain。在这些表中，Vdd代表正电源电压，b/c Vt代表位单元阈值电压，以及“浮动(float)”代表没有耦接到电压或地。
表1针对1位存储用于通过顶部氧化物的擦除的位单元工作电压
表2针对1位存储用于通过底部氧化物的擦除的位单元工作电压
图2是根据本公开内容的另一实施例的具有分裂门的非易失性存储器设备40的横截面图，其中该分裂门具有内嵌在电介质层中并且位于多晶硅隔离物(spacer-)下面的纳米簇。在图2的实施例中，设备40采用由聚乙烯隔离物(poly spacer)形成的控制门52构成。因此，可以存储两个位，在选择门44的每侧上有一位。
在一个实施例中，图2的设备40的写操作具有1-10μA左右的低编程电流和1-10μs左右的快速编程时间。擦除操作以低擦除电流和10-100ms左右的擦除时间对位单元块进行操作。在典型的非易失性存储器设备中，选择门使用50-100氧化物左右的薄门氧化物，其中该薄门氧化物类似于低电压晶体管氧化物。然而，在本公开内容的设备40中，选择门44包括具有70-90左右的厚度的高电压氧化物。这种高电压氧化物类似于输入/输出晶体管(I/O)氧化物。如果位单元阱12被施加+6V或-6V的偏压，则需要90厚度的氧化物，以便使得能够分裂位单元阱12和对应控制门之间的擦除电压。
在另一实施例中，设备40包括基于纳米簇的存储器器件，具有选择门晶体管58；薄膜存储栈，由具有50-70左右的厚度的底部氧化物46、大约20-25％的表面覆盖度的纳米簇层48、以及具有大约50的厚度的高温氧化物(HTO)的顶部氧化物50组成；以及侧壁隔离物控制门52，位于选择门44的两侧，并且位于薄膜存储(TFS)栈的上面。由于HTO是沉积氧化物，因此顶部氧化物50包括HTO，并且与在低温氧化物(例如，TEOS)中的大量电子或空穴陷阱场地相比，最小化在沉积氧化物中的电子或空穴陷阱场地的数目。因此，薄膜存储栈在位于相应的门电极52下面的区域中且包括顶部氧化物50、纳米簇48、以及底部氧化物46。另外，存储器设备40被配置成用于源侧注入编程和通过顶部氧化物50的Fowler-Nordheim隧道化擦除。如这里所述的设备40的各个层和掺杂区域可以分别使用本技术领域的公知技术进行制造。
在表3和表4中提供了采用被施加到存储器设备40的2位存储单元上的偏压的源侧注入的例子。也就是，图3提供了各种位单元工作电压，其用于执行通过存储器设备40的2位存储单元的顶部电介质50、利用Fowler-Nordheim隧道化而执行的擦除操作。另外，表4提供了各种位单元工作电压，其用于执行通过存储器设备40的2位存储单元的底部电介质46、利用Fowler-Nordheim隧道化而执行的擦除操作。读电流在与写电流相反的方向上流动。
在图2的实施例中，位单元工作电压如下。存储器设备10的位单元阱12包括位单元阱电压Vpw的p型阱。选择门44包括多晶硅选择门，其中选择门电压Vsg被施加到其上。控制门52包括多晶硅控制门，其中第一和第二控制门电压Vcg1、Vcg2分别被施加到其上。源和漏区域(30，32)分别处于源/漏电压Vsource/Vdrain。在这些表中，Vdd代表正电源电压，b/c Vt代表位单元阈值电压，Vo代表编程阈值电压，其中用一个或多个电子对纳米晶体进行充电，以及“浮动”代表没有耦接到电压或地。
表3针对2位存储用于通过顶部氧化物的擦除的位单元工作电压
表4针对2位存储用于通过底部氧化物的擦除的位单元工作电压
图3是根据本公开内容的另一实施例的非易失性存储器设备70的示意图。存储器设备70包括在多行和多列中排列的位单元阵列，包括根据这里公开的各个实施例的位单元，例如以标号72、74、76和78表示。存储器设备70还包括行解码器80、列解码器82、读出放大器84、以及用于控制行解码器80和列解码器82的控制电路88。行解码器80通过地址输入端90接收地址信息。列解码器82通过地址输入端92接收地址信息。读出放大器从列解码器82接收信号信息，并且在数据输出端94上输出放大的信息或数据。行解码器80对在地址输入端90上所接收的地址信息进行解码，并且在适当的字线96、98上输出信息。列解码器82对在地址输入端92上所接收的地址信息进行解码，并且通过位线100、102、104接收信息。
在一个实施例中，位单元72包括具有选择门晶体管112和侧壁晶体管114、116的存储器器件，其中侧壁晶体管114、116位于门晶体管112的对立侧上。侧壁晶体管114和116分别包括电介质纳米簇薄膜存储存储器栈118和120。电介质纳米簇薄膜存储存储器栈118和120包括类似于图1、2或4的栈。位单元72还包括分别耦接到对应位线102和104的源/漏区域122和124。另外，位单元72还包括耦接到电压电位Vwell的深阱区域，如由附图标记126所表示。
图4是根据本公开内容的另一实施例的包括浅植入物(implant)(132、134)的非易失性存储器设备130的横截面图。对于控制门晶体管(54、56)的隔离物器件的电荷中性(charge-neutral)控制门阈值电压，未作假定。使用在选择门形成(44)之后执行的浅锑或砷植入物(132、134)，相应隔离物器件的阈值电压Vt可以在零伏(0V)之下，从而减轻在读操作期间对控制门施加偏压的需要。换句话说，使用砷(As)或锑(Sb)的自对齐(self-aligned)反搀杂(counter doped)植入物在相应的隔离物器件下通过可选择的低沟道渗杂来制造存储器设备40。选择As和Sb的反搀杂物(counter dopant)是由于在后继的处理步骤中它们基本上不扩散的能力。另外，隔离物器件具有大约200-1000埃的沟道区域，即短沟道器件。从而，降低了隔离物器件的阈值电压而不降低短沟道隔离物器件的性能特性。
虽然针对特定传导性类型或电位极性对本发明进行了描述，但是本领域的技术人员应当理解，传导性类型和电位极性可以相反。
在前面说明书中，参照特定实施例描述了本发明。然而，本领域的普通技术人员应当理解，在不脱离如所附权利要求所述的本发明的范围的情况下，可以进行各种修改和改变。从而，说明书和附图被认为是说明性而非限制性的，并且所有这些修改都旨在包括在本发明的范围内。
上面关于特定实施例而描述了好处、其它优点和对问题的解决方案。然而，这些好处、优点和对问题的解决方案、以及可以产生任何好处、优点和解决方案或者使其变得更加明显的任何单元不应当被解释为是任何或所有权利要求的关键、必需或基本特征或单元。这里所使用的术语“包括(comprises、comprising)”或者任何其变体旨在涵盖非排除性包括，使得包括单元列表的处理、方法、产品或设备不仅仅包括那些单元，而是可以包括未明确列出或对于该处理、方法、产品或设备是内在的其它单元。
权利要求
1.一种对晶体管的电荷存储位置进行放电的方法，该方法包括将第一电压施加到晶体管的控制门，该控制门具有与该晶体管的选择门相邻的至少一部分，其中该晶体管包括电荷存储位置，该电荷存储位置包括设置在位于该控制门之下的在该晶体管的一个结构的电介质材料之内的纳米簇；以及将第二电压施加到位于该控制门之下的阱区域，其中施加的第一电压和施加的第二电压在该结构的两端产生电压差，以便从该电荷存储位置的纳米簇释放电子。
2.如权利要求1所述的方法，其中该晶体管包括位于控制门和选择门之间的电介质材料、以及设置在位于控制门和选择门之间的电介质材料之内的纳米簇。
3.如权利要求1所述的方法，还包括在将第一电压施加到控制门的同时，将第三电压施加到选择门，其中第三电压大约处于从等于第二电压到等于0伏特的范围内。
4.如权利要求1所述的方法，其中该晶体管还包括第二控制门，其位于选择门的相对于前述控制门的相反侧，该晶体管还包括包含有位于晶体管的第二结构的电介质材料中的纳米簇的第二电荷存储位置，并且包括位于第二控制门和选择门之间的电介质材料，其中对存储在第二电荷存储位置中的电荷进行放电包括将第三电压施加到第二控制门；以及将第四电压施加到位于第二控制门之下的阱区域，其中施加的第三电压和施加的第四电压在第二结构的两端产生电压差，以便从第二电荷存储位置的纳米簇释放电子。
5.一种包括多个存储器单元的存储器阵列，其中每个存储器单元包括晶体管，其包括控制门，位于衬底之上；选择门，位于衬底之上，控制门包括与选择门相邻的至少一部分；电荷存储位置，包括设置在位于控制门和衬底之间的电介质材料中的纳米簇；位于控制门和选择门之间的电介质材料；衬底中的第一电流端区域；衬底中的第二电流端区域；以及衬底中的沟道区域，位于第一电流端区域和第二电流端区域之间，其中控制门位于沟道区域的至少第一部分之上，并且选择门位于沟道区域的至少第二部分之上。
6.如权利要求5所述的存储器阵列，其中该多个存储器单元中的每个存储器单元的晶体管还包括第二控制门，位于衬底之上且位于选择门的相对于前述控制门的相反侧；第二电荷存储位置，包括设置在位于第二控制门和衬底之间的电介质材料中的纳米簇；以及位于第二控制门和选择门之间的电介质材料，其中第二控制门位于沟道区域的至少第三部分之上。
7.如权利要求5所述的存储器阵列，其中该多个存储器单元中的每个存储器单元的晶体管还包括设置在位于控制门和选择门之间的电介质材料中的纳米簇。
8.一种对位于存储器阵列的一行中的多个存储器单元的晶体管的电荷存储位置进行放电的方法，该方法包括将第一电压施加到字线，其中位于存储器阵列的一行中的多个存储器单元的每个存储器单元包括具有电荷存储位置的晶体管，该电荷存储位置包括设置在位于该晶体管的控制门和衬底之间的电介质材料中的纳米簇，其中该多个存储器单元中的每个存储器单元的晶体管的控制门耦接到字线并且位于衬底之上，其中该多个存储器单元中的每个存储器单元的晶体管的控制门的至少一部分与该晶体管的选择门相邻，其中电介质材料位于控制门和选择门之间；以及将第二电压施加到衬底中的阱区域，其中对于多个存储器单元中的每个存储器单元的晶体管，施加的第一电压和施加的第二电压在具有位于其中的电荷存储位置的纳米簇的电介质材料两端产生电压差，以便从电荷存储位置的纳米簇释放电子。
9.如权利要求8所述的方法，还包括在将第一电压施加到第一字线的同时，将第三电压施加到第二字线，其中第二字线耦接到该多个存储器单元中的每个存储器单元的晶体管的选择门，其中第三电压大约处于从等于第二电压到等于0伏特的范围内。
10.如权利要求8所述的方法，其中该多个存储器单元中的每个存储器单元的晶体管还包括第二控制门，其位于选择门的相对于前述控制门的相反侧，该多个存储器单元中的每个存储器单元的晶体管还包括第二电荷存储位置，其包括设置在位于该晶体管的第二控制门和衬底之间的电介质材料中的纳米簇，并且该晶体管包括位于第二控制门和选择门之间的电介质材料，其中该多个存储器单元中的每个存储器单元的晶体管的第二控制门耦接到第二字线，其中对存储在该多个存储器单元中的每个存储器单元的晶体管的第二电荷存储位置中的电荷进行放电包括将第三电压施加到第二字线；以及将第四电压施加到衬底中的阱区域，其中对于该多个存储器单元中的每个存储器单元的晶体管，施加的第三电压和施加的第四电压在具有位于其中的第二电荷存储位置的纳米簇的电介质材料的两端产生电压差，以便从第二电荷存储位置的纳米簇释放电子。
全文摘要
本发明公开一种对非易失性存储器的晶体管(10)的电荷存储位置进行放电的方法，包括分别对该晶体管的控制门(28)和阱区域(12)施加第一和第二电压。将第一电压施加到该晶体管的控制门，其中控制门具有与该晶体管的选择门(18)相邻的至少一部分。该晶体管包括电荷存储位置(24)，其具有位于控制门之下的该晶体管的一个结构的电介质材料(22、26)之内的纳米簇(24)。最后，将第二电压施加到位于控制门之下的阱区域(12)。施加的第一电压和第二电压在该结构的两端产生电压差，以便从电荷存储位置的纳米簇释放电子。
文档编号G11C16/06GK1816883SQ200480019272
公开日2006年8月9日 申请日期2004年7月13日 优先权日2003年7月31日
发明者欧文·J·普林兹 申请人:飞思卡尔半导体公司