专利名称：低电压工作动态随机访问存储器电路的制作方法
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背景技术：
方法
技术领域：
本发明主要涉及半导体存储器，尤其是动态随机访问存储器的控制电路。
2、相关技术描述动态随机访问存储器(DRAM)用作服务器、个人计算机和许多其他电子设备的主存储器。在DRAM的操作过程中，从存储单元上读取数据的核心感测操作是决定DRAM访问速度和最小工作电压的关键。降低工作电压对于现在和将来的应用非常重要，可以实现电量的节省和设备的稳定性。另外，由于更小的栅极—源极电压(VGS)才会有效，因此在低电压下的操作不可避免地会引发晶体管性能(速度)的降低。目前，减轻上述性能降低的唯一方法是缩减晶体管的阈电压。然而，阈电压的缩减也会引发通过晶体管甚至通过保持断开状态的晶体管的亚阈漏电流的指数增长。
亚阈漏电流可以成为全部电量消耗的重要部分，尤其是备用模式下的电量消耗。典型的例子，在DRAM自更新模式下的最大待机电流大约是100μA。当缩减了阈电压的晶体管(如低Vt晶体管)被使用时，0.13μm技术下典型的亚阈漏电流大约是10nA，并且当遇到类似125℃的较高温度时会达到1μA。典型的情况，感测放大器在不同的块中被两条位线共享，并且在每个块中有256个单元被连接到位线上(每位线256个单元)。因此，一个1吉比特(Gigabit)的DRAM拥有1024×1024×1024个单元，共有2×1024×1024个感测放大器。如果每个感测放大器的亚阈漏电流是1nA(10-9A)，总的亚阈漏电流是2×1024×1024×10-9＝2mA，其远远大于自更新模式下允许的最大待机电流。
附图1和附图2描述了现有的DRAM核心结构和相应的时序图。典型的情况，如图所示DRAM设备用折叠位线结构加以实现。存储阵列包括多个字线和位线。在附图1中，具有256个字线和256个位线对。因为在折叠位线结构中，每个位线对都有一个单元，存储阵列大小为256×256＝64k比特。每个位线对放置位线感测放大器，因此该存储阵列中共有256个感测放大器。DRAM中使用的感测放大器的典型结构是CMOS锁定读出放大器，例如包括晶体管mns1_1，mns1_2，mps1_1和mps1_2和具有源节点感测部件(SAN)和源节点恢复部件(SAP)的源节点，该CMOS锁定读出放大器与其他感测放大器连接。也就是说，如附图1所示，第一位线对(BL1和BLB1)的SAN和SAP节点与第二位线对(BL2和BLB2)以及第256个位线对(BL256和BLB256)的SAN和SAP节点相连接。在附图1中源晶体管mpsrc和mnsrc总体上位于每256位线对上。源晶体管所在的位线对的数目取决于DRAM的设计。举例而言，源晶体管可以位于每四个位线对以及SAN和SAP节点上，并与更多位线对相连，比如说连接256个位线对。
常见的DRAM核心的操作如下。在预充电状态下，通过均衡晶体管位线对预充电到VDD的一半，第一位线对使用均衡晶体管mne1_1，mne1_2，mne1_3。电压VBL是内源电压，该内源电压为位线对提供VDD一半的电压。
在工作模式下，PEQ线变低并且所有均衡晶体管关闭。存储器的块中的字线达到超过电压VDD的电压VPP并且提供至少等于VDD加上Vtn的电压，Vtn是单元访问晶体管的阈电压，如某位线对的晶体管mnc_1。假定线WL1达到电压VPP以响应输入地址。在单元(CS1_1)和位线电容(CBL_1)之间存在电荷分享操作。位线电容是包括连接点和线电容的寄生电容。在下面的描述中假定单元存储的数据是逻辑高位。在电荷分享操作之后，在位线BL1上产生确定的电压，该电压等于(CS1_1/(CS1_1+CBL_1))×VDD/2。
接着，信号达到逻辑高位从而接通NMOS源晶体管mnsrc的漏极，并且在位线上生成的信号被放大以响应NMOS晶体管mns1_1和mns1_2的锁定安排。随后，PMOS源晶体管mpsrc的另一个漏极被打开以便基于PMOS晶体管mps1_1和mps1_2的锁定安排恢复单元数据。从而，当感测操作完成后信号SA_BL1和SA_BLB1的电平分别变为VDD和VSS。因为NMOS晶体管用于分离共享感测放大器的块，所以PISO信号电压升高到VPP，以便避免NMOS晶体管mniso1_1的Vt降低。
因此，逻辑高位数据可以没有信号衰减的传送到线BL1并且被再次恢复到单元中。同样地，感测操作在所有拥有被字线激活的单元的位线中得以执行。
在单元数据读出并恢复后，字线关闭。信号PSAE和PSAEB分别恢复到逻辑低位和高位，从而关闭位线感测放大器的源晶体管。于是，信号PEQ达到高位从而使得位线的电平等于VDD的一半(VDD/2)。芯片接着再一次进入所谓的预充电状态。
在预充电状态，因为位线感测放大器的源晶体管被关闭，理论上，没有电流从VDD流向VSS。同时，由于MOS晶体管的装置特点，漏泄电流存在并且当装置如上所述被缩减时该泄漏电流会占据总电流的一大部分。
传统动态存储核心电路的另一个缺点涉及当使用数据访问电路中的高电压阈值晶体管时由于电荷共享导致的延迟。当使用附图3中描述的负字线电路时缺陷部分暴露出来，在该电路中字线电平在单元不能访问时被设置为低于电压VSS的电压。
在现有动态存储核心电路中可以发现其他缺点，即消耗不必要的电能或者使用过长的存取时间。
因此，需要这样的存储器实现可以在抑制亚阈漏电流的同时提供改进的速度，并且提供过剩电能消耗的其他方式。本发明满足上述需要，并且克服现有的高级存储器结构和感测放大器的缺陷。
发明内容
本发明描述在动态存储装置中降低电能消耗的电路和方法。该发明的各个观点可以分别使用或者在某些情况下相互结合使用。
本发明的一个实施例描述了一个使用配置在自逆偏离状态下的位线对感测放大器中的锁存电路。与NMOS漏极相连的NMOS检测闩锁(N-latch)的这种现有设置被与PMOS漏极相连的NMOS检测闩锁替代，该PMOS漏极为了减少泄漏而被驱动。类似地，与PMOS漏极相连的PMOS检测闩锁(P-latch)的这种现有设置被PMOS检测闩锁和NMOS漏极替代，该NMOS漏极被依据用于减少泄漏的方法设置。这种P-锁存与N-漏极，或者N-漏极与P-锁存的设置在此处作为互补型感测晶体管的安排被提及。应当知道本发明可以实现至少一个锁存与互补型漏极相连，而其他锁存与非互补型漏极相连。互补型漏极在备用模式下是自逆偏离的，在工作模式下依据N-漏极还是P-漏极被驱动被扩展到从VSS到VDD的范围之外的电压所驱动。当使用依据本发明的互补型漏极时，晶体管的偏离情况较大地减少备用模式下的泄漏电流。这种自逆偏离设置可以通过许多变量实现，象使用处理感测信号(SAN)的集总漏极或者分布式漏极和再生信号线(SAP)。
在本发明的另一实施例中，一种使用额外供应电压VB的驱动现有感测放大器的方法被描述，在该感测放大器中VB＜VSS。该方法提供增长的导致抑制泄漏电流的逆偏离。
在本发明的另一实施例中，一种使用叠置拉降晶体管并更宜于使用字线层次控制步骤的新负字线驱动电路被详细描述。
在另一实施例中，低功率位准转换电路被描述，其中两步放电过程被执行以限制多余电流进入成为VB2的供给电压。
本发明可以以下属许多不同实施例实现。总之，这些可以根据下面的内容进行描述。本发明的一个实施例可以描述为动态存储器，包括(a)多个具有许多单元状态的存储单元；(b)具有与所述存储器单元相连的位线结构的存储核心；(c)位线感测放大器，被配置用于执行多个存储单元的感测，或者恢复，或者二者兼而有之；以及(d)感测放大器中的至少一个锁存，该锁存与互补型的感测或者恢复漏极晶体管相连。作为例子，感测放大器可以使用锁存和互补型漏极，两个锁存使用互补型漏极，一个锁存使用互补型漏极而另一个没有，或者是锁存中的至少一个使用互补型漏极。
位线感测放大器最好在位线之间接入位线对，以用于共享所述存储单元的电荷，或者作为选择，在其他节点之间相连接。锁存和互补型漏极晶体管包括与P-漏极相连的N-锁存，或者与N-锁存相连的P-漏极，或者二者都有。应当知道感测和恢复方面可以分别实现或者结合实现。本发明允许互补型漏极晶体管在备用模式中保持逆偏离状态以降低泄漏电流，并且被超出VSS和VDD之间范围的升压电压电平激活。N-锁存，P-锁存或者二者最好被设置为耗尽型晶体管或者漏晶体管(leaky transistors)。
本发明可以是感测放大器电路，包括(a)在两个电路节点之间相连的至少一个锁存，该锁存被设置用于感测或者恢复，或者感测和恢复节点电压；和(b)与每一锁存，或者每两个锁存相连的互补型漏极结构，在备用模式下被设置为自逆偏离。
互补型漏极结构被在VSS到VDD电压范围之外的电压电平驱动。该两个电路节点最好包括动态存储电路中的一对位线。锁存和互补型漏极结构包括与P-漏极相连的N-锁存，或者与N-漏极相连的P-锁存，或者两种类型的互补型结构。
本发明可以是在动态存储装置中驱动字线的电路，包括(a)被配置用于在动态存储装置内部驱动存储器字选的信号线；(b)在信号线和控制信号PX之间连接的上拉晶体管；和(c)在信号线和电压低于VSS的电压源之间连接的至少两个叠置拉降晶体管。信号线驱动存储器字选最好被配置为两步激活，例如首先达到VSS，然后达到低于VSS的电压电平。该电路也可以包括在可写线信号和上拉晶体管间连接的电压转换晶体管，该电压转换晶体管的栅极与超过供应电压VDD的电压源相连接。
本发明可以是驱动控制信号PX的电路，该控制信号PX被用于在动态存储装置中控制字线驱动状态，包括(a)控制信号输出线(PX)，被设置用于与动态存储装置内部的字线控制电路相连接，用于驱动存储器字选；(b)用于在高压电平VDD和两个低压电平VSS和VB2之间进行控制信号输出线(PX)的电平转换的装置，其中VB2＜VSS；(c)上述装置被设置以防止VPP和VB2之间的短路。
本发明可以是一种在第一和第二节点之间感测和/或恢复信号的方法，包括(a)连接至少两个第一晶体管类型，P-类型或者N-类型的源晶体管，以在被感测到的第一和第二节点之间建立锁存；(b)在锁存的源晶体管和感测或者恢复信号之间连接第二晶体管类型，N-类型或者P-类型的互补型漏极；和(c)在备用模式下保持锁存的源晶体管处于逆偏离状态以减少漏电流。该方法可以进一步包括驱动互补型漏极的晶体管处于VDD到VSS范围之外的电压电平。
应当知道本发明教导的内容可以以许多种途径加以实现和加以描述。本发明提供可以提供很多有益效果，包括但不陷于下面所述的内容。
本发明的一个方面是一种提供低电量损耗电平的DRAM结构。
本发明的另一个方面是一种提供增强的数据感测速度的DRAM结构。
本发明的另外一个方面是提供在动态随机访问存储器(DRAM)中的改良的感测放大器。
本发明的另外一个方面是提供降低亚阈漏电流的较易实现机制。
本发明的另外一个方面是减轻由于DRAM设备几何大小的缩小带来的DRAM的速度减缓。
本发明的另外一个方面是在DRAM结构中依靠折叠位线结构减少漏电流的电路。
本发明的另外一个方面是提供一种感测放大器电路，该感测放大器四安路使用P-锁存与N-漏极，或者N-锁存与P-漏极，或者二者都有的互补型结构，其被驱动从而减少泄漏。
本发明的另外一个方面是提供一种通过使用新的驱动方法在非互补型感测放大器中减少漏电流的方法。
本发明的另外一个方面是提供一种使用拉降晶体管结构的新的负字线驱动电路，例如被两步字线控制机制驱动。
本发明的另外一个方面是提供一种使流入电能供应部分的电量最小化的电平转换电路。
本发明的更进一步的内容是提供高感测速度和减少漏电流的电路和方法，该电路和方法可以根据目前的半导体处理技术在DRAM装置和其他电路中较易地实现。
本发明的其他方面可以从说明书的下面部分得出，在下面部分详细的描述是为了充分公开本发明的优选实施例，而不是限制于此。
参考下述旨在展现发明目的的附图可以更为全面地理解本发明
附图1是现有DRAM核心结构的原理图。
附图2是附图1中的现有DRAM核心结构的时序图。
附图3是现有负字线电路的时序图。
附图4是本发明的实施例的DRAM核心结构原理图，展示使用具有互补型漏极配置和栅极控制方法的锁存。
附图5是附图4中的DRAM核心结构的时序图，展现了电压VN＜VSS。
附图6是本发明的实施例的DRAM核心结构原理图，展示使用分布式的感测和恢复晶体管。
附图7是根据本发明的一个方面的逆偏离方法的时序图。
附图8是根据本发明一个方面的DRAM负字线驱动电路的原理图。
附图9是附图8中所示的负字线电路的时序图。
附图10是根据本发明的一个方面的PX驱动结构的原理图。
附图11是附图10中所示的PX驱动结构的时序图。
本发明的详细描述为了说明发明目的，更为具体地参考附图，本发明在附图4至附图10示意的装置中得到具体体现。可以得知只要不偏离此处揭示的基本概念，该设备在配置和部件的细节上可以多样化，该方法在特定步骤和次序上也可以多样化。
1、自逆偏离互补型感测电路附图4是抑制漏电流的新型感测放大器结构的示例。该结构在使用的源晶体管的类型上和驱动感测和恢复线路的机制上与现有结构存在差别。在附图1中的现有DRAM核心中，PMOS源晶体管mpsrc的漏极与PMOS晶体管mps1_1和mps1_2的源极相连，NMOS源晶体管mnsrc的漏极与NMOS晶体管mns1_1和mns1_2的源极相连。这种锁存—漏极连接的方式在此处作为具有非互补型漏极的锁存被引用。
然而，在本发明的这一方面，包含NMOS源晶体管znsrc的漏极与如mps1-1和mps1-2的PMOS晶体管源极相连接，并且包含PMOS源晶体管zpsrc的漏极与如mns1-1和mns1-2的NMOS晶体管源极相连接。可以得知在本发明的这一方面源极和漏极都指的是互补的。锁存和互补型漏极与新的控制机制结合使用，该控制机制使得晶体管在备用模式下处于自逆偏离状态，其中漏电流得到有效抑制。
附图5演示了新感测放大器的控制时序图。新结构的感测过程几乎与传统感测放大器排除信号ZSAE和ZSAEB的感应过程相同。本发明产生自逆偏离的情况在时序图中展示，并且使用额外源电压VN且VN＜VSS。在这种情况下，在电荷共享操作后，信号(ZSAEB)激活包括NMOS晶体管mns1_1和mns1_2的锁存，其从电压VDD变换到负电压VN从而在没有Vt下降的情况下启动包含PMOS源晶体管zpsrc的漏极。举例而言，如果VN是-1V，操作电压是1V，PMOS源晶体管zpsrc的阈电压是-0.5V(负0.5V)，源晶体管的VGS就是VGS＝-1V-0.5V＝1.5V(PMOS晶体管的源是在预充电状态预充电到VDD/2的SAN信号)。该晶体管的漏极—栅极电压是VGD＝-1V-0V＝-1V(PMOS晶体管的漏极处于电压VSS)。因此，电压电平VGS和VGD比PMOS源晶体管的阈电压小的多，并且源晶体管是完全工作的。因此，基本势(VSS)可以传到SAN，其可以在没有Vt降低的情况下被放电到VSS。
在包括NMOS晶体管mns1_1和mns1_2的N-锁存感测放大器被激活时，包括PMOS晶体管mps1_1和mps1_2的P-锁存感测放大器也被激活用于象在现有感测放大器中一样恢复单元数据。包括NMOS源晶体管的znsrc的漏极的栅极信号(ZSAE)达到升高电压VPP以避免在传送全VDD电平到SAP线过程中的Vt降低。如果升高电压是2V并且NMOS源晶体管的Vt是0.5V，NMOS源晶体管的VGD(电源线上的漏极，VDD)是VGD＝2V-1V＝1V并且VGS＝2V-0.5V＝1.5V(SAP在预充电状态是VDD/2)。阈VGD和VGS超过电压Vt，因此，源晶体管完全打开并且全部VDD可以在没有Vt降低的情况下被传递到SAP。
在预充电状态下源晶体管的偏离情况可以有效抑制泄漏。在如附图1所示的现有核心结构中，包括源晶体管mpsrc和mnsrc的漏极电压VGS为零。然而，在新结构中，控制信号ZSAEB和ZSAE在预充电状态下分别达到VDD和VSS。在预充电状态PMOS源晶体管的栅极—源极电压VGS是VGS＝VDD-1/2VDD＝1V-0.5V＝0.5V(ZSAEB升高为VDD并且SAN预充电到1/2VDD)。漏极—栅极电压VGD＝1V-0V＝1V(ZSAEB升高为VDD并且漏极为VSS)。因此电压VGS和VGD是正值，举例而言，电压VGS和VGD是逆偏离的(栅极势低于源极和漏极势不止PMOS晶体管的Vt以便打开PMOS晶体管)并且漏电流显著降低。NMOS源晶体管znsrc的电压VGS是VGS＝0V-0.5V＝-0.5V(逆偏离)和VGD＝0V-1V＝-1V。因此，NMOS源晶体管完全关闭并且在备用模式下漏电流可以有效抑制。应当注意本发明的该方面教导了类型，配置和控制源晶体管的方法。
应当知道如附图4所示源晶体管可以被多个位线共享。在这种情况下，集总源配置被提出，在该配置下源晶体管被256位线对共享，源晶体管被2、4、8共享等等。
通过使用互补型漏极电路设备泄漏电流可以被减少到原泄漏电流的1/10，原泄漏电流逆GVS偏离80mV，从而新方法下的漏电流可以减少至少4个数量级。因此，对于1GB的单元，漏电流可以从2mA减少到0.2μA。
附图6描述另一可选择的配置，在该配置下每一位线对可以提供其自身的源晶体管，也意味着分布式源配置。
2、逆偏离非互补型感测电路附图7展示了示例性波形，在该波形下如附图1和附图2所示的现有非互补型感测放大器的泄漏电流可以有效降低。在现有感测放大器电路中，线PSAE和PSAEB在备用模式下达到逻辑低位逻辑高位(见附图2)。
然而，根据本发明的这一方面，如附图6所示，线PSAE和PSAEB在备用模式下保持如VB的低于VSS的电压和如VH的高于VDD的电压。因此，PMOS的VGS和NMOS源晶体管mpsrc和mnsrc逆偏离。举例而言，在备用模式下，如果升压电压是1.5V并且VDD是1V，于是PMOS源晶体管的电压VGS是VGS＝1.5V-1V＝0.5V。因此，源晶体管逆偏离0.5V。使用该控制方法，源晶体管可以逆偏离并且漏电流可以有效抑制。在工作模式下，线PSAE和PSAEB也可以达到高电压和低电压。
应该认识到根据本发明的于非互补型漏极相连并被如上所述驱动的一个或多个锁存可以与被相似地驱动的互补型漏极相连的一个和多个锁存相结合。
3、负字线驱动电路本发明的另一方面是对新的负字线电路的描述。应当知道为了保持DRAM单元数据，访问晶体管(mnc1_1)的阈电压高于外围晶体管的阈电压。然而，当单元访问晶体管的阈值较高时，需要更高的电压将电荷从单元转移到位线及将位线转移到单元中，而完成电荷共享和恢复操作需要花费相对长的时间。部分解决方案如附图3所描述，并在背景技术中得到讨论，在该方案中当单元不进行存取时字线电平被设置为低于电压VSS。
图8和图9描述的是具有许多优点的新的负字线驱动电路。本发明这一方面的特点是附图8中叠置拉降晶体管mn3和mn4的使用，从而由于增强的源对体(source-to-bulk)电位而提高拉降晶体管的有效阈电压。
图9显示的是图8中新的负字线电路的时序图。在备用模式中，线WL和PX有负偏离电平(VB2)以强有力地断开单元访问晶体管。应该知道信号PX是单片升压信号而WL是地址译码升压信号。WLEB处于逻辑高位，并且晶体管mn3和mn4被接通并且线WL和PX处于电压VB2。既然线WLE处于低位那么节点A的电压为VSS。当按地址负字线(WL)可用时，PX达到电压VSS。当WLE电压达到VPP且节点A达到VPP-Vtn时，Vtn是晶体管mn1的阈电压，然后晶体管mn2接通。当晶体管mn2接通时，由于线PX的电压现在变为VSS，字线WL电压变为VSS。当线PX达到电压VPP时，节点A电平被引导变为电压VPPH，该电压比电压VPP高并且PX电平在没有降低Vt的情况下转换成WL。当字线放电时，由于节点A的电平是VPPH，线PX达到电压VSS并且WL达到电压VSS。当WLE达到电压VSS时，节点A电平变为VSS，晶体管mn2断开。随之，WLEB达到电压VDD，并且晶体管mn3和mn4接通，并且线WL达到负电压电平VB2。PX信号变为VB2以防止由于晶体管mn2被接通同时WL变为电压VB2产生的从PX(VSS)流向VB2电流。
本发明这一方面的另一个特点是利用字线电平的两步控制法，以消除从VPP到VB2的直接(短的)通路。其是通过拥有分离的控制器WLE和WLEB来完成的，该WLE和WLEB用于控制VPP和VB2之间的晶体管。电压VB2是由单片电压生成器创建的而且它有特定容量能够从其他源电压提取流动电荷。越多电荷流入VB2，维持VB2电平的操作就要越快，并且这将引起额外的能量消耗，尤其是在如自更新模式的具体的操作模式下。
本发明的的另一方面是把较高阈值(Vt)的晶体管用作叠置拉降晶体管，如图8所示，而不是应用于字线驱动电路的其他晶体管。
本发明的另一方面涉及不需要字线禁止信号(WLEB)以在备用模式下达到负电位状态，以减少流入VB2的电荷数量。
4、低电量电平转换电路附图10和附图11通过实例说明了一种低能量电平转换方法以最小化电荷损耗。如上面所说明的，最小化电荷损耗到VB2在负字线电路中是重要的。这是根据本发明的这一方面利用了两步放电过程而完成的。控制信号驱动器，例如PX驱动器，最好配置成为有能力首先放电到VSS，然后VB2随后最小化流入VB2的电荷。附图10说明了一个PX驱动器的实现，并且附图11说明了相关的时序图。为了对节点PX放电，IN1和IN2达到电压VPP，而线PX通过晶体管mn1降低至电压Vss。随后，IN3达到电压VDD(或VPP)，并且IN2达到电压VB2而使晶体管mn1完全断开。之后晶体管mn2接通，节点PX在无不必要电流流入VB2的情况下放电至电压VB2。这些信号的时序情况可以从图11中很容易地看出。
5、总结本发明描述了许多降低电量损耗的电路和方法，这些电路和方法尤其能够更好地适用于动态随机访问存储器(DRAM)装置。电路和方法也被描述以降低DRAM装置中的数据存取次数。然而应该知道，在此描述的电路能够在不偏离本发明的教导的基础上应用于多种低电压控制电路。
大量图表和波形被用于以实例的方式描述对该发明这些方面的实现。应该很容易得知，本发明的教导能够结合本领域的公知常识在不脱离本发明的前提下适应于许多电路。
尽管上述描述包括很多细节，但是这些不应该解释为限定发明的范围而应该认为只是提供了本发明的一些现有优选实施例的阐释。因此，应该知道本发明的范围完全涵盖对本领域人员而言显而易见的其他实施例，应当知道本发明的范围因此仅仅限于所附权利要求的范围，在这些权利要求中的单数冠词修饰的元素除非明确陈述否则不意味着“一个且只有一个”，而是指“一个或者多个”。所有本领域技术人员知晓的在结构上和功能上与上述优选实施例中的元素的等价的元件都清楚地在此处被参考和囊括，并且意味着被包括在现有权利要求中。另外，装置或者方法并不必要处理本发明意图解决的每一个问题，因为这些问题包括在本发明中。另外本发明公开的内容中的所有的元件、组件和方法步骤都不是要试图贡献给公众，不管这些元件、组件或者方法步骤是否在权利要求中精确引用。此处没有权利要求会被依据35U.S.C.112第六段的规定加以分析，除非该权利要求使用短语“的方法”明确地表述。
权利要求
1.一种动态存储器，包括多个具有许多单元状态的存储单元；具有与所述存储器单元相连的位线结构的存储核心；位线感测放大器，被配置用于执行所述多个存储单元的感测，和或恢复；和所述感测放大器中的至少一个锁存，该锁存与互补型感测或者恢复漏极晶体管相连。
2.如权利要求1所述的存储器，其中至少两个锁存连接在所述感测放大器中，其中的至少一个与互补型漏极晶体管相连。
3.如权利要求1所述的存储器，其中所述位线感测放大器在位线之间接入位线对，以用于共享所述存储单元的电荷。
4.如权利要求1所述的存储器，其中所述锁存和互补型漏极晶体管包括与P-漏极相连的N-锁存，或者与N-漏极相连的P-锁存，或者二者都有。
5.如权利要求4所述的存储器，其中所述N-锁存使用感测信号(SAN)和P-漏极相连，并且所述P-锁存使用恢复信号(SAP)和N-漏极相连。
6.如权利要求4所述的存储器，其中所述N-锁存包括一对交叉耦合NMOS晶体管，并且所述P-漏极包括PMOS源晶体管。
7.如权利要求6所述的存储器，其中所述N-锁存在位线对间相连并且所述P-漏极与传感线路(SAN)相连。
8.如权利要求4所述的存储器，其中所述P-锁存包括一对交叉耦合PMOS晶体管，并且所述N-漏极包括NMOS源晶体管。
9.如权利要求8所述的存储器，其中所述P-锁存在位线对间相连并且所述N-漏极与恢复线路(SAP)相连。
10.如权利要求1所述的存储器，其中所述互补型漏极晶体管在备用模式中保持逆偏离状态以降低漏电流。
11.如权利要求1所述的存储器其中所述的互补型漏极晶体管被驱动到升压电压电平；和其中所述的升压电压电平包括使用等于或低于VSS的电压激活所述互补型漏极晶体管，或者使用等于或大于VDD的电压激活所述互补型漏极晶体管。
12.如权利要求4所述的存储器，其中所述N-锁存，或者所述P-锁存或者二者都被设置为耗尽型晶体管或者漏晶体管(leaky transistors)。
13.如权利要求1所述的存储器，其中所述漏极晶体管在分布式配置下与每一位线对相连并且在集总配置下被多个位线共享。
14.如权利要求1所述的存储器，进一步包括负字线驱动器，拥有叠置拉降晶体管，和两电压等级控制电路。
15.如权利要求1所述的存储器，进一步包括有电流路径到VSS和低于VSS的电压VB2的电平转换器。
16.一种感测放大器电路，包括在两个电路节点之间相连的至少一个锁存，该锁存被设置用于感测或者恢复，或者感测和恢复所述节点的电压；和与每一所述锁存相连的互补型漏极结构，在备用模式下被设置为逆偏离。
17.如权利要求16所述的感测放大器电路其中所述的互补型漏极结构被在VSS到VDD电压范围之外的电压电平驱动。
18.如权利要求16所述的感测放大器电路，其中所述的两个电路节点包括动态存储电路中的一对位线。
19.如权利要求16所述的感测放大器电路，其中所述的锁存和所述的互补型漏极结构包括与P-漏极相连的N-锁存，或者与N-漏极相连的P-锁存，或者两者。
20.如权利要求16所述的感测放大器电路，其中所述的锁存和所述的互补型漏极结构包括在第一信号(SAN)上与P-漏极相连的N-锁存，或者在第二信号(SAP)上与N-漏极相连的P-锁存，或者两者。
21.如权利要求20所述的感测放大器电路，其中所述的P-漏极包括与所述第一信号相连的PMOS源晶体管，被配置用于接收栅极电压，该栅极电压在工作模式下等于或者低于操作电压VSS，在备用模式下等于或者低于电压VDD。
22.如权利要求20所述的感测放大器电路，其中所述的N-漏极包括与所述第二信号相连的NMOS源晶体管，被配置用于接收栅极电压，该栅极电压在工作模式下等于或者高于操作电压VDD，在备用模式下等于或者高于电压VSS。
23.如权利要求16所述的感测放大器电路，其中所述的漏极结构被设置为耗尽型晶体管或者漏晶体管(leaky transistors)。
24.如权利要求16所述的感测放大器电路，其中所述的漏极结构与每一线路节点相连或者被多个线路节点共享。
25.如权利要求16所述的感测放大器电路，进一步包括负字线驱动器，拥有叠置拉降晶体管，和两电压等级控制电路。
26.如权利要求1所述的感测放大器电路，进一步包括有电流路径到VSS和低于VSS的电压VB2的电平转换器。
27.一种在动态存储装置中驱动字线的电路，包括被配置用于在动态存储装置内部驱动存储器字先的信号线；在所述信号线和控制信号PX之间连接的上拉晶体管；和在所述信号线和电压低于VSS的电压源之间连接的至少两个叠置拉降晶体管。
28.如权利要求27所述的电路，其中所述信号线驱动所述存储器字选被配置为两步激活，首先达到VSS，然后达到低于VSS的电压电平。
29.如权利要求27所述的电路，进一步包括在可写线信号和所述上拉晶体管间连接的电压转换晶体管，其中所述电压转换晶体管的栅极与超过供应电压VDD的电压源相连接。
30.如权利要求27所述的电路，其中第一可写线信号与所述上拉晶体管的栅极相连接，并且第二可写线信号与所述叠置拉降晶体管的栅极相连接。
31.一种驱动控制信号PX的电路，该控制信号PX被用于在动态存储装置中控制字线驱动状态，包括控制信号输出线(PX)，被设置用于与动态存储装置内部的字线控制电路相连接，用于驱动存储器字选；用于在高压电平VPP和两个低压电平VSS和VB2之间进行控制信号输出线(PX)的电平转换的装置，其中VB2＜VSS；上述装置被设置以防止VPP和VB2之间的短路。
32.如权利要求31所述的电路，其中所述电平转换的装置包括在所述控制信号输出线(PX)之间连接的一对并行拉降晶体管；其中第一并行拉降晶体管与第一电压VSS相连接，在栅极接收信号IN2；其中第二并行拉降晶体管与第二电压VB2相连接并且在栅极接收信号IN3，其中VB2小于VSS；在所述控制电压信号输出线(PX)和超过电压VDD的高电压电平之间连接的上拉晶体管；其中所述上拉晶体管的栅极与控制信号IN1相连接；和对控制信号IN1，IN2和IN3上的电压排序以在没有额外电流流入电压源VB2的情况下给所述控制输出线(PX)放电的装置。
33.如权利要求32所述的电路，其中所述对电压IN1，IN2和IN3排序的装置被设置为驱动IN1和IN2到VPP，引发控制信号(PX)降低到VSS，接着设置IN3到VDD或者VPP，设置IN2到VB2。
34.一种在第一和第二节点之间感测或恢复信号的方法，包括连接至少两个第一晶体管类型，P-类型或者N-类型的源晶体管，以在被感测到的第一和第二节点之间建立锁存；在所述锁存的所述源晶体管和感测或者恢复信号之间连接第二晶体管类型，N-类型或者P-类型的互补型漏极；和在备用模式下保持所述锁存的所述源晶体管处于逆偏离状态以减少漏电流。
35.如权利要求34所述的方法，进一步包括将非互补型漏极与第二锁存连接，该第二锁存在所述第一和第二节点之间连接并被连接到感测或者恢复信号。
36.如权利要求34所述的方法，进一步包括驱动所述互补型漏极的所述晶体管处于VDD到VSS范围之处的电压电平。
37.如权利要求34所述的方法，其中所述的锁存包括NMOS晶体管，并且所述互补型漏极是PMOS晶体管。
38.如权利要求34所述的方法，其中所述的锁存包括PMOS晶体管，并且所述互补型漏极是NMOS晶体管。
39.一种在存储电路的感测放大器中减小漏电流的方法，包括在存储电路的位线之间连接感测锁存，恢复锁存，或者二者；将来自每个所述锁存，或者多个锁存的非互补型漏极连接到感测信号，恢复信号，或者二者；和在备用模式下，维持所述非互补型漏极的栅极电压在从VSS到VDD的正常操作电压范围之外以逆偏离各个栅极。
全文摘要
在动态随机访问存储器中减少漏电流和加速访问的电路和方法得以描述。许多有益效果得以描述。使用互补型漏极晶体管的高效感测放大器得以描述，该互补型漏极晶体管与感测或者恢复信号相连，被超过V
文档编号G11C7/02GK1898744SQ200480026653
公开日2007年1月17日 申请日期2004年9月3日 优先权日2003年9月5日
发明者邱源城 申请人:兹摩斯科技股份有限公司