专利名称：偏置电压施加电路和半导体存储装置的制作方法
技术领域：
本发明涉及半导体存储装置，更详细地说，涉及检测流过半导体存储装置的存储单元的电流并高速地判定其存储状态的读出技术。
背景技术：
在半导体存储装置中，为了读出其存储单元的存储状态，利用有各种各样的方法。以作为非易失性的半导体存储装置之一的闪速存储器为例进行说明。闪速存储器被构成为各存储单元具有浮动栅结构的存储晶体管，根据注入到各存储单元的浮动栅的电荷(电子)的积蓄量而存储信息。具体来说，在将很多电子注入到浮动栅的状态下，难以在沟道区域内形成反转层，因此存储单元的阈值电压变高(定义为程序状态)。另一方面，在从浮动栅放出电子的状态下，就容易在沟道区域内形成反转层，该存储单元的阈值电压变低(定义为消去状态)。为了高速地判定选择的存储单元的状态是上述程序状态还是上述消去状态，准备好具有程序状态和消去状态的中间的阈值电压的参考存储单元，并输入到差动输入型的感应放大器电路中。
这种存储单元的读出电路的基本电路结构如图8所示(根据情况称为现有例1)。图8所示的感应电路被构成为具有偏置电压施加电路102，该偏置电压施加电路102通过分别对于从多个存储单元中选择作为读出对象的选择存储单元100和参考存储单元101，个别地施加规定的偏置电压，从而供给对应于各个存储状态而流过选择存储单元100和参考存储单元101的各存储单元电流。偏置电压施加电路102的结构为被分离成负载电路103、和调整施加到选择存储单元100和参考存储单元101上的偏置电压的偏置电压调整电路104。因此，上述偏置电压从规定的内部电源电压经由负载电路103和偏置电压调整电路104，被施加到选择存储单元100和参考存储单元101的各位线Bmain、Bref上，最终被施加到选择存储单元100和参考存储单元101上。
偏置电压施加电路102将对应于选择存储单元100的存储状态的存储单元电流Imain在第1输出节点(node)Nout1变换为电压电平，将对应于参考存储单元101的存储状态的参考存储单元电流Iref在第2输出节点Nout2变换为电压电平，在下一级差动放大型的感应放大器105，检测两输出节点的电压差，进行选择存储单元100的存储状态的判定。因此，为了实现高速读出，就需要充分确保两输出节点的电压差。
负载电路103一般如图所示由晶体管构成，有时也有代替晶体管而由电阻元件构成。然而，根据上述要求，如图8所示的现有例1那样，一般多是利用以简单的结构而得到较高增益的电流反射镜型负载电路103。在现有例1中，由P沟道MOSFET(以下称为PMOS)构成。
但是，伴随存储容量的大容量化，与偏置电压施加电路102相连接的存储单元数目增大，偏置电压施加电路102应读驱动的电容量有增大的倾向，此外，根据以低电压进行读出工作的要求等，需要实现耐噪声且更高速的读出。作为关联对策，提出并实践了以下方案，即，以寄生在选择存储单元100和参考存储单元101的各位线Bmain、Bref的寄生电容相等的方式来构成存储单元阵列，使两电流路径上的负载平衡，使读出工作中的过渡响应特性相同。
具体地说，存在以下的方法，即，使与包含选择存储单元的存储器阵列块相邻接的其他存储器阵列块的位线成为选择状态，通过与参考存储单元一侧的位线相连接，而使与感应放大器的各输入连接的寄生电容相等，来实现读出工作的高速化(例如，参照日本专利公开公报2003-77282号，及D.Elmhurst等人的“A 1.8V 128Mb 125MHzMulti-level Cell Flash Memory with Flexible Read While Write”、ISSCC Digest of Technical Papers、pp.286-287、2003年2月)。
实现了关联位线间的寄生电容的平衡化的结构的情况下，与选择存储单元的地址(存储阵列内的位置)相对应，两位线的任一个与选择存储单元相连接，另一个与参考存储单元相连接。对偏置电压施加电路的负载电路使用如图8所示的电流反射镜型的负载电路的情况下，成为非对称的结构，因此要设法防止由该非对称性引起的读出性能的降低。例如，提出了日本专利公开公报2003-77282号所公开的偏置电压施加电路(以下根据情况称为现有例2)，其结构如图9所示，设有选择晶体管200，对应于选择存储单元的地址而控制选择晶体管的导通截止，选择存储单元一侧的位线固定地连接在非对称的负载电路的一侧。而且，提出了在D.Elmhurst等人的“A 1.8V 128Mb 125MHzMulti-level Cell Flash Memory with Flexible Read While Write”、ISSCC Digest of Technical Papers、pp.286-287、2003年2月公开的偏置电压调整电路(以下根据情况称为现有例3)，其结构如图10所示，设有用于切换电流反射镜的朝向的开关晶体管300，对应于选择存储单元的地址而使任一个开关晶体管300打开，选择存储单元一侧的位线固定地连接在非对称的负载电路的一侧。
然而，在图9所示的现有例2的偏置电压施加电路中，由于在左右位线的互换上选择晶体管200需要额外的1级，且额外的电阻成分被附加到存储单元电流路径上，因而，位线的CR(电容电阻积)增加，过渡特性恶化，成为阻碍高速读出的主要因素。
此外，在图10所示的现有例3的偏置电压施加电路中，PMOS的开关晶体管300的Vds(漏极·源极间电压)大致成为0V，因此，其导通电阻变高，在负载电路103的PMOS的栅电位变成与漏极电位相等之前需要时间。因此，其间，由于电流反射镜未正常工作，因而成为阻碍高速读出的主要因素。
此外，现有例2和3的任一偏置电压施加电路的负载电路103都是非对称的，因此，在下一级感应放大器的输入节点的负载电容上就产生差值，存在由关联过渡响应特性不同而阻碍高速读出的危险。
发明内容
本发明是鉴于上述问题点而作出的，其目的在于，提供一种解决了上述非对称型负载电路的问题、能以完全对称型来实现高增益、可高速且稳定地进行读出工作的偏置电压施加电路以及具备该偏置电压施加电路半导体存储装置。
为了达到上述目的的本发明涉及的偏置电压施加电路，其通过分别对从排列多个存储单元而成的主存储器阵列中选择出的选择储存单元和参考存储单元来个别地施加规定的偏置电压，从而将对应于各个存储状态而流过上述选择存储单元和上述参考存储单元的各存储单元电流变换为电压电平并输出，其第1特征在于，具有电流供给到上述选择存储单元一侧的第1偏置电路；电流供给到上述参考存储单元一侧的第2偏置电路，上述第1偏置电路和上述第2偏置电路由相同的偏置电路构成，上述各偏置电路分别具有第1有源元件，其在电源节点和结合节点(junction node)之间控制电流，以便抑制上述结合节点的电压电平的变动；第2有源元件，其在电源节点和输出节点之间控制电流，以使上述输出节点的电压电平与另一侧的上述偏置电路的上述结合节点的电压电平相反方向地变化；第3有源元件，在上述结合节点和电流供给节点之间，将从上述第1有源元件供给的电流供给到上述选择存储单元或上述参考存储单元，并且将上述电流供给节点的电压电平抑制在规定电平；第4有源元件，在上述输出节点和上述电流供给节点之间，将从上述第2有源元件供给的电流供给到上述选择存储单元或上述参考存储单元，并且将上述电流供给节点的电压电平抑制在规定电平。
本发明涉及的偏置电压施加电路在上述第1特征中，优选上述第1有源元件和上述第2有源元件由P沟道MOSFET形成，进而优选上述第3有源元件和上述第4有源元件由N沟道MOSFET形成。
根据具备上述第1特征的本发明涉及的偏置电压施加电路，由于电流供给到选择存储单元一侧的第1偏置电路、和电流供给到参考存储单元一侧的第2偏置电路是由相同的偏置电路构成的，因此可采用完全对称型的电路结构，可以消除现有的非对称型负载电路的问题点。而且，通过第1有源元件的存在，结合节点对应于电流供给的存储单元电流的大小而使电压电平变化，由于该振幅被某种程度控制，因此对于存储单元电流的变化的追随性较高。另一方面，通过第2有源元件的存在，被抑制了的振幅的对方的结合节点的变化表现为自身的输出节点的电压变化，因此自身的存储单元电流比对方的存储单元电流大的情况下，结合节点的电压电平变得比对方的高，第2有源元件的电流供给能力下降，自身的输出节点的电压电平下降。同时，对方的第2有源元件的电流供给能力上升，对方的输出节点的电压电平上升。因此，由于2个偏置电路的输出节点间的电压差对应于各存储单元电流的电流差而被较大地放大，因而能得到高增益。进而，电流供给节点的电压电平由第3及第4有源元件抑制，因此在抑制电流供给节点的电压振幅的同时，在输出节点能得到大的电压振幅。即，通过将大的位线电容与输出节点分离从而能实现高速读出。相反，自身的存储单元电流比对方的存储单元电流小的情况下，产生与上述完全相反的现象，成为与选择存储单元和参考存储单元反转相同的结果。因此，即使选择存储单元与偏置电路相连接也能实现同样的高速读出。
本发明涉及的偏置电压施加电路的第2特征在于，在上述第1特征中，上述第1偏置电路的上述第1有源元件和上述第2偏置电路的上述第2有源元件由电流反射镜连接，上述第2偏置电路的上述第1有源元件和上述第1偏置电路的上述第2有源元件由电流反射镜连接。
根据具备上述第2特征的本发明涉及的偏置电压施加电路，由于基本上实现了上述第1特征的偏置电压施加电路，因而能起到同样的作用效果。具体的说，由于能得到分别与偏置电压施加电路的差动输出电流反射镜连接的高增益输出，因此能得到比通常的电流反射镜连接更高的增益输出。
本发明涉及的偏置电压施加电路，在第1或第2特征中，在相同的偏置条件下，上述第1有源元件和上述第2有源元件的电流供给能力相同，上述第3有源元件和上述第4有源元件的电流供给能力相同。或者，在相同的偏置条件下，上述第1有源元件和上述第2有源元件的电流供给能力不同，上述第3有源元件和上述第4有源元件的电流供给能力不同。本发明涉及的偏置电压施加电路能根据第1有源元件和第2有源元件的电流供给能力的调整、及第3有源元件和第4有源元件的电流供给能力的调整来调整增益或过渡响应特性。
进而，本发明涉及的偏置电压施加电路，除了上述第1特征，其第3特征在于，上述第1有源元件由源极与上述电源节点连接、栅极和漏极与上述结合节点连接的P沟道MOSFET的方式形成；上述第2有源元件由源极与上述电源节点连接、漏极与上述输出节点连接、栅极与另一侧的上述偏置电路的上述结合节点连接的P沟道MOSFET的方式形成；上述第3有源元件由源极与上述电流供给节点连接、漏极与上述结合节点连接、对栅极供给规定的中间电压的N沟道MOSFET的方式形成；上述第4有源元件由源极与上述电流供给节点连接、漏极与上述输出节点连接、对栅极供给上述中间电压的N沟道MOSFET的方式形成。
根据具备上述第3特征的本发明涉及的偏置电压施加电路，由于基本上实现了上述第1特征的偏置电压施加电路，因而能起到同样的作用效果。更具体的说，由于能实现上述第2特征的偏置电压施加电路，因而能起到同样的作用效果。
为了达到上述目的的本发明涉及的偏置电压施加电路，其通过分别对从排列多个存储单元而成的主存储器阵列中选择出的选择储存单元和参考存储单元来个别地施加规定的偏置电压，从而将对应于各个存储状态而流过上述选择存储单元和上述参考存储单元的各存储单元电流变换为电压电平并输出，其第4特征在于，具有电流供给到上述选择存储单元一侧的第1偏置电路；电流供给到上述参考存储单元一侧的第2偏置电路，上述第1偏置电路和上述第2偏置电路由相同的偏置电路构成，上述各偏置电路分别具有第1有源元件，在第1电源节点和内部节点之间，控制上述内部节点的电压电平的变动；第2有源元件，在上述内部节点和电源供给节点之间，将从上述第1有源元件供给的电流供给到上述选择存储单元或上述参考存储单元，并且将上述电流供给节点的电压电平抑制在规定电平；第3有源元件，在上述第1电源节点和输出节点之间，电流量与从电源供给节点被供给电流的上述选择存储单元或上述参考存储单元的电流量的变化成比例地变化；第4有源元件，在结合节点和上述输出节点之间控制电流，以便抑制上述输出节点的电压电平的变动；第5有源元件，控制电流，以使上述输出节点的电压电平与另一侧的上述偏置电路的上述输出节点的电压电平相反方向地变化；第6有源元件，在第2电源节点和上述结合节点之间，在上述偏置电路工作时使上述第4有源元件和上述第5有源元件的工作有效，在上述偏置电路为非工作时使上述第4有源元件和上述第5有源元件的工作无效，上述第1偏置电路的上述结合节点和上述第2偏置电路的上述结合节点相连接。
本发明涉及的偏置电压施加电路，在上述第4特征中，优选上述第1有源元件和上述第3有源元件由P沟道MOSFET形成，上述第2有源元件、上述第4有源元件、上述第5有源元件和上述第6有源元件由N沟道MOSFET形成。
而且，本发明涉及的偏置电压施加电路，在上述第4特征中，上述第1偏置电路的上述第4有源元件和上述第2偏置电路的上述第5有源元件由电流反射镜连接，上述第2偏置电路的上述第4有源元件和上述第1偏置电路的上述第5有源元件由电流反射镜连接，上述第1偏置电路的上述第1有源元件和上述第1偏置电路的上述第3有源元件由电流反射镜连接，上述第2偏置电路的上述第1有源元件和上述第2偏置电路的上述第3有源元件由电流反射镜连接。
进而，本发明涉及的偏置电压施加电路，在上述第4特征中，在相同的偏置条件下，上述第4有源元件和上述第5有源元件的电流供给能力相同，上述第1有源元件和上述第3有源元件的电流供给能力相同。
而且，本发明涉及的偏置电压施加电路，在上述第4特征中，优选上述第1有源元件由源极与上述第1电源节点连接、栅极和漏极与上述内部节点连接的P沟道MOSFET的方式形成；上述第2有源元件由源极与上述电源供给节点连接、漏极与上述内部节点连接、对栅极供给规定的中间电压的N沟道MOSFET的方式形成；上述第3有源元件由源极与上述第1电源节点相连接、栅极与上述内部节点连接、漏极与上述输出节点连接的P沟道MOSFET的方式形成；上述第4有源元件由源极与上述结合节点连接、栅极和漏极与上述输出节点连接的N沟道MOSFET的方式形成；上述第5有源元件由源极与上述结合节点连接、漏极与上述输出节点连接、栅极与另一侧的上述偏置电路的上述输出节点连接的N沟道MOSFET的方式形成；上述第6有源元件由源极与上述第2电源节点连接、漏极与上述结合节点连接、对栅极供给规定的工作控制电压的N沟道MOSFET的方式形成。
为了达到上述目的的本发明涉及的另一偏置电压施加电路，其通过分别对从排列多个存储单元而成的主存储器阵列中选择出的选择储存单元和参考存储单元来个别地施加规定的偏置电压，从而将对应于各个存储状态而流过上述选择存储单元和上述参考存储单元的各存储单元电流变换为电压电平并输出，其第5特征在于，具有电流供给到上述选择存储单元一侧的第1偏置电路；电流供给到上述参考存储单元一侧的第2偏置电路，上述第1偏置电路和上述第2偏置电路由相同的偏置电路构成，上述各偏置电路分别具有第1有源元件，在第1电源节点和内部节点之间，抑制上述内部节点的电压电平的变动；第2有源元件，在上述内部节点和电流供给节点之间，将从上述第1有源元件供给的电流供给到上述选择存储单元或上述参考存储单元，并且将上述电流供给节点的电压电平抑制在规定电平；第3有源元件，在上述第1电源节点和第1结合节点之间，电流量与从电流供给节点被供给电流的上述选择存储单元或上述参考存储单元的电流量的变化成比例地变化；第4有源元件，在第1电源节点和上述输出节点之间，电流量与从电流供给节点被供给电流的上述选择存储单元或上述参考存储单元的电流量的变化成比例地变化；第5有源元件，在第1结合节点和第2结合节点之间控制电流，以便抑制上述第1结合节点的电压电平的变动；第6有源元件，在上述第2结合节点和上述输出节点之间控制电流，以使上述输出节点的电压电平与另一侧的上述偏置电路的上述输出节点的电压电平相反方向地变化；第7有源元件，在上述第2电源节点和上述第2结合节点之间，在上述偏置电路工作时使上述第5有源元件和上述第6有源元件的工作有效，在上述偏置电路为非工作时使上述第5有源元件和上述第6有源元件的工作无效，上述第1偏置电路的上述第2结合节点和上述第2偏置电路的上述第2结合节点相连接。
最好是本发明涉及的偏置电压施加电路，在上述第5特征中，上述第1有源元件和上述第3有源元件以及上述第4有源元件由P沟道MOSFET形成，上述第2有源元件、上述第5有源元件、上述第6有源元件以及上述第7有源元件由N沟道MOSFET形成，并且最好是，上述第1有源元件和上述第3有源元件由电流反射镜连接，上述第1有源元件和上述第4有源元件由电流反射镜连接，上述第1偏置电路的上述第5有源元件和上述第2偏置电路的上述第6有源元件由电流反射镜连接，上述第2偏置电路的上述第5有源元件和上述第1偏置电路的上述第6有源元件由电流反射镜连接。
本发明涉及的偏置电压施加电路，在上述第5特征中，可以是在相同的偏置条件下，上述第5有源元件和上述第6有源元件的电流供给能力相同，上述第3有源元件和上述第4有源元件以及上述第1有源元件的电流供给能力相同，而且，也可以是，在相同的偏置条件下，上述第5有源元件和上述第6有源元件的电流供给能力相同，上述第3有源元件和上述第4有源元件的电流供给能力相同，并且，上述第1有源元件和上述第3有源元件的电流供给能力不同，上述第1有源元件和上述第4有源元件的电流供给能力不同，另外，也可以是，在相同的偏置条件下，上述第5有源元件和上述第6有源元件的电流供给能力相同，上述第3有源元件和上述第4有源元件的电流供给能力不同。
最好是本发明涉及的偏置电压施加电路，在上述第5特征中，上述第1有源元件由源极与上述第1电源节点连接、栅极和漏极与上述内部节点连接的P沟道MOSFET的方式形成；上述第2有源元件由源极与上述电源供给节点连接、漏极与上述内部节点连接、对栅极供给规定的中间电压的N沟道MOSFET的方式形成；上述第3有源元件由源极与上述第1电源节点连接、栅极与上述内部节点连接、漏极与上述第1结合节点连接的P沟道MOSFET的方式形成；上述第4有源元件由源极与上述第1电源节点连接、栅极与上述内部节点连接、漏极与上述输出节点连接的P沟道MOSFET的方式形成；上述第5有源元件由源极与上述第2结合节点连接、栅极和漏极与上述第1结合节点连接的N沟道MOSFET的方式形成；上述第6有源元件由源极与上述第2结合节点连接、漏极与上述输出节点连接、栅极与另一侧的上述偏置电路的上述输出节点连接的N沟道MOSFET的方式形成；上述第7有源元件由源极与上述第2电源节点连接、漏极与第2结合节点连接、对栅极供给规定的工作控制电压的N沟道MOSFET的方式形成。
为了达到上述目的的本发明涉及的半导体存储装置，其具有阵列状地排列多个存储单元而成的主存储器阵列；参考存储单元；从上述主存储器阵列中选择特定的上述存储单元的地址选择电路；偏置电压施加电路，其通过分别对连接于上述地址选择电路选择出的选择存储单元上的位线和连接于上述参考存储单元上的位线来个别地施加规定的偏置电压，从而将对应于各个的存储状态而流过上述选择存储单元和上述参考存储单元的各存储单元电流变换成电压电平并输出；以及感应电路，其将上述偏置电压施加电路的上述选择存储单元一侧和上述参考存储单元一侧的各输出电压比较放大，并输出对应于上述选择存储单元所存储的数据的电压，其第1特征在于，上述偏置电压施加电路的上述第1偏置电路和上述第2偏置电路的任一方的上述电流供给节点与上述选择存储单元一侧的上述位线相连通的情况下，上述第1偏置电路和上述第2偏置电路的另一方的上述电流供给节点与上述参考存储单元一侧的上述位线相连通。
根据具备上述第1特征的本发明涉及的半导体存储装置，能实现起到本发明涉及的偏置电压施加电路的作用效果的可高速读出的半导体存储装置。
本发明涉及的半导体存储装置，其第2特征在于，在上述第1特征中，上述偏置电压施加电路的上述第1偏置电路被构成为可对从上述主存储器阵列中的第1区域内的上述存储单元中选择出的选择存储单元进行电流供给；上述偏置电压施加电路的上述第2偏置电路被构成为可对从上述主存储器阵列中与上述第1区域不同的第2区域内的上述存储单元中选择出的选择存储单元进行电流供给；由上述第1偏置电路向上述第1区域内的上述选择存储单元的电流供给、和由上述第2偏置电路向与上述第2区域内的上述位线相连通的上述参考存储单元的电流供给作为一个读出工作而产生；由上述第2偏置电路向上述第2区域内的上述选择存储单元的电流供给、和由上述第1偏置电路向与上述第1区域内的上述位线相连通的上述参考存储单元的电流供给作为另一个读出工作而产生。
根据具备上述第2特征的本发明涉及的半导体存储装置，无需使用特定的选择电路来选择由选择存储单元的地址连接的偏置电路，就可以不管选择存储单元的主存储器阵列中的位置而确保恒定的读出性能。
如上述第1或第2特征所述的本发明涉及的半导体存储装置，其第3特征在于，与上述选择存储单元连接的位线和与上述参考存储单元连接的位线的寄生电容量相等。
而且，根据具备上述第3特征的本发明涉及的半导体存储装置，就能抑制选择存储单元一侧和参考存储单元一侧的两位线中的过渡响应特性的离散，能实现高速读出。
图1是表示本发明涉及的半导体存储装置的一个实施方式中的概略结构的方框图。
图2是表示本发明涉及的半导体存储装置的一个实施方式中的读出电路系统的方框图。
图3是表示本发明涉及的偏置电压施加电路的一个实施方式的电路图。
图4是表示在本发明涉及的半导体存储装置中可使用的感应放大器的一个例子的电路图。
图5是表示本发明涉及的偏置电压施加电路的电路工作的电路模拟结果的电压波形图。
图6是图8所示的现有的偏置电压施加电路的电路工作的电路模拟结果的电压波形图。
图7是表示本发明涉及的半导体存储装置的参考电路的其他实施方式的电路图。
图8是表示现有的闪速存储器的电流反射镜型的偏置电压施加电路的一个例子的电路图。
图9是表示现有的闪速存储器的电流反射镜型的偏置电压施加电路的改良例的电路图。
图10是表示现有的闪速存储器的电流反射镜型的偏置电压施加电路的其他改良例的电路图。
图11是表示本发明涉及的偏置电压施加电路的第二实施方式的电路图。
图12是表示本发明涉及的偏置电压施加电路的第三实施方式的电路图。
具体实施例方式
(第一实施方式)参照附图对本发明涉及的半导体存储装置和偏置电压施加电路(以下，根据情况称为“本发明装置”和“本发明电路”)的第一实施方式进行说明。
如图1所示，本发明装置1具有主存储器阵列2、参考电路3、行解码器4、列解码器5、本发明涉及的偏置电压施加电路6、感应放大器7等。而且，虽然无图示，需要的地址信号或读出控制信号(芯片使能信号、输出使能信号等)另外经由各自的输入电路而供给到各部。此外，感应放大器7的输出Dout经由规定的输出电路而输出到外部。
主存储器阵列2被构成为将多个读出对象的存储单元阵列状地排列在行方向和列方向。在本实施方式中，设想了作为存储单元而具有浮动栅型FET结构的闪速存储晶体管、并被构成为闪速存储单元的情况。因此，存储单元由积蓄于浮动栅中的电子的多少来设定其存储状态，该存储状态表现成与存储晶体管的阈值电压的差。
参考电路3具有由与主存储器阵列2的存储单元结构相同的闪速存储单元构成的参考存储单元。当为2进制存储器时，主存储器阵列2的存储单元的阈值电压，对应于数据的0/1，由规定的闪速存储器的写入电路设定为高阈值电压和低阈值电压，并进行数据的写入。因此，主存储器阵列2的存储单元电流对应于该阈值电压的高低而变化，但参考存储单元的阈值电压在测试时被调整为对应于数据的0/1的2个存储单元电流的中间的存储单元电流。
行解码器4和列解码器5是与从外部输入的地址信号相对应，前者沿行方向选择主存储器阵列2内的存储单元，后者沿列方向选择主存储器阵列2内的存储单元，从主存储器阵列2中选择读出对象的存储单元的电路。下面，将由于读出工作而被选择的存储单元称为选择存储单元。
图2具体表示了主存储器阵列2、参考电路3、列解码器5、和本发明电路6的连接关系的一个例子。在图2中，主存储器阵列2被分割成左右2个存储区域。而且，参考电路3也采用被分割成和主存储器阵列2一样的左右的阵列结构。在本实施方式中，主存储器阵列2采用阶层位线结构(hierarchy bit line structure)，实现存储单元的高密度安装。具体说，将主存储器阵列2沿位线方向(列方向)分割成多个块，在每个块的各列设有局部位线LB1、LB2，同一块内的同一列的多个存储单元8、9的漏极并联连接到相同局部位线BL1、BL2上，呈现所谓的NOR型存储器结构。而且，图中，存储单元仅简略地示出1个。另外，同一块内的各存储单元8、9连接于同一源极线S1、S2上，并可以块单位一并消去。各局部位线LB1、LB2各自经由位线选择晶体管10、11连接于总位线GB1、GB2上。总位线GB1、GB2在列方向上贯穿多个块连接在一起。在本实施方式中，列解码器5从左右各自的存储区域的多列总位线中各选择一条而与本发明电路6相连接。其中，选择主存储器阵列2的右侧或左侧的任一存储区域内的块时，参考存储单元就从参考电路的相反一侧的区域中选择。块的选择由位线选择晶体管10、11的导通截止来控制。
参考电路3没有像主存储器阵列2那样沿列方向被块分割，但从本发明电路6通过主存储器阵列2的选择存储单元到接地电位的电路路径、和从本发明电路6通过参考电路3的参考存储单元12、13到接地电位的电路路径，被构成为至少在DC上等价。因此，具有与主存储器阵列2的局部位线LB1、LB2相当的参考位线RB1、RB2，在参考位线RB1、RB2和总位线GB1、GB2的中间设有参考位线选择晶体管14、15，可控制参考存储单元12、13的选择。
以上，对本发明电路6和主存储器阵列2中的选择存储单元和参考存储单元的连接关系进行了说明，因此，接下来对本发明电路6的电路结构和电路工作进行说明。
如图3所示，本发明电路6具有完全等价的2个偏置电路20。下面，简单地将一个称为第1偏置电路20a、将另一个称为第2偏置电路20b。而且，图中，2个电流源Ia、Ib中任一个表示选择存储单元的存储单元电流Icell、另一个表示参考存储单元的存储单元电流Iref。选择存储单元的存储单元电流Icell根据对应于存储信息的阈值电压的高低而变化。
偏置电路20a(20b)分别由包括4个MOSFET的有源元件构成。第1有源元件21a(21b)由源极与电源节点Vcc相连接、栅极和漏极与结合节点Nca(Ncb)相连接的P沟道MOSFET(PMOS)的方式形成；第2有源元件22a(22b)由源极与电源节点Vcc相连接、漏极与输出节点Nouta(Noutb)相连接、栅极与另一侧的偏置电路的结合节点Ncb(Nca)相连接的PMOS的方式形成；第3有源元件23a(23b)由源极与电流供给节点Nsa(Nsb)相连接、漏极与结合节点Nca(Ncb)相连接、对栅极供给规定的中间电压Vbias的N沟道MOSFET(NMOS)的方式形成；第4有源元件24a(24b)由源极与电流供给节点Nsa(Nsb)相连接、漏极与输出节点Nouta(Noutb)相连接、对栅极供给中间电压Vbias的NMOS的方式形成。而且，在上述说明中，括号内的符号与第2偏置电路20b的说明相对应。
其中，各第1有源元件21a、21b控制电流，以便抑制漏极电压(结合节点Nca、Ncb)的电压电平的变动，第2有源元件22a、22b控制电流，以使漏极电压(输出节点的Nouta、Noutb)的电压电平与另一侧的偏置电路20的结合节点Ncb、Nca的电压电平相反方向地变化。
更具体地说，构成为第1偏置电路20a的第1有源元件21a和第2偏置电路20b的第2有源元件22b由电流反射镜连接，第2偏置电路20b的第1有源元件21b和第1偏置电路20a的第2有源元件22a由电流反射镜连接。
而且，第3有源元件23a、23b，将从第1有源元件21a、21b供给的电流供给到选择存储单元或参考存储单元，并且根据中间电压Vbias的设定、将电流供给节点Nsa、Nsb的电压电平抑制在规定电平。同样，第4有源元件24a、24b，将从上述第2有源元件22a、22b供给的电流供给到选择存储单元或参考存储单元，并且根据中间电压Vbias的设定、将电流供给节点Nsa、Nsb的电压电平抑制在规定电平。
在本实施方式中，使第1有源元件21a、21b和第2有源元件22a、22b的晶体管尺寸(栅长和栅宽)分别相等，使相同偏置电压条件下的电流供给能力相同。而且，第3有源元件23a、23b和第4有源元件24a、24b的晶体管尺寸分别相等，相同条件下的电流供给能力相同。其结果是，上述电流反射镜连接中的各反射镜比是1比1。
根据上述电路结构，本发明电路6，即使将选择存储单元或参考存储单元连接到第1偏置电路20a和第2偏置电路20b的任一个，也能称为完全对称的电路结构。具体说，从主存储器阵列2中的例如左侧的存储区域中选择的选择存储单元与第1偏置电路20a的电流供给节点Nsa相连接，从主存储器阵列2中的右侧的存储区域中选择的选择存储单元与第2偏置电路20b的电流供给节点Nsb相连接。但是，选择存储单元与第1偏置电路20a的电流供给节点Nsa相连接地进行地址选择的情况下，参考电路3中的右侧区域的参考存储单元与第2偏置电路20b的电流供给节点Nsb相连接。相反，选择存储单元与第2偏置电路20b的电流供给节点Nsb相连接地进行地址选择的情况下，参考电路3中的左侧区域的参考存储单元与第1偏置电路20a的电流供给节点Nsa相连接。
接着，对本发明装置1的感应放大器7进行简单的说明。感应放大器7由如图4所示的差动放大器构成，本发明电路6的2个输出节点Nouta、Noutb分别与感应放大器7的各输入相连接。在本实施方式中，将具有图4所示的动态型锁存功能的电路用作感应放大器7，但是，感应放大器7的电路结构并不限定于图4的结构。
接下来，参照图5的电路模拟(过渡响应模拟)的电压波形图，对于本发明电路6的电路工作进行说明。而且，在本实施方式中，在本发明电路6的2个电流供给节点Nsa、Nsb上经由列解码器5而连通的总位线GB1、GB2之间，设有用于使两个总位线GB1、GB2暂时导通而平衡化的均衡晶体管。因此，本发明电路6从两个总位线GB1、GB2的平衡化处理中(图5中，均衡信号EQ为高电平时)开始工作，该平衡化处理中，由于两总位线GB1、GB2的电位是相等的，因此选择存储单元的存储单元电流Icell和参考存储单元的存储单元电流Iref的电流差并不表现为从2个偏置电路20a、20b供给的电流差，因而并不在本发明电路6的2个输出节点Nouta、Noutb上表现电压差。
参照图5的电压波形说明时，首先，均衡信号EQ迁移到高电平并开始平衡化处理。继而，对应于地址信号的输入电平、通过行解码器4，选择输入到选择存储单元的控制栅极的字线WL，被选择的字线WL的电压上升，选择存储单元沿行方向被选择。同时，对应于地址信号的输入电平、通过参考电路3，输入到参考存储单元的控制栅的电压电平上升，参考存储单元被选择。接着，为了选择与选择存储单元相连接的局部位线LB1或2并使其与总位线GB1或GB2相连接，使位线选择晶体管10或11应处于导通状态的位线选择信号BLselect迁移到高电平。同时，使参考电路3的参考位线选择晶体管14或15应处于导通状态的规定的选择信号迁移到高电平。
总位线与局部位线和参考位线导通时，从本发明电路6的2个偏置电路20a、20b，形成向选择存储单元和参考存储单元的各电流路径，局部位线和参考位线的电压开始上升，同时，虽然由本发明电路6的各第2有源元件引起的电压降而使本发明电路6的2个输出节点Nouta、Noutb的电压也下降，但是由于处于平衡化处理中，因而两输出节点的电压差为0V。选择了局部位线和参考位线后，均衡信号EQ迁移到低电平从而平衡化处理结束时，总位线GB1和GB2不在处于短路状态，因此，对应于选择存储单元和参考存储单元的各存储单元电流Icell、Iref的电压差，产生在2个输出节点Nouta、Noutb上。2个输出节点Nouta、Noutb的电压，根据选择存储单元的存储状态，一个处于高电压，另一个处于低电压，其电压差与选择存储单元的存储状态无关、是恒定的。即，读出数据“1”的情况、和读出“0”的情况，读出速度没有变化。此外，根据选择存储单元的地址，选择存储单元与第1偏置电路20a和第2偏置电路20b中任一个连接，但与该地址无关，读出特性并不产生变化。
在图6中，表示对于图8所示的现有例1的偏置电压施加电路在相同条件下进行电路模拟的结果。从图6可以看出，在现有例1的通常的电流反射镜型的偏置电压施加电路中，根据选择存储单元的存储状态，或者，选择存储单元与任一电流供给节点相连接，从而2个输出节点Nouta、Noutb的电压大大地变化，而且该电压差也产生变化，因此，读出数据“1”的情况、和读出“0”的情况下，读出特性产生差异，任一数据读出时的工作边际(operation margin)和读出速度下降。
如上所述，使用本发明电路6，对选择存储单元和参考存储单元施加电压，由此能实现稳定的高速读出。
(第二实施方式)接下来，参照附图对本发明涉及的半导体存储装置的第二实施方式的电路结构和电路工作进行说明。
如图11所示，本实施方式的本发明电路6具有完全等价的2个偏置电路30。与第一实施方式相同，将一个称为第1偏置电路30a，另一个称为第2偏置电路30b。另外，图中，2个电流源Ia、Ib与第一实施方式相同，其中一个表示选择存储单元的存储单元电流Icell，另一个表示参考存储单元的参考单元电流Iref。选择存储单元的存储单元电流Icell根据对应于存储信息的阈值电压的高低而变化。
本实施方式的偏置电路30a(30b)，分别由包括6个MOSFET的有源元件构成。第1有源元件31a(31b)由源极与第1电源节点Vcc相连接、栅极和漏极与内部节点Nla(Nlb)相连接的PMOS的方式形成。第2有源元件32a(32b)由源极与电流供给节点Nsa(Nsb)相连接、漏极与内部节点Nla(Nlb)相连接、对栅极供给中间电压Vbias的NMOS的方式形成。第3有源元件33a(33b)由源极与第1电源节点Vcc相连接、栅极与内部节点Nla(Nlb)相连接、漏极与输出节点Nouta(Noutb)相连接的PMOS的方式形成。第4有源元件34a(34b)由源极与结合节点Nen相连接、栅极和漏极与结合节点Nca(Ncb)相连接的NMOS的方式形成。第5有源元件35a(35b)由源极与结合节点Nen相连接、漏极与输出节点Nouta(Noutb)相连接、栅极与另一侧的偏置电路30的结合节点Ncb(Nca)相连接的NMOS的方式形成。第6有源元件36a(36b)由源极与第2电源节点Vss相连接、漏极与结合节点Nen相连接、对栅极供给本偏置电路的工作时成为Vcc非工作时成为Vss的输入信号EN的NMOS的方式形成。而且，在上述说明中，括号内的符号与第2偏置电路30b的说明相对应。另外，在本实施方式中，第2电源节点Vss被固定在接地电位。
其中，第1有源元件的电流被限制，以便抑制内部节点Nla的电压电平的变动。第2有源元件32a、32b将从第1有源元件31a、31b供给的电流供给到选择存储单元或参考存储单元，并且由中间电压Vbais的设定将电流供给节点Nsa、Nsb的电压电平抑制在规定电平。
而且，第3有源元件33a、33b被构成为分别与第1有源元件31a、31b进行电流反射镜连接，流过第3有源元件33a和第1有源元件31a的电流量被控制成是等价的，同样，流过第3有源元件33b和第1有源元件31b的电流量也被控制成是等价的。
第4有源元件34a、34b的电流被限制，以便抑制漏极电压(输出节点Nouta、Noutb)的电压电平的变动，限制第5有源元件35a、35b的电流，以使漏极电压(输出节点Nouta、Noutb)的电压电平与另一侧的偏置电路30的输出节点Nouta、Noutb的电压电平相反方向地变化。更具体地说，被构成为第1偏置电路30a的第4有源元件34a和第2偏置电路30b的第5有源元件35b由电流反射镜连接，第2偏置电路30b的第4有源元件34b和第1偏置电路30a的第5有源元件35a由电流反射镜连接。
第6有源元件36a、36b通过在本偏置电路工作时栅极电压成为Vcc，从而使结合节点Nen和第2电源节点Vss短路，使第4有源元件34a和34b、第5有源元件35a和35b的工作有效。而非工作时栅极电压成为Vss，结合节点Nen和第2电源节点Vss被分离，使第4有源元件34a和34b、第5有源元件35a和35b的工作无效。
本实施方式中的本发明电路6中，使第1有源元件31a、31b和第3有源元件33a、33b的晶体管尺寸(栅长和栅宽)分别相等。进而，使第2有源元件32a、32b的晶体管尺寸分别相等。另外，使第4有源元件34a、34b和第5有源元件35a、35b的晶体管尺寸分别相等。使第6有源元件36a、36b的晶体管尺寸分别相等。其结果是，本实施方式中的本发明电路6中，第1有源元件31a、31b和第3有源元件33a、33b之间、以及第4有源元件34a、34b和第5有源元件35a、35b之间的电流反射镜连接中的反射镜比是1比1。
根据上述电路结构，即使选择存储单元和参考存储单元与第1偏置电路30a和第2偏置电路30b的任一个相连接，本实施方式中的本发明电路6也能成为完全对称的电路结构。具体说，例如，和第一实施方式同样地连接主存储器阵列2中的选择存储单元等，将电流供给节点Nsa、Nsb的电压设定为与第一实施方式的偏置电路20的Nsa、Nsb相同的电压，由此能期待存储单元电流Icell或参考存储单元电流Iref与第一实施方式的偏置电路20中的存储单元电流Icell或存储存储单元电流Iref流过相同的电流量。并且，通过电流反射镜连接使该电流从第1有源元件复制到第3有源元件，并向由第4有源元件和第5有源元件构成的电流反射镜连接输入，由此，对应于存储单元电流Icell、参考存储单元电流Iref的电位差产生在2个输出节点Nouta、Noutb之间。
本实施方式中的输出节点Nouta、Noutb的电压放大幅度的上限，在存储单元电流Icell、参考存储单元电流Iref的差较大的情况下，几乎成为Vcc。下限在存储单元电流Icell或参考存储单元电流Iref为零的情况下几乎成为Vss。其中，第一实施方式的本发明电路6中的输出节点Nouta、Noutb的电压放大幅度的上限，在存储单元电流Icell或参考存储单元电流Iref为0(零)A的情况下成为Vcc。下限成为相当于存储单元或参考存储单元的漏极的节点Nsa、Nsb的电压。因此，在本实施方式中，特别是电源电压被设定为较低的情况下，可以得到具有以适当的灵敏度进行读出工作所需要的振幅的输出电流，能得到更大的输出电位差。
进而，本发明电路6中的输出节点Nouta、Noutb的电压，被输入到下一级电路即感应放大器，但是该输入电位差越大，就越能期待感应放大器工作的稳定化或高速化。然而，考虑到近年的低电源电压的倾向，则通过使电流供给节点Nsa、Nsb的电压和电源电压的差变小，使输出节点Nouta、Noutb的电压范围倾向于变得更窄。如上所述，本实施方式的本发明电路6能得到更大的输出，因此，通过使电流供给节点Nsa、Nsb的电压和电源电压的差变小而减少负面影响，能期待下一级感应放大器的工作更稳定。因此，本实施方式的本发明电路6能不降低读出工作的灵敏度而得到较大的输出节点Nouta、Noutb间的电压差，即使适用于低电源电压规格的电路，也能不受电流供给节点Nsa、Nsb的电压的影响。
另外，在本实施方式中，和第一实施方式的情况相同，2个输出节点Nouta、Noutb间的电压差与选择存储单元的存储状态无关，是恒定的。即，读出数据“1”的情况、和读出“0”的情况下，读出速度没有变化。
(第三实施方式)接着，参照附图对本发明涉及的半导体存储装置的第三实施方式的电路结构和电路工作进行说明。在第二实施方式中，分割电流路径而使用从第1有源元件复制到第3有源元件的存储单元电流Icell或参考存储单元电流Iref，但在本实施方式中，不进行电流路径的分割，而是从第1有源元件分别复制电流到第3有源元件和第4有源元件。
如图12所示，本实施方式的本发明电路6具有完全等价的2个偏置电路40。与第一和第二实施方式相同，将一个称为第1偏置电路40a，另一个称为第2偏置电路40b。另外，图中，2个电流源Ia、Ib与第一和第二实施方式相同，其中一个表示选择存储单元的存储单元电流Icell，另一个表示参考存储单元的存储单元电流Iref。选择存储单元的存储单元电流Icell根据对应于存储信息的阈值电压的高低而变化。
本实施方式的偏置电路40a(40b)，分别由包括7个MOSFET的有源元件构成。第1有源元件41a(41b)由源极与第1电源节点Vcc相连接、栅极和漏极与内部节点Nla(Nlb)相连接的PMOS的方式形成。第2有源元件42a(42b)由源极与电流供给节点Nsa(Nsb)相连接、漏极与内部节点Nla(Nlb)相连接、对栅极供给中间电压Vbias的NMOS的方式形成。第3有源元件43a(43b)由源极与第1电源节点Vcc相连接、栅极与内部节点Nla(Nlb)相连接、漏极与结合节点Nca(Ncb)相连接的PMOS的方式形成。第4有源元件44a(44b)由源极与第1电源节点Vcc相连接、栅极与内部节点Nla(Nlb)相连接、漏极与输出节点Nouta(Noutb)相连接的PMOS的方式形成。第5有源元件45a(45b)由源极与结合节点Nen相连接、栅极和漏极与结合节点Nca(Ncb)相连接的NMOS的方式形成。第6有源元件46a(46b)由源极与结合节点Nen相连接、漏极与输出节点Nouta(Noutb)相连接、栅极与另一侧的偏置电路40的输出节点Ncb(Nca)相连接的NMOS的方式形成。第7有源元件47a(47b)由源极与第2电源节点Vss相连接、漏极与结合节点Nen相连接、对栅极供给本偏置电路的工作时成为Vcc、非工作时成为Vss的输入信号EN的NMOS的方式形成。而且，在上述说明中，括号内的符号与第2偏置电路40b的说明相对应。另外，在本实施方式中，第2电源节点Vss被固定在接地电位。
其中，第1有源元件41a、41b限制电流，以便抑制内部节点Nla的电压电平的变动。第2有源元件42a、42b将从第1有源元件41a、41b供给的电流供给到选择存储单元或参考存储单元，并且由中间电压Vbais的设定将电流供给节点Nsa、Nsb的电压电平抑制在规定电平。
而且，第3有源元件43a、43b和第4有源元件44a、44b被构成为分别与第1有源元件41a、41b电流反射镜连接。由此，流过第1有源元件41a、第3有源元件43a和第4有源元件44a的电流量被控制为是等价的，同样，流过第1有源元件41b、第3有源元件43b和第4有源元件44b的电流量也被控制为是等价的。
第5有源元件45a、45b限制电流，以便抑制漏极电压(结合节点Nca、Ncb)的电压电平的变动。第6有源元件46a、46b控制电流，以使漏极电压(输出节点Nouta、Noutb)的电压电平与另一侧的偏置电路40的输出节点Nouta、Noutb的电压电平相反方向地变化。更具体地说，被构成为第1偏置电路40a的第5有源元件45a和第2偏置电路40b的第6有源元件46b由电流反射镜连接，第2偏置电路40b的第5有源元件45b和第1偏置电路40a的第6有源元件46a由电流反射镜连接。
第7有源元件47a、47b，通过本偏置电路工作时栅极电压成为Vcc，使结合节点Nen和第2电源节点Vss短路，使第5有源元件45a和45b、第6有源元件46a和46b的工作有效。而非工作时栅极电压成为Vss，结合节点Nen和第2电源节点Vss被分离，使第5有源元件45a和45b、第6有源元件46a和46b的工作无效。
本实施方式中的本发明电路6中，使第1有源元件41a、41b和第3有源元件43a、43b以及第4有源元件44a和44b的晶体管尺寸(栅长和栅宽)分别相等。进而，使第2有源元件42a、42b的晶体管尺寸分别相等。另外，使第5有源元件45a、45b和第6有源元件46a、46b的晶体管尺寸分别相等。使第7有源元件47a、47b的晶体管尺寸分别相等。其结果，本实施方式中的本发明电路6中，第1有源元件和第3有源元件之间、第1有源元件和第4有源元件之间、以及第5有源元件和第6有源元件之间的电流反射镜连接中的反射镜比是1比1。
根据上述电路结构，即使选择存储单元或参考存储单元与第1偏置电路40a和第2偏置电路40b的任一个相连接，本实施方式中的本发明电路6也能成为完全对称的电路结构。具体说，例如和第一实施方式的偏置电路20的Nsa、Nsb同样地，连接主存储器阵列2中的选择存储单元，将电流供给节点Nsa、Nsb的电压设定为与第一实施方式的偏置电路20的Nsa、Nsb相同的电压，由此能期待存储单元电流Icell或参考存储单元电流Iref与上述偏置电路20中的存储单元电流Icell、参考存储单元电流Iref流过相同的电流量。并且，通过电流反射镜连接使该电流从第1有源元件复制到第3有源元件和第4有源元件，并向由第5有源元件和第6有源元件构成的电流反射镜连接输入，由此，在2个输出节点Nouta、Noutb之间产生对应于存储单元电流Icell、参考存储单元电流Iref的电位差。
本实施方式中的输出节点Nouta、Noutb的电压放大幅度的上限，在存储单元电流Icell和参考存储单元电流Iref的差较大的情况下，几乎成为Vcc。下限在存储单元电流Icell或参考存储单元电流Iref为0A的情况下几乎成为Vss。因此，在本实施方式中，能得到更大的输出电位差。
进而，在本实施方式中，驱动输出节点Nouta、Noutb的输出电流100％使用复制到第4有源元件44a和44b的存储单元电流Icell或参考存储单元电流Iref。其中，在本实施方式中，由于复制到第4有源元件44a和44b的存储单元电流Icell或参考存储单元电流Iref的电流路径没有被分割，由此可将存储单元电流Icell或参考存储单元电流Iref用作100％输出电流。进而，输出节点Nouta、Noutb的输出速度依赖于电流量与存储单元电流Icell、参考存储单元电流Iref的变化成比例的输出电流，因此能谋求输出速度的高速化。
而且，在本实施方式的本发明电路6中，通过调节从第1有源元件向第3有源元件和第4有源元件复制存储单元电流Icell或参考存储单元电流Iref的反射镜比，也能进一步实现输出速度的高速化。这种情况下，对于第1有源元件41a、41b，通过对第3有源元件43a、43b和第4有源元件44a、44b的晶体管尺寸或并联数等进行调节，并以与此相同的比来增大第5有源元件和第6有源元件的晶体管的尺寸等，来实现输出速度的高速化。
进而，本实施方式的本发明电路6，由于能使输出速度高速化，因此输出节点Nouta、Noutb间的电位差能缩短到达下一级感应放大器能感知的电平的时间，使感应放大器的工作高速化。
接下来，对本发明装置1的另一实施方式进行说明。
(1)在上述实施方式中，也可以是作为参考电路3，例示了在各总位线GB1、GB2上个别地设有各自的参考存储单元的结构，但是，例如，如图7所示，通过对1个参考存储单元16进行使2个选择晶体管17、18中任一个处于导通的状态的控制，这样，即使与选择存储单元不连接的一方的总位线GB1或GB2连通也是可以的。
而且，通过使寄生于2个总位线GB1、GB2的负载电容相等，从而使由本发明电路6的偏置电压施加产生的电流差检测工作中的过渡响应特性大幅地改善，因此对于2个总位线GB1、GB2，将包含选择存储单元的块的局部位线连接到其中的一个，而将不包含选择存储单元的邻接块的局部位线连接到另一个，这样一来，就能使寄生于局部位线的负载电容相等，并分别施加到总位线GB1、GB2。但是，需要对不包含选择存储单元的邻接块进行控制，以使字线不被选择。
(2)在上述第一实施方式的本发明电路6中被构成为，使第1有源元件21a、21b和第2有源元件22a、22b的晶体管尺寸分别相等，另外，使第3有源元件23a、23b和第4有源元件24a、24b的晶体管尺寸分别相等，使相同偏置条件下的电流供给能力相等，但各有源元件的晶体管尺寸被构成为，第1偏置电路20a和第2偏置电路20b之间相对应的有源元件的晶体管尺寸彼此分别相等，但也可以是在各偏置电路20内，使第1有源元件21a、21b和第2有源元件22a、22b的晶体管尺寸不同。而且，也可以是使第3有源元件23a、23b和第4有源元件24a、24b的晶体管尺寸不同。根据这样的灵活性，可调整本发明电路6中的增益或过渡响应特性。
(3)在上述各实施方式中，将闪速存储器假想为存储单元，但存储单元也不限于此。另外，存储单元，除了存储状态的不同表现为存储晶体管的阈值电压的不同的元件之外，也可以是像MRAM、OUM、RRAM等这样是可变电阻元件型的存储单元。进而，即使是其他的结构的存储单元也可以。另外，本发明并不限于非易失性的存储单元，也可适用于易失性的存储单元。
尽管通过优选的实施方式已经详细地描述了本发明，但是显然本领域技术人员在不脱离本发明的精神和范围的前提下还可以进行各种各样的修改和变形。本发明应该根据一同提交的权利要求书来进行衡量。
权利要求
1.一种偏置电压施加电路，其特征在于，具有第1偏置电路，将规定的偏置电压施加到从排列多个存储单元而成的主存储器阵列中选择出的选择储存单元上进行电流供给，将对应于上述选择存储单元的存储状态而流过的存储单元电流变换为电压电平并输出；以及第2偏置电路，将规定的偏置电压施加到参考储存单元上进行电流供给，将对应于上述参考存储单元的存储状态而流过的存储单元电流变换为电压电平并输出，上述第1偏置电路和上述第2偏置电路分别具有相同的电路结构，该结构中具备第1有源元件，在电源节点和结合节点之间控制电流，以便抑制上述结合节点的电压电平的变动；第2有源元件，在电源节点和输出节点之间控制电流，以使上述输出节点的电压电平与另一侧的上述偏置电路的上述结合节点的电压电平相反方向地变化；第3有源元件，在上述结合节点和电流供给节点之间，将从上述第1有源元件供给的电流供给到上述选择存储单元或上述参考存储单元，并且将上述电流供给节点的电压电平抑制在规定电平；以及第4有源元件，在上述输出节点和上述电流供给节点之间，将从上述第2有源元件供给的电流供给到上述选择存储单元或上述参考存储单元，并且将上述电流供给节点的电压电平抑制在规定电平。
2.如权利要求1所述的偏置电压施加电路，其特征在于，上述第1有源元件和上述第2有源元件由P沟道MOSFET形成。
3.如权利要求1所述的偏置电压施加电路，其特征在于，上述第3有源元件和上述第4有源元件由N沟道MOSFET形成。
4.如权利要求1所述的偏置电压施加电路，其特征在于，上述第1偏置电路的上述第1有源元件和上述第2偏置电路的上述第2有源元件由电流反射镜连接，上述第2偏置电路的上述第1有源元件和上述第1偏置电路的上述第2有源元件由电流反射镜连接。
5.如权利要求1所述的偏置电压施加电路，其特征在于，在相同的偏置条件下，上述第1有源元件和上述第2有源元件的电流供给能力相同，上述第3有源元件和上述第4有源元件的电流供给能力相同。
6.如权利要求1所述的偏置电压施加电路，其特征在于，在相同的偏置条件下，上述第1有源元件和上述第2有源元件的电流供给能力是不同的，上述第3有源元件和上述第4有源元件的电流供给能力是不同的。
7.如权利要求1所述的偏置电压施加电路，其特征在于，上述第1有源元件由源极与上述电源节点连接、栅极和漏极与上述结合节点连接的P沟道MOSFET形成，上述第2有源元件由源极与上述电源节点连接、漏极与上述输出节点连接、栅极与另一侧的上述偏置电路的上述结合节点连接的P沟道MOSFET形成，上述第3有源元件由源极与上述电流供给节点连接、漏极与上述结合节点连接、对栅极供给规定的中间电压的N沟道MOSFET形成，上述第4有源元件由源极与上述电流供给节点连接、漏极与上述输出节点连接、对栅极供给上述中间电压的N沟道MOSFET形成。
8.一种偏置电压施加电路，其特征在于，具有第1偏置电路，将规定的偏置电压施加到从排列多个存储单元而成的主存储器阵列中选择出的选择储存单元上进行电流供给，将对应于上述选择存储单元的存储状态而流过的存储单元电流变换为电压电平并输出；以及第2偏置电路，将规定的偏置电压施加到参考储存单元上进行电流供给，将对应于上述参考存储单元的存储状态而流过的存储单元电流变换为电压电平并输出，上述第1偏置电路和上述第2偏置电路由相同的偏置电路构成，分别具有第1有源元件，在第1电源节点和内部节点之间，控制上述内部节点的电压电平的变动；第2有源元件，在上述内部节点和电源供给节点之间，将从上述第1有源元件供给的电流供给到上述选择存储单元或上述参考存储单元，并且将上述电流供给节点的电压电平抑制在规定电平；第3有源元件，在上述第1电源节点和输出节点之间，电流量与从上述电源供给节点被供给电流的上述选择存储单元或上述参考存储单元的电流量的变化成比例地进行变化；第4有源元件，在结合节点和上述输出节点之间控制电流，以便抑制上述输出节点的电压电平的变动；第5有源元件，在结合节点和上述输出节点之间控制电流，以使上述输出节点的电压电平与另一侧的上述偏置电路的上述输出节点的电压电平相反方向地变化；以及第6有源元件，在第2电源节点和上述结合节点之间，在上述偏置电路工作时使上述第4有源元件和上述第5有源元件的工作有效，在上述偏置电路为非工作时使上述第4有源元件和上述第5有源元件的工作无效，上述第1偏置电路的上述结合节点和上述第2偏置电路的上述结合节点相连接。
9.如权利要求8所述的偏置电压施加电路，其特征在于，上述第1有源元件和上述第3有源元件由P沟道MOSFET形成，上述第2有源元件、上述第4有源元件、上述第5有源元件和上述第6有源元件由N沟道MOSFET形成。
10.如权利要求8所述的偏置电压施加电路，其特征在于，上述第1偏置电路的上述第4有源元件和上述第2偏置电路的上述第5有源元件由电流反射镜连接，上述第2偏置电路的上述第4有源元件和上述第1偏置电路的上述第5有源元件由电流反射镜连接，上述第1偏置电路的上述第1有源元件和上述第1偏置电路的上述第3有源元件由电流反射镜连接，上述第2偏置电路的上述第1有源元件和上述第2偏置电路的上述第3有源元件由电流反射镜连接。
11.如权利要求8所述的偏置电压施加电路，其特征在于，在相同的偏置条件下，上述第4有源元件和上述第5有源元件的电流供给能力相同，上述第1有源元件和上述第3有源元件的电流供给能力相同。
12.如权利要求8所述的偏置电压施加电路，其特征在于，上述第1有源元件由源极与上述第1电源节点连接、栅极和漏极与上述内部节点连接的P沟道MOSFET的方式形成，上述第2有源元件由源极与上述电源供给节点连接、漏极与上述内部节点连接、对栅极供给规定的中间电压的N沟道MOSFET的方式形成，上述第3有源元件由源极与上述第1电源节点连接、栅极与上述内部节点连接、漏极与上述输出节点连接的P沟道MOSFET的方式形成，上述第4有源元件由源极与上述结合节点连接、栅极和漏极与上述输出节点连接的N沟道MOSFET的方式形成，上述第5有源元件由源极与上述结合节点连接、漏极与上述输出节点连接、栅极与另一侧的上述偏置电路的上述输出节点连接的N沟道MOSFET的方式形成，上述第6有源元件由源极与上述第2电源节点连接、漏极与上述结合节点连接、对栅极供给规定的工作控制电压的N沟道MOSFET的方式形成。
13.一种偏置电压施加电路，其特征在于，具有第1偏置电路，将规定的偏置电压施加到从排列多个存储单元而成的主存储器阵列中选择出的选择储存单元上进行电流供给，将对应于上述选择存储单元的存储状态而流过的存储单元电流变换为电压电平并输出；以及第2偏置电路，将规定的偏置电压施加到参考储存单元上进行电流供给，将对应于上述参考存储单元的存储状态而流过的存储单元电流变换为电压电平并输出，上述第1偏置电路和上述第2偏置电路由相同的偏置电路构成，分别具有第1有源元件，在第1电源节点和内部节点之间，控制上述内部节点的电压电平的变动；第2有源元件，在上述内部节点和电流供给节点之间，将从上述第1有源元件供给的电流供给到上述选择存储单元或上述参考存储单元，并且将上述电流供给节点的电压电平抑制在规定电平；第3有源元件，在上述第1电源节点和第1结合节点之间，电流量与从上述电流供给节点被供给电流的上述选择存储单元或上述参考存储单元的电流量的变化成比例地进行变化；第4有源元件，在第1电源节点和上述输出节点之间，电流量与从上述电流供给节点被供给电流的上述选择存储单元或上述参考存储单元的电流量的变化成比例地进行变化；第5有源元件，在上述第1结合节点和第2结合节点之间控制电流，以便抑制上述第1结合节点的电压电平的变动；第6有源元件，在上述第2结合节点和上述输出节点之间控制电流，以使上述输出节点的电压电平与另一侧的上述偏置电路的上述输出节点的电压电平相反方向地变化；以及第7有源元件，在上述第2电源节点和上述第2结合节点之间，在上述偏置电路工作时使上述第5有源元件和上述第6有源元件的工作有效，在上述偏置电路为非工作时使上述第5有源元件和上述第6有源元件的工作无效，上述第1偏置电路的上述第2结合节点和上述第2偏置电路的上述第2结合节点连接。
14.如权利要求13所述的偏置电压施加电路，其特征在于，上述第1有源元件、上述第3有源元件和上述第4有源元件由P沟道MOSFET形成，上述第2有源元件、上述第5有源元件、上述第6有源元件和上述第7有源元件由N沟道MOSFET形成。
15.如权利要求13所述的偏置电压施加电路，其特征在于，上述第1有源元件和上述第3有源元件由电流反射镜连接，上述第1有源元件和上述第4有源元件由电流反射镜连接，上述第1偏置电路的上述第5有源元件和上述第2偏置电路的上述第6有源元件由电流反射镜连接，上述第2偏置电路的上述第5有源元件和上述第1偏置电路的上述第6有源元件由电流反射镜连接。
16.如权利要求13所述的偏置电压施加电路，其特征在于，在相同的偏置条件下，上述第5有源元件和上述第6有源元件的电流供给能力相同，上述第3有源元件和上述第4有源元件以及上述第1有源元件的电流供给能力相同。
17.如权利要求13所述的偏置电压施加电路，其特征在于，在相同的偏置条件下，上述第5有源元件和上述第6有源元件的电流供给能力相同，上述第3有源元件和上述第4有源元件的电流供给能力相同，并且，上述第1有源元件和上述第3有源元件的电流供给能力不同，上述第1有源元件和上述第4有源元件的电流供给能力不同。
18.如权利要求13所述的偏置电压施加电路，其特征在于，在相同的偏置条件下，上述第5有源元件和上述第6有源元件的电流供给能力相同，上述第3有源元件和上述第4有源元件的电流供给能力不同。
19.如权利要求13所述的偏置电压施加电路，其特征在于，上述第1有源元件由源极与上述第1电源节点连接、栅极和漏极与上述内部节点连接的P沟道MOSFET的方式形成，上述第2有源元件由源极与上述电源供给节点连接、漏极与上述内部节点连接、对栅极供给规定的中间电压的N沟道MOSFET的方式形成，上述第3有源元件由源极与上述第1电源节点连接、栅极与上述内部节点连接、漏极与上述第1结合节点连接的P沟道MOSFET的方式形成，上述第4有源元件由源极与上述第1电源节点连接、栅极与上述内部节点连接、漏极与上述输出节点连接的P沟道MOSFET的方式形成，上述第5有源元件由源极与上述第2结合节点连接、栅极和漏极与上述第1结合节点连接的N沟道MOSFET的方式形成，上述第6有源元件由源极与上述第2结合节点连接、漏极与上述输出节点连接、栅极与另一侧的上述偏置电路的上述输出节点连接的N沟道MOSFET的方式形成，上述第7有源元件由源极与上述第2电源节点连接、漏极与第2结合节点连接、对栅极供给规定的工作控制电压的N沟道MOSFET的方式形成。
20.一种半导体存储装置，其具有阵列状地排列多个存储单元而成的主存储器阵列；参考存储单元；从上述主存储器阵列中选择特定的上述存储单元的地址选择电路；偏置电压施加电路，其通过分别对连接于上述地址选择电路选择出的选择存储单元上的位线和连接于上述参考存储单元上的位线来个别地施加规定的偏置电压，将对应于各个存储状态而流过上述选择存储单元和上述参考存储单元的各存储单元电流变换成电压电平并输出；以及感应电路，其将上述偏置电压施加电路的上述选择存储单元一侧和上述参考存储单元一侧的各输出电压比较放大，并输出对应于上述选择存储单元所存储的数据的电压，该半导体存储装置的特征在于，上述偏置电压施加电路是如权利要求1所述的偏置电压施加电路，上述偏置电压施加电路的上述第1偏置电路和上述第2偏置电路的任一方的上述电流供给节点与上述选择存储单元一侧的上述位线相连通的情况下，上述第1偏置电路和上述第2偏置电路的另一方的上述电流供给节点与上述参考存储单元一侧的上述位线相连通。
21.如权利要求20所述的半导体存储装置，其特征在于，上述偏置电压施加电路的上述第1偏置电路被构成为可对从上述主存储器阵列中的第1区域内的上述存储单元中选择出的选择存储单元进行电流供给，上述偏置电压施加电路的上述第2偏置电路被构成为可对从与上述主存储器阵列中的上述第1区域不同的第2区域内的上述存储单元中选择出的选择存储单元进行电流供给，由上述第1偏置电路向上述第1区域内的上述选择存储单元的电流供给、和由上述第2偏置电路向上述第2区域内的与上述位线相连通的上述参考存储单元的电流供给作为一个读出工作而产生，由上述第2偏置电路向上述第2区域内的上述选择存储单元的电流供给、和由上述第1偏置电路向与上述第1区域内的上述位线相连通的上述参考存储单元的电流供给作为另一个读出工作而产生。
22.如权利要求20所述的半导体存储装置，其特征在于，连接于上述选择存储单元上的位线和连接于上述参考存储单元上的位线的寄生电容相等。
23.一种半导体存储装置，其具有阵列状地排列多个存储单元而成的主存储器阵列；参考存储单元；从上述主存储器阵列中选择特定的上述存储单元的地址选择电路；偏置电压施加电路，其通过分别对连接于上述地址选择电路选择出的选择存储单元上的位线和连接于上述参考存储单元上的位线来个别地施加规定的偏置电压，将对应于各个存储状态流过上述选择存储单元和上述参考存储单元的各存储单元电流变换成电压电平并输出；以及感应电路，其将上述偏置电压施加电路的上述选择存储单元一侧和上述参考存储单元一侧的各输出电压比较放大，并输出对应于上述选择存储单元所存储的数据的电压，该半导体存储装置的特征在于，上述偏置电压施加电路是如权利要求8所述的偏置电压施加电路，上述偏置电压施加电路的上述第1偏置电路和上述第2偏置电路的任一方的上述电流供给节点与上述选择存储单元一侧的上述位线相连通的情况下，上述第1偏置电路和上述第2偏置电路的另一方的上述电流供给节点与上述参考存储单元一侧的上述位线相连通。
24.如权利要求23所述的半导体存储装置，其特征在于，上述偏置电压施加电路的上述第1偏置电路被构成为可对从上述主存储器阵列中的第1区域内的上述存储单元中选择出的选择存储单元进行电流供给，上述偏置电压施加电路的上述第2偏置电路被构成为可对从与上述主存储器阵列中的上述第1区域不同的第2区域内的上述存储单元中选择出的选择存储单元进行电流供给，由上述第1偏置电路向上述第1区域内的上述选择存储单元的电流供给、和由上述第2偏置电路向与上述第2区域内的上述位线相连通的上述参考存储单元的电流供给作为一个读出工作而产生，由上述第2偏置电路向上述第2区域内的上述选择存储单元的电流供给、和由上述第1偏置电路向与上述第1区域内的上述位线相连通的上述参考存储单元的电流供给作为另一个读出工作而产生。
25.如权利要求23所述的半导体存储装置，其特征在于，连接于上述选择存储单元上的位线和连接于上述参考存储单元上的位线的寄生电容相等。
26.一种半导体存储装置，其具有阵列状地排列多个存储单元而成的主存储器阵列；参考存储单元；从上述主存储器阵列中选择特定的上述存储单元的地址选择电路；偏置电压施加电路，其通过分别对连接于上述地址选择电路选择出的选择存储单元上的位线和连接于上述参考存储单元上的位线来个别地施加规定的偏置电压，将对应于各个存储状态流过上述选择存储单元和上述参考存储单元的各存储单元电流变换成电压电平并输出；以及感应电路，其将上述偏置电压施加电路的上述选择存储单元一侧和上述参考存储单元一侧的各输出电压比较放大，并输出对应于上述选择存储单元所存储的数据的电压，该半导体存储装置的特征在于，上述偏置电压施加电路是如权利要求13所述的偏置电压施加电路，上述偏置电压施加电路的上述第1偏置电路和上述第2偏置电路的任一方的上述电流供给节点与上述选择存储单元一侧的上述位线相连通的情况下，上述第1偏置电路和上述第2偏置电路的另一方的上述电流供给节点与上述参考存储单元一侧的上述位线相连通。
27.如权利要求26所述的半导体存储装置，其特征在于，上述偏置电压施加电路的上述第1偏置电路被构成为可对从上述主存储器阵列中的第1区域内的上述存储单元中选择出的选择存储单元进行电流供给，上述偏置电压施加电路的上述第2偏置电路被构成为可对从与上述主存储器阵列中的上述第1区域不同的第2区域内的上述存储单元中选择出的选择存储单元进行电流供给，由上述第1偏置电路向上述第1区域内的上述选择存储单元的电流供给、和由上述第2偏置电路向与上述第2区域内的上述位线相连通的上述参考存储单元的电流供给作为一个读出工作而产生，由上述第2偏置电路向上述第2区域内的上述选择存储单元的电流供给、和由上述第1偏置电路向与上述第1区域内的上述位线相连通的上述参考存储单元的电流供给作为一个读出工作而产生。
28.如权利要求26所述的半导体存储装置，其特征在于，连接于上述选择存储单元上的位线和连接于上述参考存储单元上的位线的寄生电容相等。
全文摘要
分别对选择存储单元和参考存储单元进行电流供给的2个偏置电路(20)其电路结构相同，各偏置电路分别具有第1有源元件(21a、21b)，在电源节点(Vcc)和结合节点(Nca、Ncb)之间控制电流，以便抑制上述结合节点的电压电平的变动；第2有源元件(22a、22b)，在电源节点和输出节点(Nouta、Noutb)之间控制电流，以使上述输出节点的电压电平与另一侧的偏置电路的结合节点的电压电平相反方向地变化；第3有源元件(23a、23b)和第4有源元件(24a、24b)，在上述结合节点和电流供给节点(Nsa、Nsb)之间以及上述输出节点和上述电流供给节点之间，调整偏置电压。
文档编号G11C16/28GK1655281SQ200510009468
公开日2005年8月17日 申请日期2005年2月8日 优先权日2004年2月9日
发明者森康通, 吉本贵彦, 渡边雅彦, 安西伸介, 野岛武, 正木宗孝 申请人:夏普株式会社