专利名称：具有调整输入电阻的偏置电压节点的电流读出放大器电路的制作方法
技术领域：
本发明一般涉及集成电路器件及其工作方法，更具体地说，涉及包含读出放大器电路的集成电路存储器件及其工作方法。
背景技术：
通常，随着半导体存储器的芯片尺寸的增大，用来传送数据的数据线的长度也会增加。因此，在半导体存储器中可能会使用电流读出放大器，它与电压读出放大器相比相对较少地受到数据线的电容性负载的影响。在电流读出放大器中，因为在数据线上没有电压差，所以即使连续传送不同的数据时，也不需要对数据线进行均衡补偿。因此，当存储器的工作速度提高时采用电流读出放大器较为有利。
不幸的是，传统的电流读出放大器被限制在低电压工作环境下。此外，传统的电流读出放大器可能会遇到工作稳定性降低和/或读出延时增大的问题。
图1是传统的电流读出放大器电路的电路图，它应用于半导体存储器中，如动态随机存取存储器(下文中称为DRAM)等。参考图1，示出位线读出放大器(B/L S/A)10、电流读出放大器20和差分放大器30相连的结构。如果存储单元(未示出)中的、在读操作模式中由位线读出放大器10读取为数据0或1的数据，被送到一对数据线DL和/DL上时，那么响应于读出启动信号EN和ENB而工作的电流读出放大器20，通过电流读出该数据并提供电流读出输出SO和/SO。电流读出放大器20的电流读出输出SO和/SO被施加到差分放大器30的输入端，经电压放大，并被传输给数据输出电路(未示出)。
图2是说明传统电流读出放大器电路的典型的工作的电路图，其应用于DRAM中。当列选择线CSL被使能时，由位线读出放大器10读取的存储单元中的数据被传输到数据线对DL和/DL上。在图2中，假定用I表示由位线读出放大器10产生的电流之间的差值，用CIO表示数据线对DL和/DL的电容性负载。图中，分别连接到位线对BL和/BL上的P型MOS晶体管M5和M6为负载晶体管，用来向电流读出放大器20提供工作电流。假定流经每一P型MOS晶体管M5和M6的电流均为i，流经节点A的作为电流读出放大器20的第一输出的电流为i-I，流经节点B的作为第二输出的电流为i。也就是说，流经节点A和节点B的电流之间的差为I。
如果构成电流读出放大器20的P型MOS晶体管M1和M3工作在饱和区并且具有相同的尺寸，那么MOS晶体管M1和M3的栅极和源极之间的电压差是近似一致的。即VGS1＝VGS3＝V1。同样地，如果P型MOS晶体管M2和M4工作在饱和区并且具有相同的尺寸，那么VGS2＝VGS4＝V2。因为当列选择线CSL工作时选择信号YSEL为零，所以列选择线CSL上的输入节点电压分别为V1+V2，并且具有几乎相同的电压。其结果是，由于进入列选择线CSL的电流差为I但输入节点上的电压保持相同，所以实际上没有产生电压差。这样一来，列选择线CSL的输入电阻RIN近似为零。因此，数据线对DL和/DL能够以全电流模式传输数据。
也就是说，RIN＝ΔvIN/ΔiIN＝O/I＝0。当RIN用各个晶体管的跨导来表示时，得到如下的方程式RIN＝{2(gm34-gm12)}/gm12×gm34。在上述方程中，gm为MOS晶体管的跨导。假定是对称设计，则有gm1＝gm2＝gm12和gm3＝gm4＝gm34。为满足RIN为零的条件，则gm12＝gm34。也就是说，形成交叉耦合闩锁电路(latch circuit)的MOS晶体管M1和M2的跨导，与用来防止闩锁工作的电流源晶体管M3和M4的跨导相同。
如果RIN＜0，即形成交叉耦合闩锁电路的N型MOS晶体管M1和M2的跨导，大于用来防止闩锁工作的电流源晶体管M3和M4的跨导，那么列选择线CSL可能具有相似的闩锁属性，这将降低工作稳定性。
另一方面，如果RIN＞0，那么列选择线CSL可能会工作在电压工作模式。不幸地是，由于在列选择线CSL的两个输入之间产生的电压差，数据传输速度可能会降低。
可以调整P型MOS晶体管M1和M2与P型MOS晶体管M3和M4之间的尺寸比，从而使列选择线CSL具有零输入电阻RIN。然而，尽管在特殊条件下可以满足RIN＝0，但是工作电压或工作温度的变化也会使RIN＝0不再满足。这是因为gm12和gm34不能总是保持同样的比值。
然而，低电压工作会使列选择线CSL的每个晶体管不能保持在其饱和模式，这会导致RIN有很大的改变。作为要求的最小电压，由于列选择线CSL具有从位线读出放大器到列选择线CSL输入端的电压降加上晶体管M1的阈值电压加上节点A处的摆动电压加上晶体管M3的阈值电压，所以2V或更小的工作电压会使列选择线CSL的晶体管工作在饱和区以外。因此，可能会失去理想列选择线CSL的功能性。
仍参考图1，将描述非理想列选择线CSL的工作。通常，为了避免列选择线CSL不稳定的工作，RIN初始设计为具有略大于零的值。这样即使在过程、电压和温度(下文中称为PVT)发生变化时，也可以使RIN保持为正值。因此，在列选择线CSL的输入节点处的电压随着电流的改变而改变。当电流流过图1中的位线读出放大器10时，如果RIN大于零，互补数据线/DL上的电压变得大于数据线DL上的电压。相应地，在用来提供负载电流的P型MOS晶体管M5和M6上产生的负载电流IM5和IM6不再相同。也就是说，如果互补数据线/DL上的电压高于数据线DL上的电压，那么负载电流IM6会变得小于负载电流IM5。在这种情况下会产生两个问题。
第一，在电流读出放大器20的两个节点之间产生的电流差表示为/ISO-ISO＝IM6-(IM5-I)。因为电流IM6小于电流IM5，所以电流差小于I。因为位线读出放大器10所产生的电流差I没有全部传递到电流读出放大器20，所以电流差的下降导致输出节点SO和/SO处的电压出现摆动。更进一步地，由于输出节点SO和/SO处的电压成为连接到下一级的差分放大器30的输入，所以这会降低差分放大器的工作速度。
第二，如果从不同的位线读出放大器10连续地读取数据，那么当来自位线读出放大器10的数据相同时读出速度可能会降低。考虑这样一种情况，其中有几个输入/输出(I/O)线连接到数据线对DL和/DL，进而连接到一个电流读出放大器进行读操作，并选择不同的列选择线CSL进行连续操作。如果在两端产生电流差/ISO-ISO＝IM6-(IM5-I)，那么第一列选择线CSL会关断从而选择另一个列选择线CSL。结果，I＝0并且两端之间的电流差变为IM6-IM5。因此，电流流向相反方向，同时输出SO和/SO的电压也会变化。当数据线对DL和/DL上的电压逐渐变得相同时，电流差则会消失。在随后的列选择线CSL被使能、并且在数据线对DL和/DL上的电压变成相同之前位线读出放大器10的电流就再次供应到电流读出放大器20的情况下，如果位线读出放大器10的数据与前一数据相同，那么电流的方向一定会再次改变。由于读出输出SO和/SO上的电压改变，所以读出延时会增大。
因为当列选择线CSL的输入电阻RIN大于零时就可能出现上面所讨论的问题，所以如有可能输入电阻RIN应设计为零。
图3是描述与图1的读出输出相关的信号的仿真波形的图。在图中示出了当位线读出放大器10的数据改变时通过仿真测量作为电流读出放大器的输入的数据线对DL和/DL上的电压、读出输出SO和/SO上的电压以及差分放大器30的输出OUT上的电压得到的结果。横坐标轴表示时间，纵坐标轴表示电压。
图4是描述当在图1的电路中外部环境因素变化时在数据线对之间产生的最大电压差的图。图4中，示出了测量并绘制的数据线对DL和/DL之间的最大电压差的结果，其中VDD＝1.6V、2V、2.5V和3V，温度为-5℃、50℃和110℃。这里，横坐标轴表示电压，纵坐标轴表示电压差。可以看出，随着工作电压的下降和随之列选择线CSL的输入电阻RIN的增大，数据线对DL和/DL之间的电压差会增大。如果构成电流读出放大器20的晶体管的尺寸改变，以使列选择线CSL的输入电阻RIN在低压时为零，那么当VDD较高时输入电阻RIN变成负(-)的，这会带来稳定性的问题。
图5示出通过仿真测量从使能列选择线CSL的时刻开始直到输出OUT节点达到500mV时的时间所得到的结果，即图1电路中的读出延时。随着工作电压的下降，以电流读出放大器20的输出作为其输入的差分放大器30的速度会降低。另外，依赖于列选择线CSL的输入电阻RIN的增大，电流读出放大器20的输出电压摆动(在SO和/SO节点处的电压摆动)可能会下降，这会带来使读出延时进一步增大的问题。这是因为电流读出放大器需要如下工作电压，即所述工作电压大于从位线读出放大器10的输出端到电流读出放大器20的输入端之间的电压降加上晶体管M1的阈值电压、节点A处的摆动电压和晶体管M3的阈值电压。
已知图1和2中所示的P型MOS晶体管M3和M4可以替换成N型MOS晶体管，并且栅极偏置电压可以被设定为恒定电压。例如，J.Y.Sim等人描述了这种技术，见“in Double boosting，Hybrid Current sense Amplifier，andBinary Weighted Temperature Sensor Adjustment Schemes for 1.8V 12Mb MobileDRAMs Symp.in VLSI circuit digest of Technical Papers，2002，pp294-297”。这可以降低和消除P型MOS晶体管M3和M4的阈值电压降，从而增强低压工作性能。因此，由于可以减少低电压时输入电阻RIN突然增大的现象，所以增强了工作性能。然而，仍然存在一个问题，就是构成交叉耦合闩锁的PMOS晶体管和防止闩锁的NMOS晶体管之间由于PVT变化而具有不同的电流导通特性，使输入电阻RIN的改变仍然会变得很大。
发明内容
根据本发明的某些实施例，电流读出放大器包括第一和第二P型MOS晶体管，它们具有分别连接到第一和第二读出输入端的源极节点、彼此交叉耦合的栅极和漏极节点。第一和第二N型MOS晶体管具有分别连接到第一和第二读出输出端的漏极节点，第一和第二读出输出分别对应着第一和第二P型MOS晶体管的漏极节点，第一和第二N型MOS晶体管具有连接到电源电压的各自栅极节点。第三和第四N型MOS晶体管，其具有分别连接到第一和第二读出输出的漏极节点，连接到偏置电压节点的栅极节点，从而在第一和第二读出输出和公共参考节点之间建立各自的电流通路。
在本发明的其它实施例中，通过响应于工作启动信号，第五N型MOS晶体管将第一、第二、第三和第四N型MOS晶体管的源极节点连接到公共参考节点。
在本发明的另一些其它实施例中，运算放大器具有分别连接到第一和第二读出输入的非倒相和倒相输入节点，以及连接到偏置电压节点的输出节点，其中所述运算放大器在其输出节点上产生偏置电压，从而驱动非倒相输入节点和倒相输入节点至大致相同的电压电平。
在本发明的又一些其它实施例中，偏置电压发生器向偏置电压施加节点提供偏置电压。
在本发明的其它实施例中，偏置电压发生器包括第三和第四P型MOS晶体管，它们具有的分别连接到第一和第二等效(dummy)读出输入的源极节点、彼此交叉耦合的栅极和漏极节点。第六和第七N型MOS晶体管，它们具有分别连接到第一和第二等效读出输出的漏极节点，第一和第二等效读出输出对应着第三和第四P型MOS晶体管的漏极节点，第六和第七N型MOS晶体管具有连接到电源电压的栅极节点。第八和第九N型MOS晶体管，它们具有分别连接到第一和第二等效读出输出的漏极节点、连接到偏置电压节点的栅极节点，从而在第一和第二等效读出输出和公共参考节点之间建立电流通路。第十N型MOS晶体管将第六、第七、第八和第九N型MOS晶体管的源极节点连接到公共参考节点。运算放大器，它具有分别连接到第一和第二等效读出输入的非倒相和倒相输入节点以及连接到偏置电压节点的输出节点，所述运算放大器在其输出节点上产生偏置电压，从而驱动非倒相输入节点和倒相输入节点达到大致相同的电压电平。
在本发明的其它实施例中，第一和第二P型MOS晶体管分别与第三和第四P型MOS晶体管具有大致相同的尺寸，第一、第二、第三和第四N型MOS晶体管分别与第六、第七、第八和第九N型MOS晶体管具有大致相同的尺寸。
当结合附图来阅读时从下面的具体实施例的详细描述，本发明的其它特征将会更容易被理解，其中图1是传统电流读出放大器电路的电路图，所述电流读出放大器电路被配置以用于半导体存储器中，如动态随机存取存储器；图2是说明传统电流读出放大器电路的典型运行的电路图，它应用于DRAM；图3是与图1的读出输出相关的信号的仿真波形的图；图4是在图1的电路中的外部环境因素变化时在数据线对之间产生的最大电压差的图；图5示出在图1电路中通过仿真测量读出延时所获得的结果；图6是根据本发明某些实施例的读出电路的电路图；图7是示出与图6电路的读出输出相关的信号的仿真波形的图；图8是示出当在图6的电路中外部环境因素改变时在数据线对之间产生的最大电压差的图；图9是示出通过仿真测量图6的电路所产生的读出延时而获得的结果的图；以及图10是根据本发明其它实施例的读出电路的示意图。
具体实施例方式
虽然本发明容许有各种修改和替换的形式，但是在此详细描述通过附图中的示例示出的其具体实施例。应该明白这里并不是想限制于所公开的特定形式，而相反，本发明将覆盖所有落在由权利要求所限定的精神和范围内的修改、等效和替换。在附图的整个描述中，相同的附图标记表示相同的元件。
如在此使用的，单数形式“一”和“一个”是想包含复数形式，除非有其它明确的表述。进一步将会理解，当在本说明书中使用术语“包含”、“包括”、“构成”和/或“组成”时，它指出出现了所声明的特点、整体、步骤、操作、元件、和/或部件，但不排除出现或附加一个或更多其它特点、整体、步骤、操作、元件、部件、和/或它们的组合。可以理解，当称一个元件被“连接”或“耦合”到另一个元件时，它可以被直接连接或耦合到其它元件或者是出现居间的元件。此外，这里使用的“连接”或“耦合”也包括无线连接或耦合。这里所使用的术语“和/或”包括任何以及所有列出的关联条目的一个或更多个的组合。
可以理解，尽管这里使用术语第一和第二来描述不同的部件，但这些部件不应被这些术语所限制。这些术语只是用来区分一个部件与另一部件的。因此，下面讨论的第一部件可以称为第二部件，并且类似地，在不违背本发明的教导的情况下，第二部件也可以称为第一部件。
除非另有说明，这里使用的所有术语(包括技术的和科学的术语)具有与本发明所属领域的一般技术人员通常所理解的同样的含义。进一步地可以理解，如就象常用的词典里所作的定义，那些术语应被解释为与它们在相关技术背景中的含义相一致的意思，而不是以理想化的或过于刻板的理解来解释，除非在这里作出了这样的明确定义。
在图6示出根据本发明的某些实施例的、包括电流读出放大器21和偏置电压发生器40的电路。电流读出放大器21包括代替图1和2所示的P型MOS晶体管M3和M4的NMOS晶体管，用来建立电流通路的NMOS晶体管与代替NMOS晶体管并行连接。
电流读出放大器21包括第一和第二P型MOS晶体管M1和M2，它们具有彼此交叉耦合的栅极和漏极节点、分别连接到第一和第二读出输入DL和/DL的源极节点，所述漏极节点作为第一和第二读出输出SO和/SO。电流读出放大器21还包括第一和第二N型MOS晶体管M3和M4，它们具有分别连接到第一和第二读出输出SO和/SO的漏极节点、连接到共用的电源电压(VDD)施加节点的栅极节点。电流读出放大器21还包括第三和第四N型MOS晶体管M7和M8，它们具有分别连接到第一和第二读出输出SO和/SO的漏极节点、连接到共用的偏置电压(VBIAS)施加节点的栅极节点，以便在从第一和第二读出输出SO和/SO到地GND建立电流通路。此外，电流读出放大器21还包括第五N型MOS晶体管M19，它响应于工作启动信号(EN)而将第一、第二、第三和第四N型MOS晶体管M3、M4、M7和M8的源极节点连接到共用的地电压(GND)节点。
偏置电压发生器40包括第三和第四P型MOS晶体管M9和M10，它们具有分别连接到第一和第二等效读出输入VP和VN的源极节点、彼此交叉耦合的栅极和漏极节点。偏置电压发生器40还包括第六和第七N型MOS晶体管M11和M12，它们具有分别连接到第一和第二等效读出输出DS和/DS的漏极节点、连接到共用的电源电压施加节点的栅极节点，所述第一和第二等效读出输出是第三和第四P型MOS晶体管的漏极节点。偏置电压发生器40还包括第八和第九N型MOS晶体管M15和M16，它们具有分别连接到第一和第二等效读出输出DS和/DS的漏极节点、连接到共用的偏置电压(VBIAS)施加节点的栅极节点，从而从第一和第二等效读出输出DS和/DS到地建立电流通路。偏置电压发生器40还包括第十N型MOS晶体管M18，用于固定地将第六、第七、第八和第九N型MOS晶体管的源极节点连接到共用的地电压节点。此外，偏置电压发生器40还包括运算放大器C1，它具有分别连接到第一和第二等效读出输入VP和VN的非倒相输入节点(+)和倒相输入节点(-)，以及连接到偏置电压(VBIAS)施加节点的输出节点，其中运算放大器C1调整偏置电压(VBIAS)施加节点上的偏置电压，从而使非倒相输入节点(+)和倒相输入节点(-)上的电压变得大致相同。
如图1所示，电压放大差分放大器30的差分输入可以连接到电流读出放大器的第一和第二读出输出SO和/SO。
图6中，即使PVT变化，也可以通过控制NMOS晶体管M7和M8的栅极节点上的电压而使输入电阻RIN保持在大致为零。可以提高低电压时的工作速度，而且即使在较高电源电压下也可以改善工作稳定性。
通过图6和图1之间电路结构的比较，可以看出图6中的NMOS晶体管M3和M4取代了图1中的PMOS晶体管M3和M4。这里，施加到图6中的NMOS晶体管M3和M4的栅极上的电压为电源电压VDD。NMOS晶体管M7和M8分别连接到NMOS晶体管M3和M4。施加到NMOS晶体管M7和M8的栅极节点上的电压为偏置电压VBIAS。
偏置电压VBIAS由偏置电压发生器40产生。构成偏置电压发生器40的每个晶体管M9、M10、M11、M12、M15、M16和M18的尺寸，可以被形成与构成电流读出放大器21的晶体管M1、M2、M3、M4、M7、M8和M19的尺寸一样。按照与位线读出放大器10相同的形式，配置固定的位线读出放大器(固定B/L S/A)15，但是它的值不是由存储单元中的数据确定的，而是固定闩锁在0或1。这可以通过加电时只向一个输出供电来实现。加电完成后，固定位线读出放大器15会持续保持在恒定的数据值。
固定位线读出放大器15可以使用同样的生产工艺来形成，即使是在形成有大量位线读出放大器10的区域中。另一方面，当固定位线读出放大器15配置在外围电路区域中，而不是在形成有存储单元的存储单元阵列区域中时，可能会与位线读出放大器10存在较小的特性差异。然而，由于该特性差异不会导致图6所示的电路在工作中出现问题，所以固定位线读出放大器15也可以配置在外围电路区域中。
运算放大器C1(下文中称为OPAMP)调整晶体管M15和M16的栅极电压，即调整偏置电压VBIAS的电平以使VP和VN的电压大致相同。这里使用的OPAMP的结构和工作方式在本领域内为人们所熟知，因此省略了更进一步地解释。
图6中，如果VN＞VP，即RIN＞0，那么OPAMP C1降低VBIAS电压。随之，晶体管M15和M16的电流导通电阻升高从而导致输入电阻RIN下降。相反，如果VN＜VP，即RIN＜0，那么OPAMP C1就提高VBIAS电压。随之，晶体管M15和M16的电流导通电阻降低从而导致输入电阻RIN升高。这样一来，由于在实际电流读出放大器上施加了相同的VBIAS电压，所以即使当PVT变化时，电流读出放大器的输入电阻也可以维持在零附近。
在某些实施例中可以使用具有最小偏移的OPAMP，这是因为当图6中使用的OPAMP C1具有偏移时，输入电阻RIN可以固定在某一偏离零的值。然而，当OPAMP的偏移量已知时，晶体管M15和M16与晶体管M7和M8之间在尺寸上可能会有一点不同，从而补偿偏移。
图7所示为与图6电路的读出输出相关的信号的仿真波形。它显示了当改变图7电路中的位线读出放大器10的数据时，通过仿真测量作为电流读出放大器21输入的数据线对DL和/DL的电压、读出输出SO和/SO上的电压、以及差分放大器30的输出OUT的电压而得到的结果。图中，横坐标轴表示时间，纵坐标轴表示电压。
如图7所示，数据线对DL和/DL上的电压在mV范围内。这里，位线读出放大器10的读改变周期为4ns，在最初的三个周期中输入相反的数据，而在随后的3个周期中输入相同的数据。读出输出节点SO和/SO上的摆动电压随着输入电阻RIN的变小而变大。因此，输入电阻RIN可以是零以便在输出节点SO和/SO上获得最大的摆动电压和稳定工作。可以看出，在输出节点SO和/SO上的更大的摆动电压提高了连接到后一级的电压放大差分放大器30的工作速度，从而减小了读出延时。
图8所示为图6的电路中当外部环境因素改变时在数据线对之间产生的最大的电压差。也就是说，通过测量和绘制基于电压和温度变化的数据线对DL和/DL上的电压而得到的结果。与图4所示的现有技术的结果相比，可以看出输入电阻RIN基于电压和温度变化而发生的改变大幅度地降低了。
图9所示为图6电路产生的通过仿真测量得到的读出延时。比较图5和图9，可以看出后者具有减小的读出延时。也就是说，可以看出本发明的某些实施例解决了现有技术中由于电流读出放大器中输出摆动降低而引起的读出延时增加的问题。
图10所示为根据本发明其它实施例的电流读出放大器的电路图。参考图10，电流读出放大器22包括第一和第二P型MOS晶体管M9和M10，它们具有分别连接到第一和第二读出输入DL和/DL的源极节点以及彼此交叉耦合的栅极节点和漏极节点。第一和第二N型MOS晶体管M11和M12具有分别连接到第一和第二读出输出的漏极节点以及连接到共用的电源电压施加节点的栅极节点，其中第一和第二读出输出是第一和第二P型晶体管的漏极节点。第三和第四N型MOS晶体管M15和M16具有分别连接到第一和第二读出输出的漏极节点以及连接到共用的偏置电压施加节点的栅极节点，从而从第一和第二读出输出到地建立电流通路。第五N型MOS晶体管M18，它响应于工作启动信号而将第一、第二、第三和第四N型MOS晶体管的公共源极节点连接到共用的地电压节点。运算放大器C1具有分别连接到第一和第二等效读出输入的非倒相和倒相输入节点以及连接到偏置电压施加节点的输出节点。运算放大器调整偏置电压施加节点上的偏置电压，以使非倒相和倒相输入节点的电压大致相同。
这样，图10中的电流读出放大器电路包括运算放大器C1和晶体管，但不包括构成图6中所示的偏置电压发生器的多个晶体管。这种情况下，因为运算放大器C1的输入节点分别连接到电流读出放大器22的数据线对DL和/DL的节点，并且运算放大器C1的输出节点连接到晶体管M15和M16的栅极节点，所以晶体管M15和M16的栅极电压可以得到调整。相应地跨导得到调整以使输入电阻保持在大致为零，实质上这与上述图6中的方式相类似。
作为详细描述的结语，应当注意，在实质上并不脱离本发明的原理时，可以对优选实施例进行很多种变化和修改。所有这样的变化和修改都将被认为包含在后面权利要求所提出的本发明的保护范围内。
权利要求
1.一种电流读出放大器电路，包括第一和第二P型MOS晶体管，具有分别连接到第一和第二读出输入的源极节点以及彼此交叉耦合的栅极和漏极节点；第一和第二N型MOS晶体管，具有分别连接到第一和第二读出输出的漏极节点，所述第一和第二读出输出分别对应于第一和第二P型MOS晶体管的漏极节点，所述第一和第二N型MOS晶体管还具有连接到电源电压的各自的栅极节点；以及第三和第四N型MOS晶体管，具有分别连接到第一和第二读出输出的漏极节点以及连接到偏置电压节点的栅极节点，以便从第一和第二读出输出到公共参考节点建立各自的电流通路。
2.如权利要求1所述的电流读出放大器电路，还包括第五N型MOS晶体管，其通过响应于工作启动信号而将第一、第二、第三和第四N型MOS晶体管的源极节点连接到公共参考节点。
3.如权利要求1所述的电流读出放大器电路，还包括运算放大器，具有分别连接到第一和第二读出输入的非倒相和倒相输入节点，以及连接到偏置电压节点的输出节点，其中所述运算放大器在其输出节点上产生偏置电压，以便驱动非倒相输入节点和倒相输入节点至大致相同的电压电平。
4.如权利要求1所述的电流读出放大器电路，还包括偏置电压发生器，用于向偏置电压节点提供偏置电压。
5.如权利要求4所述的电流读出放大器电路，其中偏置电压发生器包括第三和第四P型MOS晶体管，具有分别连接到第一和第二等效读出输入的源极节点以及彼此交叉耦合的栅极和漏极节点；第六和第七N型MOS晶体管，具有分别连接到第一和第二等效读出输出的漏极节点，所述第一和第二等效读出输出对应着第三和第四P型MOS晶体管的漏极节点，所述第六和第七N型MOS晶体管还具有连接到电源电压的栅极节点；第八和第九N型MOS晶体管，具有分别连接到第一和第二等效读出输出的漏极节点以及连接到偏置电压节点的栅极节点，以便从第一和第二等效读出输出到公共参考节点建立电流通路；第十N型MOS晶体管，用于固定地将第六、第七、第八和第九N型MOS晶体管的源极节点连接到公共参考节点；以及运算放大器，具有分别连接到第一和第二等效读出输入的非倒相和倒相输入节点，以及连接到偏置电压节点的输出节点，所述运算放大器在其输出节点上产生偏置电压，以便驱动非倒相输入节点和倒相输入节点至大致相同的电压电平。
6.如权利要求5所述的电流读出放大器电路，其中第一和第二P型MOS晶体管分别与第三和第四P型MOS晶体管具有大致相同的尺寸，第一、第二、第三和第四N型MOS晶体管分别与第六、第七、第八和第九N型MOS晶体管具有大致相同的尺寸
7.一种电流读出放大器电路，包括第一和第二P型MOS晶体管，具有分别连接到第一和第二读出输入的源极节点以及彼此交叉耦合的栅极和漏极节点；第一和第二N型MOS晶体管，具有分别连接到第一和第二读出输出的漏极节点，所述第一和第二读出输出分别对应着第一和第二P型MOS晶体管的漏极节点，所述第一和第二N型MOS晶体管还具有连接到电源电压的各自的栅极节点；第三和第四N型MOS晶体管，具有分别连接到第一和第二读出输出的漏极节点以及连接到偏置电压节点的栅极节点，以便从第一和第二读出输出到公共参考节点建立各自的电流通路。第五N型MOS晶体管，其通过响应于工作启动信号而将第一、第二、第三和第四N型MOS晶体管的源极节点连接到公共参考节点；以及偏置电压调整电路，用于向偏置电压施加节点提供偏置电压，以便第一和第二读出输入的电压电平彼此大致相同。
8.如权利要求7所述的电流读出放大器电路，其中偏置电压调整电路包括运算放大器，所述运算放大器具有分别连接到第一和第二读出输入的非倒相和倒相输入节点以及连接到偏置电压节点的输出节点。
9.如权利要求8所述的电流读出放大器电路，其中第一和第二读出输入分别被连接到数据线和互补数据线。
10.如权利要求9所述的电流读出放大器电路，还包括分别被连接到数据线和互补数据线的P型MOS晶体管。
11.如权利要求10所述的电流读出放大器电路，还包括连接到第一和第二读出输出的差分放大器电路。
12.一种半导体存储器读出电路，包括电流读出放大器，包括第一和第二P型MOS晶体管，具有分别连接到第一和第二读出输入的源极节点以及彼此交叉耦合的栅极和漏极节点；第一和第二N型MOS晶体管，具有分别连接到第一和第二读出输出的漏极节点，所述第一和第二读出输出分别对应于第一和第二P型MOS晶体管的漏极节点，所述第一和第二N型MOS晶体管还具有连接到电源电压的各自的栅极节点；第三和第四N型MOS晶体管，具有分别连接到第一和第二读出输出的漏极节点以及连接到偏置电压节点的栅极节点，以便从第一和第二读出输出到公共参考节点建立各自的电流通路；第五N型MOS晶体管，其通过响应于工作启动信号而将第一、第二、第三和第四N型MOS晶体管的源极节点连接到公共参考节点；偏置电压发生器，包括第三和第四P型MOS晶体管，具有分别连接到第一和第二等效读出输入的源极节点以及彼此交叉耦合的栅极和漏极节点；第六和第七N型MOS晶体管，具有分别连接到第一和第二等效读出输出的漏极节点，所述第一和第二等效读出输出对应于第三和第四P型MOS晶体管的漏极节点，所述第六和第七N型MOS晶体管还具有连接到电源电压的栅极节点；第八和第九N型MOS晶体管，具有分别连接到第一和第二等效读出输出的漏极节点以及连接到偏置电压节点的栅极节点，以便从第一和第二等效读出输出到公共参考节点建立电流通路；第十N型MOS晶体管，用于固定地将第六、第七、第八和第九N型MOS晶体管的源极节点连接到公共参考节点；以及运算放大器，具有分别连接到第一和第二等效读出输入的非倒相和倒相输入节点，和连接到偏置电压节点的输出节点，其中所述运算放大器在其输出节点上产生偏置电压，从而驱动非倒相输入节点和倒相输入节点至大致相同的电压电平；以及连接到第一和第二读出输出的差分放大器电路。
13.一种动态随机存取存储器(DRAM)数据读出电路，包括第一和第二P型MOS晶体管，具有分别连接到第一和第二读出输入的源极节点以及彼此交叉耦合的栅极和漏极节点；第一和第二N型MOS晶体管，具有分别连接到第一和第二读出输出的漏极节点，所述第一和第二读出输出分别对应于第一和第二P型MOS晶体管的漏极节点，所述第一和第二N型MOS晶体管还具有连接到电源电压的各自的栅极节点；第三和第四N型MOS晶体管，具有分别连接到第一和第二读出输出的漏极节点以及连接到偏置电压节点的栅极节点，以便从第一和第二读出输出到公共参考节点建立各自的电流通路。第五N型MOS晶体管，其通过响应于工作启动信号而将第一、第二、第三和第四N型MOS晶体管的源极节点连接到公共参考节点；运算放大器，具有分别连接到第一和第二读出输入的非倒相和倒相输入节点，以及连接到偏置电压节点的输出节点，其中所述运算放大器在其输出节点上产生偏置电压，以便驱动非倒相输入节点和倒相输入节点至大致相同的电压电平；以及被连接到第一和第二读出输出的差分放大器电路。
全文摘要
公开了一种电流读出放大器，包括第一和第二P型MOS晶体管，它们具有分别连接到第一和第二读出输入的源极节点以及彼此交叉耦合的栅极和漏极节点。还包括第一和第二N型MOS晶体管，它们具有分别连接到第一和第二读出输出的漏极节点，所述第一和第二读出输出分别对应着第一和第二P型MOS晶体管的漏极节点，第一和第二N型MOS晶体管具有连接到电源电压的各自的栅极节点。还包括第三和第四N型MOS晶体管，它们具有分别连接到第一和第二读出输出的漏极节点以及连接到偏置电压节点的栅极节点，从而在第一和第二读出输出和公共参考节点之间建立各自的电流通路。
文档编号G11C11/419GK1684196SQ20051006562
公开日2005年10月19日 申请日期2005年3月3日 优先权日2004年3月3日
发明者李相普 申请人:三星电子株式会社