专利名称：具有支持多存储块的列冗余电路的半导体存储设备的制作方法
技术领域：
本发明涉及集成电路设备，更具体地，涉及具有列冗余的集成电路存储设备。
背景技术：
易失和非易失存储设备(例如，RAM，ROM)经常包含列冗余电路以修复存储器阵列块内的一个或多个有缺陷的列。Yoon的美国专利公开No.2002/0001896中公开了支持列冗余的存储设备的示例。具体地，Yoon的图2图示了其中具有多个存储单元块的存储设备。这些存储单元块的每个用参考字符DQ0-DQn来表示。存储单元块DQ0包括多个存储单元列22，其可以使用相应的写驱动和读出放大单元(read sense amplification unit)26选择性地耦合到相应的全局输入/输出线(line)GIO<0>。类似地，存储单元块DQn包括多个存储单元列32，其可以使用相应的写驱动和读出放大单元36选择性地耦合到相应的全局输入/输出线GIO<n>。Yoon的图2还图示了保险丝盒(fuse box)单元48，其可以被配置为使得多个修复存储单元列43可用于修复其中具有至少一个有缺陷的存储单元列的存储单元块(DQ0-DQn)中的一列或多列。不幸的是，对于连接到相应修复列译码单元45的修复存储单元列43的数目超过正被修复的存储单元块(DQ0-DQn)中有缺陷的存储单元列的数目的情况，Yoon的存储设备可能提供对修复存储单元列43的低效使用。例如，如果修复存储单元43的两列或多列与每个修复列译码单元45相关联，则在正被修复的存储单元块(DQ0-DQn)其中仅包含一个有缺陷的存储单元列的情况下，修复存储单元43的这些列的一个或多个可能未被使用。因此，Yoon的存储设备可能提供了一种用于修复多块存储设备内有缺陷的列的相对低效的手段。
发明内容
本发明的实施例包括支持多块存储阵列中的有缺陷的存储单元的修复的其中具有冗余存储单元列的集成电路存储设备。这些存储设备包括其中具有多个多列存储块的存储阵列和至少一个多列冗余存储块。提供了冗余列选择单元。该冗余列选择单元被配置成响应于列地址将从多列冗余存储块读取的数据路由到冗余数据线。还提供了数据输入/输出单元。该数据输入/输出单元连接到冗余数据线和与存储阵列中有缺陷的列相关联的数据线。数据输入/输出单元被配置成通过将从多列冗余存储块中所选择的冗余列读取的第一数据路由到输入/输出总线同时阻止从有缺陷的列读取的数据被传送到输入/输出总线来对从所述存储阵列中的有缺陷的列读取第一数据的指令做出响应。
在本发明的一些实施例中，冗余列选择单元包括被配置成响应于列地址生成多个冗余列选择信号的保险丝盒，并且数据输入/输出单元响应于由输入/输出选择信号生成单元生成的多个输入/输出选择信号。该输入/输出选择信号生成单元响应于由保险丝盒生成的多个冗余列选择信号。特别地，输入/输出选择信号生成单元包括响应于多个冗余列选择信号的译码单元。
在本发明的另一些实施例中，数据输入/输出单元包括多个多路复用器。这些多路复用器之一可以具有分别电连接到数据线和冗余数据线的第一和第二数据端、以及响应于输入/输出选择信号的相应一个的控制端。还可以提供冗余数据输入单元。冗余数据输入单元具有连接到冗余数据线的输出、连接到输入/输出总线的第一多个输入、响应于多个输入/输出选择信号的第二多个输入。
本发明的另一些实施例包括其中具有多个多列存储块和至少一个多列冗余存储块的集成电路存储设备。提供了列选择单元。列选择单元耦合到多个多列存储块的相应一个中的多个位线并且响应于列地址。还提供了冗余列选择单元。冗余列选择单元耦合到多列冗余存储块中的多条位线并且响应于列地址。数据输入/输出单元连接到列选择单元和冗余列选择单元并且响应于多个输入/输出选择信号。这些信号由输入/输出选择信号生成器生成，输入/输出选择信号生成器响应于由冗余列选择单元生成的多个冗余列选择信号。数据输入/输出单元包括至少一个多路复用器，该至少一个多路复用器具有分别连接到列选择单元和冗余列选择单元的第一和第二数据端。该至少一个多路复用器还具有响应于多个输入/输出选择信号的相应一个的控制端。
在这些实施例的一些中，冗余列选择单元将包括被配置成响应于列地址生成多个冗余列选择信号的保险丝盒。还提供了冗余数据输入单元，该冗余数据输入单元具有连接到冗余列选择单元的输出、连接到输入/输出总线的第一多个输入和响应于多个输入/输出选择信号的第二多个输入。
图1是根据本发实施例的集成电路存储设备的框图。
图2是图1所示的列选择单元的电示意图。
图3是图1所示的冗余列选择单元的电示意图。
图4是图1所示的数据输入/输出单元的电示意图。
图5是图1所示的冗余数据输入单元的电示意图。
图6是图1所示的输入/输出选择信号生成单元的电示意图。
图7是图示了图6所示的译码器执行的译码操作的表。
图8是根据本发明实施例的集成电路存储设备的框图。
图9是图8所示的数据输入/输出单元的电示意图。
图10是图9中所示的数据输入/输出多路复用器(data input/outputmultiplexer，DIOMUX)的电示意图。
图11是图8所示的冗余数据输入单元的电示意图。
图12是图8所示的选择电路单元的电示意图。
具体实施例方式
现将参考附图更全面地描述本发明，在附图中图示了本发明的优选实施例。但是，本发明可以许多不同形式来实施因而不应被解释为受限制于这里阐述的实施例；相反，这些实施例被提供从而本公开将是彻底和完全的，并且将把本发明的范围完成传达给本领域技术人员。贯穿始终类似的标号指示类似的元件并且其上的信号线和信号可用相同的参考字符来指示。信号也可以被同步和/或经历较少的布尔操作(例如，求反)而不应被认作不同的信号。
如图1所示，根据本发明实施例的半导体存储设备100包括多块存储阵列110和冗余存储阵列120。多块存储阵列110被图示为包括16个存储块(即，块0-15)。这些存储块的每个电耦合到相应的列选择单元。这16个列选择单元的四个用标号131-134来表示。冗余存储阵列120被图示为包括一对冗余存储块(RMB0和RMB1)，这些冗余存储块的每个电耦合到相应的冗余列选择单元141和142。存储阵列110内的存储块的每个被图示为包括128列存储单元。与这128列存储单元相关联的位线电耦合到相应的列选择单元。冗余存储阵列120内的存储块的每个被图示位包括4个冗余的存储单元列。与冗余存储阵列120中的冗余存储块的每个相关联的位线电耦合到冗余列选择单元141和142的相应一个。如下文更全面描述的，冗余阵列选择单元141可以被配置成支持存储阵列110的前一半(例如，存储块0-7)内多达4个有缺陷的存储单元列的替换，而冗余阵列选择单元142可以被配置成支持存储阵列110的后一半(例如，存储块8-15)内多达4个有缺陷的存储单元列的替换。如图1所进一步图示的，与存储块0-7相关联的8个列选择单元电耦合到第一数据输入/输出单元151，与存储块8-15相关联的8个列选择单元电耦合到第二数据输入/输出单元152。
第一冗余列选择单元141可以被配置成在存储器读操作期间给第一数据输入/输出单元151提供数据。具体地，第一冗余列选择单元141可以被配置成当在存储块0-7中存在一个或多达4个有缺陷的列时给第一数据输入/输出单元151提供读取数据。通过类似的方式，第二冗余列选择单元142可以配置成在存储器读操作期间给第二数据输入/输出单元152提供数据。
16位输入/输出总线(IO[15:0])的前8条线电连接到第一数据输入/输出单元151和第一冗余数据输入单元161，而16位输入/输出总线的后8条线电连接到第二数据输入/输出单元152和第二冗余数据输入单元162。第一、第二数据输入/输出单元151-152以及第一、第二冗余数据输入单元161-162由第一和第二输入/输出选择信号生成单元171、172控制。如图所示，第一输入/输出选择信号生成单元171被配置成生成一个8位选择信号IOSLT[7:0]，第二输入/输出选择信号生成单元172被配置成生成另一个8位选择信号IOSLT[15:8]。
图2图示了图1所示的第一列选择单元131的配置。该列选择单元131电连接到与存储阵列110中相应的存储块0相关联的128条位线。第一列选择单元131还通过相应的数据线DL<0>电连接到第一数据输入/输出单元151。第一列选择单元131被配置成响应于7位列地址(ADDR[6:0])将128条位线中所选择的一条电连接到相应的数据线DL<0>。在本发明的替代性实施例中，每条图示的位线(BL)都可以是单条线或者是支持差动信号的一对线(例如，BL和/BL)。类似地，数据线DL<0>在某些情况下可以代表一对差动数据线(例如，DL<0>和/DL<0>)。第一列选择单元131包括接收7位列地址ADDR[6:0]的地址译码器21和Y选通(Y-gate)列选择电路22。该Y选通列选择电路22包括8个列选择单元且这些列选择单元的每个包括16个选择晶体管。与第一组的16条位线0-15相关联的一个列选择单元由晶体管T21、T23、…T25图示，与最后一组的16条位线112-127相关联的另一列选择单元由晶体管T22、T24、…T26图示。这些16列选择单元的每个耦合到电连接到数据线DL<0>的相应的输出晶体管。这16个输出晶体管图示为T27…T28。基于Y选通列选择电路22的这种配置，可能的27＝128个列地址的不同的每个导致128条位线(或位线对)之一和相应的数据线DL<0>之间的电“短路”。
第一冗余列选择单元141图示为包括保险丝盒31和冗余Y选通电路32。图示为包括4个保险丝单元(包含保险丝元件S)的保险丝盒31响应于7位列地址ADDR[6:0]。基于保险丝盒31内保险丝单元的设置，多达4个单独的列地址将导致生成4个有效(active)的冗余列选择信号YCR[3:0]。这些冗余列选择信号YCR[3:0]的每个当有效(例如，在高电平)时将使得Y选通电路32中的相应晶体管T31-T34导通由此将第一冗余存储块RMB0中的相应位线连接到第一列冗余数据线CRDL<0>。因此，如果存储块1中的列12、存储块3中的列24、存储块5中的列33、存储块7中的列52都有缺陷，则当列地址ADDR[6:0]等于0001100时冗余列选择信号YCR
将有效，当列地址ADDR[6:0]等于0011000时冗余列选择信号YCR[1]将有效，当列地址ADDR[6:0]等于0100001时冗余列选择信号YCR[2]将有效，当列地址ADDR[6:0]等于0110100时冗余列选择信号YCR[3]将有效。
类似地，图1中的第二冗余列选择单元142可以包括如同图3中所示的保险丝盒和冗余Y选通电路。基于保险丝盒内保险丝单元的设置，多达4个单独的列地址将导致生成4个有效的冗余列选择信号YCR[7:4](没有示出)。这些冗余列选择信号YCR[7:4]的每个当有效(例如，在高电平)时将使得第二冗余存储块RMB1中的相应位线连接到第二列冗余数据线CRDL<1>。因此，如果存储块8中的列15、存储块9中的列26、存储块14中的列35、存储块15中的列54有缺陷，则当列地址ADDR[6:0]等于0001111时冗余列选择信号YCR[4]将有效，当列地址ADDR[6:0]等于0011010时冗余列选择信号YCR[5]将有效，当列地址ADDR[6:0]等于0100011时冗余列选择信号YCR[6]将有效，当列地址ADDR[6:0]等于0110110时冗余列选择信号YCR[7]将有效。
如图4所示，第一数据输入/输出单元151包括示为DIOMUX[7:0]的多个数据输入/输出多路复用器152。这些数据输入/输出多路复用器152的每个连接到8条数据线DL[7:0]的相应一条和8条数据输入/输出线IO[7:0]的相应一条。数据输入/输出多路复用器152还公共地连接到第一列冗余数据线CRDL<0>。第一数据输入/输出单元151中的数据输入/输出多路复用器152在多个输入/输出选择信号IOSLT[7:0]的控制下操作。这些选择信号在从存储阵列110的读操作期间控制是否将第一列冗余数据线CRDL<0>连接到8条输入/输出线IO[7:0]之一。具体地，控制输入/输出选择信号IOSLT[7:0]的值从而如果存储块1中的列12有缺陷，则当列地址ADDR[6:0]等于0001100(即，12b)时IOSLT<1>将被设置到有效高电平。类似地，如果存储块3中的列24有缺陷，则当列地址ADDR[6:0]等于0011000(即，24b)时IOSLT<3>将被设置到有效高电平，以及如果存储块5中的列33有缺陷，则当列地址等于0100001(即，33b)时IOSLT<5>将被设置到有效高电平。同样以与第一数据输入/输出单元151类似的方式配置第二数据输入/输出单元152，这里不需要进一步描述。
图5图示了具有被配置成在存储器写操作期间从输入/输出线IO[7:0]接收写数据的输入的第一冗余数据输入单元161的电示意图。如图所示，第一冗余数据输入单元161包括多个输入与(AND)门G61-G68、多个中间或非(NOR)门G69-G72、和在写操作期间驱动第一列冗余数据线CRDL<0>的输出与非(NAND)门G73。输入与门G61-G68接收输入/输出信号IO[7:0]和输入/输出选择信号IOSLT[7:0]。如上参考图4所描述的，如果存储块1中的列12有缺陷，则当列地址ADDR[6:0]等于0001100(即，12b)时IOSLT<1>将被设置到有效高电平。类似地，如果存储块3中的列24有缺陷，则当列地址ADDR[6:0]等于0011000(即，24b)时IOSLT<3>将被设置到有效高电平。同样以与第一冗余数据输入单元161类似的方式配置第二冗余数据输入单元162，这里不需要进一步描述。
图6图示了第一输入/输出选择信号生成单元171的配置，其包括译码单元70和门单元80。译码单元70图示为包括多个保险丝盒71-74和多个译码器76-79。保险丝盒71-74的每个响应于冗余列选择信号YCR<3:0>的相应一个。具体地，保险丝盒71包括操作用来生成第一保险丝数据信号F1[2:0]的多个保险丝元件(S)。该第一保险丝数据信号F1[2:0]对相应于冗余列选择信号YCR<0>的存储块地址(存储块0-存储块7)进行编码。这样，如上面参考图3所图示和描述的，如果存储块1中的列12有缺陷，则当列地址ADDR[6:0]等于0001100(即，12b)时冗余列选择信号YCR<0>将在高电平有效而所有其它冗余列选择信号YCR[3:1]将无效。保险丝盒71将也生成值等于001(即，1b)的第一保险丝数据信号F1[2:0]，其标识相应于列地址12的存储块1。译码器76将第一个3位保险丝数据信号F1[2:0]译码成第一译码后数据信号D1[7:0]。对于F1[2:0]被设置为值等于001(即，1b)的情况，该第一译码后的数据信号D1[7:0]将具有等于0000010的值。图7是说明了译码器76-79所执行的译码操作的表。
图6中的门单元80包括示作OR1-OR8的多个或门。配置这些或门以接收来自译码器76-79的译码后的数据信号D1[7:0]、D2[7:0]、D3[7:0]、D4[7:0]。基于门单元80的这种配置，设置第一译码后的数据信号D1[7:0]为等于0000010的值(这反映了存储块1中的有缺陷的列)将导致在数据读操作期间输入/输出选择信号IOSLT<1>被设置高为逻辑1电平以及第一列冗余数据线CRDL<0>被路由到输入/输出线IO<1>。其它输入/输出选择信号(即，IOSLT<0>和IOSLT[7:2])将低到逻辑0电平。第二输入/输出选择信号生成单元172被配置成等价于第一输入/输出选择信号生成单元171因而这里不需进一步描述。
图1的存储设备100的一个潜在限制是要求在存储块0-7中存在不超过4个有缺陷的列以及在存储块8-15中存在不超过4个有缺陷的列。该限制由下述事实产生，即第一冗余存储块RMB0仅包含用于存储块0-7的冗余列以及第二冗余存储块RMB1仅包含用于存储块8-15的冗余列。如果存储块0-7包含多于4个有缺陷的列，则图1的存储设备100将被视为有缺陷的并被丢弃。为解决该限制，提供了根据本发明另外实施例的半导体存储设备800。由图8-12图示的该存储设备800支持图8的存储块0-15中多达8个有缺陷的列的替换。换句话说，来自冗余存储阵列820中的第一和第二冗余存储块RMB0和RMB1的冗余列可用于替换任何存储块0-7或存储块8-15中有缺陷的列。
在图8的存储设备800中，用标号831-834表示的十六个列选择单元和两个冗余列选择单元841-842可以配置为等同于图1-3的相应的选择单元，因而这里不需进一步描述。此外，输入/输出选择信号生成单元871-872可以等价于图1中的输入/输出选择信号生成单元171和172。但是，如现在将描述的，数据输入/输出单元850、第一和第二冗余数据输入单元861和862、选择电路单元880提供了在修复存储阵列810中有缺陷的列时的额外的灵活度。该额外的灵活度源于在存储阵列810中的或者下半部分的存储块0-7或者上半部分的存储块8-15中提供多于4列冗余修复的能力。
数据输入/输出单元850电耦合到所有十六条数据线DL[15:0]、所有十六条输入/输出线IO[15:0]以及列冗余数据线CRDL[1:0]两者。数据输入/输出单元850还由两对输入/输出选择信号IOSLT_S[15:8]和IOSLT_S[7:0]以及OSLT_O[15:8]和IOSLT_O[7:0]来控制，其中“S”表示“相同的”，“O”表示“其它的”。这四个输入/输出选择信号由响应于输入/输出选择信号IOSLT[15:0]的选择电路单元880生成。第一冗余数据输入单元861被配置成接收来自所有输入/输出线IO[15:0]的输入数据并且被配置成提供输入数据到第一列冗余数据线CRDL<0>。第一冗余数据输入单元861还响应于第一对输入/输出选择信号IOSLT_S[7:0]和IOSLT_O[15:8]。第二冗余数据输入单元862被配置成接收来自所有输入/输出线IO[15:0]的输入数据并且被配置成提供输入数据到第二列冗余数据线CRDL<1>。第二冗余数据输入单元862还响应于第二对输入/输出选择信号IOSLT_S[15:8]和IOSLT_O[7:0]。
图9的数据输入/输出单元850包括16个数据输入/输出多路复用器851，每个都响应于相应一对的输入/输出选择信号IOSLT_S<n>和IOSLT_O<n>，其中“n”是在从0到15范围内的整数。每个数据输入/输出多路复用器851连接到相应的数据线DL<n>、相应的输入/输出线IO<n>、列冗余数据线CRDL[1:0]两者。对于其中0≤n≤7的情况，每个数据输入/输出多路复用器851(即，DIOMUX<0>，…，DIOMUX<7>)将在IOSLT_S<n>＝1时把第一列冗余数据线CRDL<0>电连接到相应的输入/输出线IO<n>而在IOSLT_O<n>＝1时把第二列冗余数据线CRDL<1>电连接到相应的输入/输出线IO<n>。此外，当IOSLT_S<n>＝0且IOSLT_O<n>＝0时，对于在0到15范围内的所有值“n”，数据输入/输出多路复用器851将把相应的数据线DL<n>连接到相应的输入/输出线IO<n>。或者，对于其中8≤n≤15的情况，每个数据输入/输出多路复用器851(即，DIOMUX<0>，…，DIOMUX<7>)将在IOSLT_S<n>＝1时把第二列冗余数据线CRDL<1>电连接到相应的输入/输出线IO<n>而在IOSLT_O<n>＝1时把第一列冗余数据线CRDL<0>电连接到相应的输入/输出线IO<n>。
图10图示了对于n＝0的情况的数据输入/输出多路复用器851。该数据输入/输出多路复用器851包括如图所示连接的或非门G10和四个与非门G11-G14。基于数据输入/输出多路复用器851的这种配置，设置IOSLT_S<0>为有效高电平将导致在存储器读操作期间数据从第一列冗余数据线CRDL<0>被路由到输入/输出线IO<0>。或者，设置IOSLT_O<0>为有效高电平将导致在存储器读操作期间数据从第二列冗余数据线CRDL<1>路由到输入/输出线IO<0>。在IOSLT_S<0>和IOSLT_O<0>不能同时有效的约束条件下执行这些路由操作。最后，当IOSLT_S<0>＝IOSLT_O<0>＝0时，那么或非门G10的输出将被设置为高并且在读和写操作期间数据将从相应的数据线DL<0>路由到相应的输入/输出线IO<0>。
图11是第一冗余数据输入单元861的详细电示意图。第一冗余数据输入单元861包括与输入的“SELF”信号(即，IOSLT_S)相关联的上半部分和与输入的“OTHER”信号(即，IOSLT_O)相关联的下半部分。具体地，上半部分包括与门G21-G28、或非门G37-G40、生成信号SELF的4输入与非门G45。该上半部分与图5的第一冗余数据输入单元161的详细电示意图相似。第一冗余数据输入单元861的下半部分包括与门G29-G36、或非门G41-G44、生成信号OTHER的4输入与非门G46。信号SELF和OTHER被提供给连接到第一列冗余数据线CRDL<0>的输出或门G47。基于第一冗余数据输入单元861的这种配置，对于0≤n≤7的情况，当“SELF”输入/输出选择信号IOSLT_S<n>的相应一个有效时，数据可从输入/输出线IO[7:0]中所选择的输入/输出线路由到CRDL<0>。或者，对于8≤n≤15的情况，当“OTHER”输入/输出选择信号IOSLT_O<n>的相应一个有效时，数据可从输入/输出线IO[15:8]中所选择的输入/输出线路由到CRDL<0>。
在图12中，图8的选择电路单元880图示为包括响应于由第一和第二输入/输出选择生成单元871和872生成的输入/输出选择信号IOSLT[7:0]和IOSLT[15:8]的相应组的一对选择器881和883。如图所示，第一选择器881被配置成响应于输入/输出选择信号IOSLT[7:0]生成信号IOSLT_S[7:0]和IOSLT_O[15:8]。提供了保险丝设备882从而可由第一选择器881对输入/输出选择信号IOSLT[7:0]正确译码。通过以特定方式设置该保险丝设备882，第一冗余存储块RMB0中的冗余列除为存储块0-7提供列修复能力外还可用于替换存储块8-15中的一个或多达4个有缺陷的列。第二选择器883被配置成响应于输入/输出选择信号IOSLT[15:8]生成信号IOSLT_S[15:8]和IOSLT_O[7:0]。提供了保险丝设备884从而可由第二选择器883对输入/输出选择信号IOSLT[15:8]正确译码。通过以特定方式设置该保险丝设备884，第二冗余存储块RMB1中的冗余列除为存储块15-8提供列修复能力外还可用于替换存储块0-7中的一个或多达4个有缺陷的列。这样，相对于图1的存储设备实施例，使用图8的存储设备实施例获得了更大的修复灵活性。
在附图和说明书中，已公开了本发明的典型实施例，并且虽然采用的特定术语，但是它们仅在通用和说明性的意义上使用而不是为了限制的目的，本发明的范围由所附的权利要求书来阐明。
本申请要求于2004年8月30日提交的韩国专利申请No.2004-68653的优先权，其公开内容由此通过引用并入于此。
权利要求
1.一种集成电路存储设备，包括存储阵列，其中具有多个多列存储块；多列冗余存储阵列；冗余列选择单元，其被配置成响应于列地址将从所述多列冗余存储阵列读取的数据路由到冗余数据线；以及数据输入/输出单元，其连接到冗余数据线和与所述存储阵列中有缺陷的列相关联的数据线，所述数据输入/输出单元被配置成通过将从所述多列冗余存储阵列中所选择的冗余列读取的第一数据路由到输入/输出总线同时阻止从有缺陷的列读取的数据被传送到输入/输出总线来对从所述存储阵列中的有缺陷的列读取第一数据的指令做出响应。
2.如权利要求1所述的存储设备，其中所述冗余列选择单元包括被配置成响应于列地址生成多个冗余列选择信号的保险丝盒；以及其中所述数据输入/输出单元响应于多个输入/输出选择信号。
3.如权利要求2所述的存储设备，还包括被配置成响应于多个冗余列选择信号生成多个输入/输出选择信号的输入/输出选择信号生成单元。
4.如权利要求3所述的存储设备，其中所述数据输入/输出单元包括多路复用器，该多路复用器具有电连接到数据线和冗余数据线的第一和第二数据端、以及响应于输入/输出选择信号的相应一个的控制端。
5.如权利要求2所述的存储设备，其中所述数据输入/输出单元包括多路复用器，该多路复用器具有电连接到数据线和冗余数据线的第一和第二数据端、以及响应于输入/输出选择信号的相应一个的控制端。
6.如权利要求3所述的存储设备，其中所述输入/输出选择信号生成单元包括响应于多个冗余列选择信号的译码单元。
7.如权利要求6所述的存储设备，其中所述译码单元包括响应于多个冗余列选择信号的多个保险丝盒。
8.如权利要求2所述的存储设备，还包括冗余数据输入单元，该冗余数据输入单元具有连接到冗余数据线的输出、连接到输入/输出总线的第一多个输入、响应于多个输入/输出选择信号的第二多个输入。
9.一种集成电路存储设备，包括存储阵列，其中具有多个多列存储块；多列冗余存储阵列；列选择单元，其耦合到多个多列存储块的相应一个中的多个位线并且响应于列地址；冗余列选择单元，其耦合到多列冗余存储阵列中的多个位线并且响应于列地址；数据输入/输出单元，其连接到所述列选择单元和所述冗余列选择单元并且响应于多个输入/输出选择信号；以及输入/输出选择信号生成器，其被配置成响应于由所述冗余列选择单元生成的多个冗余列选择信号生成多个输入/输出选择信号。
10.如权利要求9所述的存储设备，其中所述数据输入/输出单元包括至少一个多路复用器，该多路复用器具有分别连接到所述列选择单元和所述冗余列选择单元的第一和第二数据端、以及响应于多个输入/输出选择信号的相应一个的控制端。
11.如权利要求10所述的存储设备，其中所述冗余列选择单元包括被配置成响应于列地址生成多个冗余列选择信号的保险丝盒。
12.如权利要求9所述的存储设备，其中所述冗余列选择单元包括被配置成响应于列地址生成多个冗余列选择信号的保险丝盒。
13.如权利要求12所述的存储设备，还包括被配置成响应于多个冗余列选择信号生成输入/输出选择信号的输入/输出选择信号生成单元。
14.如权利要求13所述的存储设备，还包括冗余数据输入单元，该冗余数据输入单元具有连接到所述冗余列选择单元的输出、连接到输入/输出总线的第一多个输入和响应于多个输入/输出选择信号的第二多个输入。
15.如权利要求9所述的存储设备，还包括冗余数据输入单元，该冗余数据输入单元具有连接到所述冗余列选择单元的输出、连接到输入/输出总线的第一多个输入、响应于多个输入/输出选择信号的第二多个输入。
16.一种集成电路存储设备，包括存储阵列，其中具有多个多列存储块；第一多列冗余存储块；第二多列冗余存储块；第一列选择单元，其耦合到多个多列存储块的第一个中的多个位线并且响应于列地址；第二列选择单元，其耦合到多个多列存储块的第二个中的多个位线并且响应于列地址；第一冗余列选择单元，其耦合到第一多列冗余存储块中的多个位线并且响应于列地址；第二冗余列选择单元，其耦合到第二多列冗余存储块中的多个位线并且响应于列地址；数据输入/输出单元，其连接到所述第一和第二列选择单元以及所述第一和第二冗余列选择单元并且响应于多个输入/输出选择信号；第一冗余数据输入单元，其具有连接到所述第一冗余列选择单元的输出、连接到输入/输出总线的第一多个输入、响应于多个输入/输出选择信号的第一输入/输出选择信号的第二多个输入；第二冗余数据输入单元，其具有连接到所述第二冗余列选择单元的输出、连接到输入/输出总线的第一多个输入、响应于多个输入/输出选择信号的第二输入/输出选择信号的第二多个输入；和输入/输出选择信号生成器，其被配置成响应于由所述第一和第二冗余列选择单元生成的多个冗余列选择信号生成多个输入/输出选择信号。
全文摘要
半导体存储设备包括其中具有多个多列存储块的存储阵列和多列冗余存储块。提供了冗余列选择单元，其被配置成响应于列地址将从多列冗余存储块读取的数据路由到冗余数据线。还提供了数据输入/输出单元。数据输入/输出单元连接到冗余数据线和与存储阵列中有缺陷的列相关联的数据线。数据输入/输出单元被配置成通过将从多列冗余存储阵列中所选择的冗余列读取的第一数据路由到输入/输出总线同时阻止从有缺陷的列读取的数据被传送到输入/输出总线来对从存储阵列中的有缺陷的列读取第一数据的指令做出响应。
文档编号G11C7/00GK1744230SQ200510084910
公开日2006年3月8日 申请日期2005年7月25日 优先权日2004年8月30日
发明者姜相喆, 金亨民 申请人:三星电子株式会社