专利名称：用于生成参考电压的方法和电路的制作方法
技术领域：
本发明涉及用于生成参考电压的电路和方法。更具体地说，本发明涉及用于利用外部参考电压生成电路和内部参考电压生成电路这两个电路，生成参考电压的电路和方法。
背景技术：
通常，“逻辑电平”指的是这样的信号，当处在逻辑“低”或“假”状态时，信号为低电压，而当处在逻辑“高”或“真”状态时，信号为规定的较高电压。通常，为了在计算机中的芯片之间进行数据传输，利用预定的参考电压来判断接收的数字数据信号是处在逻辑“高”状态还是逻辑“低”状态。参考电压可以具有在对应于逻辑“高”状态的电压电平与对应于逻辑“低”状态的电压电平之间的平均值，使得能够将参考电压与输入的数字数据信号进行比较。
通常，利用可以包括作为比较器的差动放大器的接收器的输入缓冲器，将输入数据信号的电压电平与参考电压进行比较，并且将比较的结果传送到接收器的内部逻辑电路。
图1为示出了在数据传输中使用的参考电压的框图。参照图1，参考电压Vref施加到芯片100的输入缓冲器110，并且，与通过数据接收焊盘130接收的数据输入信号Vin的电压电平进行比较。当数据输入信号Vin的电压电平高于参考电压Vref的电压电平时，将具有逻辑“高”电平的输出信号Vout输出到芯片100的内部逻辑电路。当数据输入信号Vin的电压电平低于参考电压Vref的电压电平时，将具有逻辑“低”电平的输出信号Vout输出到芯片100的内部逻辑电路。
因此，参考电压Vref的稳定性对数据传输精度有很大影响。如果参考电压Vref变化，则输入信号的，随着数据速率增加而变短的建立时间和保持时间会与在芯片设计过程中规定的值不同。
因此，需要保持稳定的参考电压Vref会因为各种原因而波动。首先，由接收参考电压的输入缓冲器的MOS晶体管的寄生电容引起的信号干扰会影响参考电压的电压电平。具体地说，信号干扰的幅值会随着数据传输速率的增加而增加。此外，参考电压会受电源电压的噪声、每个芯片的处理中的变化以及内部温度变化等影响。
各种接口标准规定了在存储器芯片与存储器控制器之间的数据传输中的接口。有对通过焊盘接收外部参考电压的方法或者生成内部参考电压的方法进行规定的标准。
图2A和2B为示出了生成参考电压的传统方法的示意图。参照图2A，根据芯片的内部电源电压201生成参考电压VREFint。具体地说，通过利用上拉电阻器203和下拉电阻器204对内部电源电压201进行分压，生成参考电压VREFint。
参照图2B，根据芯片的外部电源电压211，在芯片之外生成参考电压VREFext。与图2A相似，通过利用上拉电阻器213和下拉电阻器214对外部电源电压211进行分压，生成参考电压VREFext。可以通过焊盘215将参考电压VREFext提供给芯片。
以上参照图2A和2B描述的生成参考电压VREFint或VREFext的每种方法有其优点和缺点。
首先，在在芯片之外生成参考电压VREFext的方法中，在不对处理、温度等变化进行任何补偿的情况下，将具有固定电压电平的参考电压VREFext提供给芯片。但是，利用参考电压VREFext的有利之处可能在于，参考电压VREFext不受芯片的内部电源电压的噪声的干扰。
在生成参考电压VREFint的方法中，与不受芯片的内部电源电压噪声干扰的参考电压VREFext相反，参考电压VREFint可能会受芯片的内部电源电压噪声的干扰。当各种电路元件被集成在一个芯片中以实现一个系统时，尤其是对半导体器件来说，会将许多晶体管集成在芯片上以增加半导体器件的集成度。在这种情况下，由于在半导体器件中的大量晶体管反复地导通和截止，因此，通过晶体管的电流的变化量增加，使电源电压不稳。电源电压的不稳定性会影响参考电压。但是，生成参考电压VREFint的方法的有利之处在于，参考电压VREFint可以对处理、温度等方面的变化进行补偿。
因此，由于在这两个方法之间的上述交替使用关系，因此，仅利用这两种方法中的一种方法，难以实现参考电压的稳定性。
在美国专利NO.5818783中公开的，传统的自动模式选择电路包括外部参考电压传送装置，用于在高速输入/输出接口模式中，传送外部高速输入/输出参考电压；以及内部参考电压生成装置，用于在低压晶体管—晶体管逻辑(low-voltage transistor-transistor logic，LVTTL)模式中，生成内部晶体管一晶体管逻辑参考电压。美国专利NO.5818783的自动模式选择电路，在半导体存储器件中，从低压晶体管—晶体管逻辑(LVTTL)模式和高速输入/输出接口模式中自动选择一个模式。美国专利NO.5818783的自动模式选择电路的重点在于减少在芯片上占用的面积和提高运行速度，而不在于提高参考电压的稳定性。
此外，在韩国专利NO.0267088中公开了一种生成参考电压的传统电路，该电路包括用于生成内部参考电压的装置；对其施加外部参考电压的焊盘；用于从内部参考电压和外部参考电压中选择一个的装置；以及用于输出选择的参考电压的切换装置。韩国专利NO.0267088没有对提高参考电压稳定性的方法进行讨论。
发明内容
本发明的典型实施例总体上提供了用于通过生成内部参考电压或者通过接收来自外部参考电压生成源的参考电压，来生成参考电压的电路和方法，以便提高参考电压的稳定性。
在本发明的各种典型实施例中，用于生成在半导体器件中使用的参考电压的电路包括第一参考电压生成电路和第二参考电压生成电路。第一参考电压生成电路被布置在芯片之外，设计为向第一输出端输出第一参考电压。第二参考电压生成电路被布置在芯片之内，设计为向第二输出端输出第二参考电压。第二参考电压生成电路包括至少一个上拉电阻器和至少一个下拉电阻器。至少一个上拉电阻器被耦接在第一节点与第二输出端之间，其中，第一节点与芯片的内部电源电压电气耦接。至少一个下拉电阻器被耦接在第二节点与第二输出端之间，其中，在第二节点的电压比在第一节点的电压相对低。从第一输出端与第二输出端耦接的节点输出第三参考电压。
在一个典型实施例中，利用保险丝、焊接(bonding)、插针选项(pinoption)和球形偏压选项(ball bias option)中的一个，可以使第二参考电压生成电路永久失效。
在一个典型实施例中，通过结合模式控制寄存器，可以使第二参考电压生成电路失效。
在一个典型实施例中，上拉电阻器的电阻和下拉电阻器的电阻根据控制信号而变化，其中，控制信号是响应模式寄存器设定命令生成的。
在本发明的另一个典型实施例中，提供了一种用于生成在半导体器件中使用的参考电压的电路，该电路包括第一参考电压生成电路和第二参考电压生成电路。第一参考电压生成电路被布置在第一芯片之外，设计为向第一输出端输出第一参考电压。第二参考电压生成电路向芯片的第二输出端输出第二参考电压。第二参考电压生成电路包括至少一个上拉电阻器、至少一个第一下拉电阻器、第二下拉电阻器和导线。至少一个上拉电阻器被布置在第一芯片之内并且被耦接在第一节点和第二输出端之间，其中，第一节点与第一芯片的内部电源电压电气耦接。至少一个第一下拉电阻器被布置在第一芯片之内，并且与第二输出端耦接。第二下拉电阻器被布置在第二芯片之内并且与地线耦接。具有第一阻抗的导线被电气耦接在至少一个第一下拉电阻器与第二下拉电阻器之间，其中，在第一输出端与第二输出端电气短接的节点输出第三参考电压。
在一个典型实施例中，上拉电阻器和第一下拉电阻器具有基本相同的电阻，并且，第二下拉电阻器的电阻与第一阻抗和漏极开路驱动器的接通电阻之和基本相等，其中，漏极开路驱动器用于在第一芯片与第二芯片之间进行数据传输。
在一个典型实施例中，适合利用保险丝、焊接、插针选项和球形偏压选项中的一个使第二参考电压生成电路永久失效。
在本发明的另一个典型实施例中，提供了一种半导体器件，该半导体器件包括第一输入焊盘、第二输入焊盘、至少一个上拉电阻器和至少一个下拉电阻器。第一输入焊盘接收从外部提供的第一参考电压。第二输入焊盘接收从外部提供的控制电压。至少一个上拉电阻器耦接在电源电压与第二输出端之间，其中，向第二输出端输出第二参考电压。至少一个下拉电阻器耦接在所述第二输出端与第二输入焊盘之间，其中，上拉电阻器和第一下拉电阻器具有基本相同的电阻。第一参考电压具有与控制电压和至少一个下拉电阻器两边的电压之和的电压相对应的电压电平。在第一输出焊盘与第二输出端电气短接的节点输出第三参考电压。
在本发明的另一个典型实施例中，提供了一种用于生成在半导体器件中使用的参考电压的电路，该电路包括第一参考电压生成电路，被布置在芯片之外，被设计为向第一输出端输出第一参考电压；以及第二参考电压生成电路，被设计为向第二输出端输出第二参考电压。第二参考电压生成电路包括至少一个上拉电阻器、至少一个第一下拉电阻器、第二下拉电阻器和导线。至少一个上拉电阻器被耦接在第一节点和第二输出端之间，其中，第一节点与芯片的外部电源电压电气耦接。至少一个第一下拉电阻器被布置在芯片之外，并且被耦接在第一节点与第二输出端之间。第二下拉电阻器被布置在芯片中并且与地线耦接。具有第一阻抗的导线被电气耦接在至少一个第一下拉电阻器与第二下拉电阻器之间，其中，在第一输出端与第二输出端电气短接的节点输出第三参考电压。
在一个典型实施例中，上拉电阻器和第一下拉电阻器具有基本相同的电阻，并且，第二下拉电阻器的电阻与第一阻抗和漏极开路驱动器的接通电阻之和基本相等，其中，漏极开路驱动器用于在第一与第二芯片之间进行数据传输。
在本发明的另一个典型实施例中，提供了一种生成参考电压的方法。按照该方法，向第一输出端输出在芯片之外生成的第一参考电压。将第二参考电压上拉到在第一节点的电压，其中，第一节点与芯片的电源电压电气耦接。将第二参考电压下拉到在第二节点的电压，其中，在第二节点的电压比在第一节点的电压相对低。向第二输出端输出第二参考电压。输出第一输出端与第二输出端电气短接的节点的第三参考电压。
在另一个典型实施例中，将第二参考电压下拉包括改变至少一个下拉电阻器，并且，第二下拉电阻器的电阻与数据传输线的电阻和用于数据传输的漏极开路驱动器的接通电阻之和基本相等。
在另一个典型实施例中，将第二参考电压上拉和下拉包括分别改变至少一个上拉电阻器的电阻和至少一个下拉电阻器的电阻，其中，上拉电阻器的电阻和下拉电阻器的电阻按照控制信号变化。
对于本领域的一般技术人员来说，通过以下参照附图对本发明的典型实施例进行详细描述，本发明将变得更加清楚，在附图中，用相同的标号表示相同的要素，这些附图仅是说明性的，并且，因此不对本发明的典型实施例进行限制。
图1为示出了在数据传输中使用的参考电压的框图。
图2A和2B为示出了生成参考电压的传统方法的示意图。
图3为示出了按照本发明的典型实施例的，用于生成参考电压的电路的电路图。
图4为示出了按照本发明的典型实施例的，用于生成参考电压的电路的框图。
图5为示出了使用漏极开路驱动器的数据信号传输的电路图。
图6为示出了按照本发明的典型实施例的，用于利用漏极开路驱动器，生成在数据信号传输中使用的参考电压的电路的电路图。
图7为示出了按照本发明的另一个典型实施例的，用于利用漏极开路驱动器，生成在数据信号传输中使用的参考电压的电路的电路图。
具体实施例方式
以下将参照附图，对本发明进行详细描述。
这里公开了本发明的典型实施例。但是，出于描述本发明的典型实施例的目的，这里所公开的结构和功能方面的特定细节仅是代表性的，然而，本发明的典型实施例可以以许多不同形式实施，并且不应该被理解为局限于这里所陈述的本发明的典型实施例。
因此，尽管可以对本发明进行各种修改和形式替换，但是，这里还是通过结合参照附图进行举例，示出了本发明的特定典型实施例，并且将对其进行详细描述。但是，应该理解，意图不是将本发明限于所公开的具体的典型实施例，相反，意图在于覆盖属于本发明的精神和范围内的所有修改、等效方式以及替代方式。在对附图的所有描述中，相同的数字表示相同的要素。
应该理解，尽管这里可以用术语第一、第二等描述各种要素，但是，这些要素应该不受这些术语的限制。这些术语仅用于区分一个要素与另一个要素。例如，在不脱离本发明的范围的情况下，第一要素可以称为第二要素，相似地，第二要素也可以称为第一要素。如这里所使用的，术语“和/或”包括列出的一个或多个相关项目的任意和所有组合。
应该理解，当要素被称为与另一个要素“连接”或“耦接”时，它可以直接与另一个要素连接或耦接，或者，可以出现居间的要素。相反，当要素被称为与另一个要素“直接连接”或“直接耦接”时，则不出现居间的要素。应该以相似的方式理解用于描述要素之间的关系的其它词(例如，“在...之间”与“直接在...之间”，“与...相邻”与“直接与...相邻”等)。
这里所使用的术语仅是出于对具体实施例进行描述的目的，而没有对本发明进行限制的意图。如这里所使用的，单数形式“一个”和“这个”的意图在于也包括复数形式，除非上下文以其它形式明确说明。还应该理解，当这里使用术语“包括”等时，术语“包括”等指定了出现所陈述的特性、整体、步骤、操作、元件和/或部件等，但不排除出现或加上一个或多个其它特性、整体、步骤、操作、元件、部件和/或它们的组等。
除非另外定义，这里所使用的所有术语(包括技术和科学术语)都具有与本发明所属的技术领域的一般技术人员通常理解的意思相同的意思。还应该理解，如在通常使用的词典里所定义的，术语应该被理解为具有与在相关技术的上下文中的意思一致的意思，而不应该被以理想化的或者过度形式主义的感觉来理解，除非这里明确定义了。
图3为示出了按照本发明的典型实施例的，用于生成参考电压的电路的电路图。参照图3，生成在存储器控制器300和存储器器件301中使用的参考电压VREF。存储器器件301可以是动态RAM(DRAM)、静态RAM(SRAM)等。
对于存储器控制器300，外部参考电压生成电路320的输出端321，通过焊盘315与内部参考电压生成电路310的输出端311电气短接，由此提供稳定的参考电压VREF，其中，通过输出端321输出参考电压VREF。
相似地，对于存储器器件301，外部参考电压生成电路340的输出端341，通过焊盘335与内部参考电压生成电路330的输出端331电气短接，由此提供稳定的参考电压VREF，其中，通过输出端341输出参考电压VREF。
在使用于在存储器器件301与存储器控制器300之间的进行数据传输的参考电压VREF稳定方面，存储器控制器300和存储器器件301具有相似的结构。此外，考虑到减少在电源电压的噪声以及对在芯片的处理、内部温度等方面的变化进行补偿，参考电压VREF可以保持在最佳的电压电平。
可以利用一般用于阻抗匹配的片上端子(on-die termination，ODT)实现生成芯片的参考电压VREF以及确定其电平。可以在检测运行模式中，利用模式寄存器设定命令来控制参考电压VREF的电压电平。
在某些情况下，可能要求只使用外部参考电压与内部参考电压之间的一个参考电压。例如，在低功率模式中可能不使用内部参考电压。对于这样的情况，需要用于使内部参考电压和外部参考电压中的一个失效的装置。
图4为示出了按照本发明的典型实施例的，用于生成参考电压的电路的框图。参照图4，参考电压生成电路包括耦接在电源电压401与节点403之间的第一可变负载404，以及耦接在节点403与一个内部端子之间的第二可变负载405。从节点403输出参考电压VREF。参考电压生成电路还包括用于调节可变负载404的阻抗的上拉控制电路(PU CONTROL)410和用于调节可变负载405的阻抗的下拉控制电路(PD CONTROL)411。例如，可变负载404和405中的每一个都可以包括彼此并联或串联耦接的至少一个NMOS晶体管和至少一个PMOS晶体管，以调节它们的阻抗。因此，可以根据预定的模式寄存器设定信号，通过上拉控制电路(PU CONTROL)410和下拉控制电路(PDCONTROL)411的运行，对可变负载404和405的阻抗进行调节，从而对从内部参考电压生成电路的节点403输出的参考电压的电压电平进行控制。
此外，对于不使用内部参考电压而只使用外部参考电压的某些应用，在制造过程中，可以利用，例如，保险丝、焊接、插针选项、球形偏压选项等使内部参考电压的使用永久失效。因此，通过利用上述选项，上拉控制电路(PU CONTROL)410和下拉控制电路(PD CONTROL)411可以对可变负载404和405进行控制，使得内部参考电压403或者不与电源电压401耦接，或者不与地线耦接。
在只使用内部参考电压的情况下，用于接收外部参考电压的焊盘402可以悬浮。
当漏极开路驱动器被用于将参考电压保持在特殊的电压电平，以确定输入信号的逻辑状态时，在驱动器芯片中的漏极开路驱动器可以与接收器芯片的内部端子电气连接。当确定了接收器芯片的内部参考电压的电压电平时，参考电压与外部参考电压电气短接。
图5为示出了使用漏极开路驱动器的数据传输的结构的电路图。
在图5中，下拉驱动器510的接通电阻以及传输线520的电阻被模型化为RON，而耦接在电源电压VTT与输出端530之间的电阻被模型化为RTT。当下拉驱动器510接通时，可以按照下面的公式1表示在输出端530的电压电平Vin。
Vin=VOL=RONRTT+RON·VTT]]>当下拉驱动器510断开时，可以按照下面的公式2表示在输出端530的电压电平Vin。
Vin＝VOH＝VTT对于高、低电压VOH和VOL来说，理想的情况是参考电压Vref可以按照下面的公式3保持为电压VOL和VOH的平均值。
Vref=VOH+VOL2=RON+RTT2RTT+RON·VTT]]>因此，为了将参考电压Vref稳定在一定的电压电平，可以使用按照本发明的典型实施例的，用于生成参考电压的电路。
图6为示出了按照本发明的典型实施例的，用于利用漏极开路驱动器，生成在数据信号传输中使用的参考电压的电路的电路图。
在图6中示出的参考电压生成电路使用了外部参考电压和内部参考电压，以生成具有在数据信号传输中使用的，需要的电压电平的参考电压。与图4相似，图6中的参考电压生成电路包括外部参考电压生成电路680。但是，尽管内部参考电压生成电路的上拉控制电路410和下拉控制电路411被集成在图4所示的相同的芯片上，但是，下拉驱动器660c被集成在发送器芯片CHIP 600上，而上拉可变电阻器660a和下拉可变电阻器660b被集成在图6所示的接收器芯片CHIP_1 650上。
通过传输线670，在发送器芯片CHIP 600中的下拉驱动器660c与接收器芯片650中的下拉可变电阻器660b耦接。发送器芯片CHIP 600中的下拉驱动器660c可以具有与在图5中示出的漏极开路驱动器510基本相同的尺寸和特性。下拉驱动器660c用于按照需要对参考电压VREF1的电压电平进行调节。因此，可以使下拉驱动器660c始终接通。
参照图6，当外部参考电压生成电路680的电源电压681具有与内部参考电压生成电路的电源电压661基本相同的电压电平时，外部参考电压生成电路680的上拉可变电阻器680a可以具有与内部参考电压生成电路的上拉可变电阻器660a的电阻R4基本相同的电阻R2。此外，为了将参考电压VREF1保持在以上按照公式3计算的电压电平，下拉可变电阻器660b需要具有约为内部参考电压生成电路的全部电阻的一半的电阻(即，公式3中的RTT/2)。因此，下拉可变电阻器660b具有与上拉可变电阻器660a的电阻R4基本相同的电阻。
此外，当下拉驱动器660c的接通电阻和传输线670的电阻被模型化为R3时，外部参考电压生成电路680的下拉可变电阻器680b可以具有与R3和R4之和基本相等的电阻R1，其中，R4为内部参考电压生成电路的下拉可变电阻器660b的电阻，R3为下拉驱动器660c与传输线670的电阻。
如上所述，指定了每个可变负载的电阻之间的关系，使得从外部参考电压生成电路680输出的外部参考电压与从内部参考电压生成电路输出的内部参考电压基本相同(即，VREF1)。因此，注意，如果外部参考电压生成电路680的电源电压681与内部参考电压生成电路的电源电压661不同，则外部参考电压生成电路680的电阻R2可以具有与内部参考电压生成电路的上拉可变电阻器660a的电阻R4不同的值。
当下拉驱动器660c接通时，可以按照下面的公式4，表示参考电压VREF1。
VREF1=R3+R4R2+2R4·VTT]]>公式4与公式3相比，图5中示出的电阻RTT为电阻R4的两倍，而电阻R3与电阻RON基本相同，因此，公式3的参考电压Vref与公式4的参考电压VREF1相等。因此，可以使参考电压VREF1稳定，以便在输入缓冲器准确地确定输入信号的逻辑状态。
图7为示出了按照本发明的另一个典型实施例的，用于生成在数据信号传输中使用的参考电压的电路的电路图。与图6相比，图7中示出的参考电压电路的内部参考电压生成电路具有在芯片CHIP之外的外部端子720，取代了在图6中示出的芯片CHIP的内部端子。下拉驱动器760c被布置在芯片CHIP里面并且与外部端子720耦接，以将参考电压保持在准确的电压电平。如图7所示，内部参考电压生成电路的上拉部分760a和下拉部分760b被布置在芯片之外，而下拉驱动器760c被布置在芯片之内。
与图6相似，外部参考电压生成电路740的上拉可变负载可以具有与图7所示的内部参考电压生成电路的上拉可变负载760a的电阻R4基本相同的电阻R2。此外，当下拉驱动器760c具有接通电阻R3时，外部参考电压生成电路740的下拉可变负载的电阻R1可以与内部参考电压生成电路的下拉可变负载760b的电阻R4和下拉驱动器760c的接通电阻R3之和基本相等。
因此，在节点725生成的参考电压VREF1可以具有与按照上述公式4表示的电压电平VREF1基本相同的电压电平。因此，参考电压VREF1可以保持恒定的电压电平。
按照本发明的典型实施例，通过使用内部电压生成源和外部电压生成源，可以生成具有稳定的电压电平的参考电压，因此，可以减小由在电源电压的噪声引起的在参考电压的噪声，同时可以对在每个芯片的处理以及内部温度等方面的变化进行补偿。
尽管出于说明的目的，已经对本发明的方法和设备进行了详细描述，但是，不应该将本发明的方法和设备，理解为限制于此。本领域的一般技术人员应该很容易理解，在不脱离由所附权利要求限定的本发明的精神和范围的情况下，可以对上述的典型实施例进行各种修改。
权利要求
1.一种用于生成用在半导体器件中的参考电压的电路，该电路包括第一参考电压生成电路，布置在芯片之外，设计为向第一输出端输出第一参考电压；以及第二参考电压生成电路，布置在芯片之内，设计为向第二输出端输出第二参考电压，其中，所述第二参考电压生成电路包括至少一个上拉电阻器，耦接在第一节点和所述第二输出端之间，其中，所述第一节点与芯片的内部电源电压电气耦接；以及至少一个下拉电阻器，耦接在第二节点和所述第二输出端之间，其中，所述第二节点的电压低于所述第一节点的电压，并且，其中，从所述第一输出端与所述第二输出端耦接的一个节点输出第三参考电压。
2.如权利要求1所述的电路，其中，所述第二参考电压生成电路适于使用保险丝、焊接、插针选项或球形偏压选项中的一个而被永久失效。
3.如权利要求1所述的电路，其中，所述第二参考电压生成电路适于通过结合模式控制寄存器而被失效。
4.如权利要求1所述的电路，其中，所述上拉电阻器的电阻和所述下拉电阻器的电阻按照控制信号变化。
5.如权利要求1所述的电路，其中，所述控制信号是响应模式寄存器设定命令而生成的。
6.一种用于生成用在半导体器件中的参考电压的电路，该电路包括第一参考电压生成电路，布置在第一芯片之外，设计为向第一输出端输出第一参考电压；以及第二参考电压生成电路，设计为向芯片的第二输出端输出第二参考电压，其中，所述第二参考电压生成电路包括至少一个上拉电阻器，布置在所述第一芯片之内并且耦接在第一节点与所述第二输出端之间，其中，所述第一节点与第一芯片的内部电源电压电气耦接；至少一个第一下拉电阻器，布置在所述第一芯片之内，并且与所述第二输出端耦接；第二下拉电阻器，布置在第二芯片之内并且耦接到地；以及具有第一阻抗的导线，设计为电气耦接在所述至少一个第一下拉电阻器与所述第二下拉电阻器之间，其中，在所述第一输出端与所述第二输出端电气短接的节点输出第三参考电压。
7.如权利要求6所述的电路，其中，所述上拉电阻器和所述第一下拉电阻器具有基本相同的电阻，并且，其中，所述第二下拉电阻器的电阻与所述第一阻抗和漏极开路驱动器的接通电阻之和的电阻基本相等，其中，所述漏极开路驱动器用于在所述第一芯片与第二芯片之间进行数据传输。
8.如权利要求6所述的电路，其中，所述第二参考电压生成电路适于使用保险丝、焊接、插针选项和球形偏压选项中的一个而被永久失效。
9.如权利要求6所述的电路，其中，所述第二参考电压生成电路适于通过结合模式控制寄存器而被失效。
10.如权利要求6所述的电路，其中，所述上拉电阻器的电阻和所述下拉电阻器的电阻按照控制信号变化。
11.如权利要求10所述的电路，其中，所述控制信号是响应模式寄存器设定命令生成的。
12.一种半导体器件，包括第一输入焊盘，设计为接收从外部提供的第一参考电压；第二输入焊盘，设计为接收从外部提供的控制电压；至少一个上拉电阻器，耦接在电源电压与第二输出端之间，其中，向所述第二输出端输出第二参考电压；至少一个下拉电阻器，耦接在所述第二输出端与所述第二输入焊盘之间，其中，所述上拉电阻器和所述第一下拉电阻器具有基本相同的电阻，并且，其中，所述第一参考电压具有与所述控制电压和所述至少一个下拉电阻器两边的电压之和的电压相对应的电压电平，其中，在所述第一输入焊盘与所述第二输出端电气短接的节点输出第三参考电压。
13.一种用于生成用在半导体器件中的参考电压的电路，该电路包括第一参考电压生成电路，布置在芯片之外，设计为向第一输出端输出第一参考电压；以及第二参考电压生成电路，设计为向第二输出端输出第二参考电压，其中，所述第二参考电压生成电路包括至少一个上拉电阻器，耦接在第一节点与所述第二输出端之间，其中，所述第一节点与芯片的外部电源电压电气耦接；至少一个第一下拉电阻器，布置在所述芯片之外，并且与所述第二输出端耦接；第二下拉电阻器，布置在芯片中，并且与地线耦接；以及具有第一阻抗的导线，设计为电气耦接在所述至少一个第一下拉电阻器与所述第二下拉电阻器之间，其中，在所述第一输出端与所述第二输出端电气短接的节点输出第三参考电压。
14.如权利要求13所述的电路，其中，所述上拉电阻器和所述第一下拉电阻器具有基本相同的电阻，并且，其中，所述第二下拉电阻器的电阻与所述第一阻抗和漏极开路驱动器的接通电阻之和的电阻基本相等，其中，所述漏极开路驱动器用于在所述第一与第二芯片之间进行数据传输。
15.如权利要求13所述的电路，其中，所述第二参考电压生成电路适于使用保险丝、焊接、插针选项和球形偏压选项中的一个而被永久失效。
16.如权利要求13所述的电路，其中，所述第二参考电压生成电路适于通过结合模式控制寄存器而被失效。
17.如权利要求13所述的电路，其中，所述上拉电阻器的电阻和所述至少一个下拉电阻器的电阻按照控制信号变化。
18.如权利要求17所述的电路，其中，所述控制信号是响应模式寄存器设定命令生成的。
19.一种方法用于生成参考电压的方法，该方法包括如下步骤向第一输出端输出在芯片之外生成的第一参考电压；将第二参考电压上拉到第一节点的电压，其中，所述第一节点与所述芯片的电源电压电气耦接；将第二参考电压下拉到第二节点的电压，其中，所述第二节点的所述电压比所述第一节点的所述电压相对低；向第二输出端输出第二参考电压；并且输出所述第一输出端与所述第二输出端电气短接的节点的第三参考电压。
20.如权利要求19所述的方法，其中，将所述第二参考电压下拉包括改变至少一个下拉电阻器，并且，其中，所述第二下拉电阻器的电阻与数据传输线的电阻和用于数据传输的漏极开路驱动器的接通电阻之和基本相等。
21.如权利要求19所述的方法，其中，将所述第二参考电压上拉和下拉包括分别改变至少一个上拉电阻器的电阻和至少一个下拉电阻器的电阻，并且，其中，所述上拉电阻器的电阻和所述下拉电阻器的电阻按照控制信号变化。
22.如权利要求21所述的方法，其中，所述控制信号是响应模式寄存器设定命令生成的。
全文摘要
用于生成参考电压的电路包括布置在芯片之外的第一参考电压生成电路和布置在芯片之内的第二参考电压生成电路。第一和第二参考电压生成电路分别向第一和第二输出端输出第一和第二参考电压。第二参考电压生成电路包括至少一个上拉电阻器和至少一个下拉电阻器。上拉电阻器耦接在与内部电源电压耦接的第一节点和第二输出端之间。下拉电阻器耦接在第二节点与第二输出端之间，其中，在第二节点的电压比在第一节点的电压相对低。从第一输出端与第二输出端耦接的节点输出第三参考电压。
文档编号G11C11/417GK1747065SQ20051009176
公开日2006年3月15日 申请日期2005年8月17日 优先权日2004年8月20日
发明者张星珍 申请人:三星电子株式会社