专利名称：由微控制器控制的非易失性存储器设备的制作方法
技术领域：
本发明一般地涉及非易失性存储器设备，尤其涉及该种存储器设备的改进制造和开发。
背景技术：
新一代集成电路(integrated circuitIC)的制造和开发过程通常可以持续18到21个月。这个过程通常包括一百多个步骤，在这些步骤期间，成千上万的IC拷贝形成在一个单独的晶片上。该过程通常从设计步骤开始，如系统、逻辑、电路和多边形(polygons)设计。通常，设计步骤将持续12个月，并且可以得到设计的IC的产品定案(tape-out)。之后，产品定案被运去制作，通常可以成为IC制造的基础。IC的制造可以持续6-9个月，包括前端阶段和后端阶段。前端阶段通常包括晶片制作步骤，将持续3个月，而后端阶段通常持续3-6个月，该后端阶段包括包装装配和各种测试，如老化(burn-in)和环境测试，电测试和产品测试。
参照图1，图1是典型的IC器件的简化方框图。通常，IC器件10可以包括系统连接/用户命令接口12、控制逻辑单元和命令解码器14、外围块A1到An、以及主非易失性存储器(non-volatile memoryNVM)阵列16。
通常，例如编程和擦除的用户命令可以通过系统连接/用户命令接口12引入IC器件10，并且可以作为嵌入式操作来执行。通常，控制逻辑单元和命令解码器14可以控制该嵌入式操作。嵌入式操作，如编程、擦除和读取命令，通常可以被预定义，并且可以将电脉冲pulse)和校验操作结合起来。其中电脉冲可以按照用户命令和数据改变存储在主NVM阵列16中的数据，以及校验操作可以控制命令执行的进程。
控制逻辑单元和命令解码器14通常是一个同步逻辑设计块。它可以控制执行嵌入式操作所必需的外围块A1到An。外围块A1到An可以包括诸如IC器件10的内部电源电路、行和列解码器、数据缓冲器、以及IC器件10操作所需的其它内部电路。
通常，控制逻辑单元和命令解码器14由状态机、计数器和寄存器构成。因此，在嵌入式操作的定义中的改变，如在编程过程或在擦除过程中的变化，可能要求IC器件10的布局设计上的变化。
存储器芯片中可能引起芯片设计变化的其它改变可能是在外围块A1到An其中之一的定义上的变化。
通常，嵌入式操作定义上的变化或外围块A1到An的变化将会严重影响IC器件10的开发和制造过程。在设计过程中所需改变出现的越晚，它对开发和制造过程的影响越严重，主要因为嵌入式操作和外围块的定义通常是在设计步骤期间确定的。因此，当变化出现在产品定案之后的话，将会需要一个全新的产品定案，从而造成时间和资源的损失。
发明内容
根据本发明的实施例，提供了一种非易失性存储器(NVM)设备，包括微控制器，用于控制与NVM阵列相关联的外围电路。
根据本发明的实施例，进一步提供了一种系统，包括非易失存储器设备，该非易失存储器设备包含用于存储数据和命令的NVM阵列；用于操作所述NVM阵列的外围电路；用于控制外围电路的微控制器；以及用于向非易失存储器设备的微控制器提供至少一个命令的外部设备。
根据本发明的实施例，进一步提供了一种用于操作非易失性存储器(NVM)设备的方法，包括向非易失存储器设备的微控制器提供至少一种操作命令；以及将操作信号施加到非易失存储器设备的外围电路，以基于至少一个操作命令操作NVM阵列。
在说明书的结论部分特别指出并明确地声明了本发明的主题。但是，通过参考接合附图的以下非限制性详细说明，本发明的结构和操作方法及其目的、特征和优点将会被得到更好地理解，其中图1是典型的IC器件的简化方框图；图2是根据本发明的实施例的由微控制器控制的非易失性存储器(NVM)设备的简化方框图；图3是根据本发明的实施例的命令解码器(command decoderCMD)的基本接口的简化方框图；图4是根据本发明的一些实施例的由微控制器控制的命令的执行流程图；图5是根据本发明的实施例的命令同步块的简化方框图；图6是根据本发明的实施例的当微控制器执行不同命令时的命令执行的流程图；以及图7是根据本发明的实施例的外围块之一的数据输出操作中涉及的各种信号模拟的简化图。
为了这些非限制说明的简单清楚起见，图中的元素不必按比例绘制。例如，为了清楚，一些元件的尺寸会相对于其它元件有所放大。进一步，在认为适当的地方，参考数字可以在图当中重复，以代表相应的或类似的元件。
具体实施例方式
根据本发明的实施例，在非易失存储器设备中的或与之相关联的微控制器的实现方式将会改进存储器设备的开发和制造过程。在本发明的实施例中，当非易失存储器设备的开发和制造过程中需要改变的时候，微控制器可以通过诸如用户命令接口从微控制器接收新的用户命令，所述改变如NVM操作过程的改变，包括用户命令如编程和擦除。然后，在开发和制造过程中，非易失存储器设备可以根据这些基本上具有很小延迟的新命令进行操作。在本发明的一些实施例中，当存储器设备已经在生产时，用户命令可以改变和嵌入到非易失存储器设备，而基本上不影响生产过程。
根据本发明的实施例的非易失存储器设备是不可编程和操作的，并且设备在开发和制造阶段时，该非易失存储器设备中微控制器的使用还可以增强启动设备的过程，如通电过程。根据本发明的一些微控制器的实施例还可以增强非易失存储器设备的其它操作，例如到存储器设备的命令嵌入或非易失存储器设备的自测。
参照图2，图2是根据本发明的实施例的由微控制器24控制的非易失性存储器(NVM)设备20的简化方框图。例如，非易失存储器设备20包括用户命令接口22、微控制器24、程序文件ROM(PFROM)26、外围块P1到Pn、以及NVM阵列28。
非易失存储器设备20可以通过用户命令接口22与外部设备进行通信，外部设备例如为PDA、手持设备、可编程逻辑器件(programmable logic devicePLD)、存储卡，多媒体卡等。用户命令接口22可以通过通信总线A向微控制器24发送命令和数据信号或从微处理器24接收命令和数据信号。微控制器24可以控制非易失存储器设备20的操作，例如，它可以从用户命令接口22接收命令序列和数据信号，解码该命令序列，并向外围块P1到Pn继而向NVM 20发送已解码命令。
微控制器24可以分别通过通信总线B和C1-Cn与PFROM 26和外围块P1到Pn进行通信。例如，通信总线B可以被用来从PFROM 26向微控制器24传送命令序列或指令代码。在本发明的一些实施例中，通信总线B可以作为到微控制器24的程序计数器的通信线。微控制器的程序计数器(program counterPC)可以与PFROM 26的一部分相关联。程序计数器(PC)通常是一个保存下一个将要执行的命令或指令的位置或地址的寄存器。PC通常在每个指令被取出后增加。为了增强非易失存储器设备20的性能，从PFROM 26到微控制器24的第二通信总线(图中未示)可以被用来作为微控制器24的专用PC线。
通信总线C1-Cn可以使微控制器24与外围块P1到Pn进行通信，以操作嵌入式操作。外围块P1到Pn可以包括诸如非易失存储器设备20的内部电源电路、行和列解码器、数据缓冲器、以及非易失存储器设备20操作所需的其他内部电路。
非易失存储器设备20包括一个程序文件ROM(PFROM)26。PFROM 26可以是一个NVM阵列，如与本申请一样受让给同一受让人的美国专利5,963,465中所述NVM阵列，并且在一种方法中可操作，该方法如2004年4月19日申请的，与本申请一样受让同一受让人的美国专利申请序列号10/826,375中所述方法，在这里两个申请通过参照文件而整体上结合于此。
例如，PFROM 26可以存储主编程和擦除流。它可以在存储器设备开发和制造的不同阶段被编程用来存储主编程和擦除流。例如，PFROM 26可以在检验和检查存储器设备的阶段，如分类(SORT)阶段，被编程用来存储主编程和擦除流。SORT阶段通常包括基本检验和检查，例如当不限于内部电源确认、存储器阵列单元的缺陷检测、存储器阵列参考单元的缺陷检测、编程和擦除流的检查等。通常，SORT阶段可以作为集成电路制造的后端阶段的一部分来执行。
根据本发明的实施例，非易失存储器设备20可以在PFROM 26未编程时，如在SORT阶段之前，以启动各种操作，例如非易失存储器设备20中的电压读操作以及PFROM 26的初始编程操作。可以编程并存储在PFROM 26上的软件包括诸如非易失存储器设备20的完全通电过程的过程。在PFROM 26编程之后，通电过程可以在每次非易失存储器设备20被打开时使用。
根据本发明的实施例，通电过程可以被用来为NVM 20的特定操作配置参数。例如，通电过程可以被用来配置读操作所需的参数。这些参数包括诸如非易失存储器设备20的内部电压的微调选项、类似于阵列数据的检测时间的定时元件延迟、和/以及其它参数。
根据本发明的实施例，通电过程可以被用来为非易失存储器设备20在擦除操作中所使用的内部算法配置参数。例如，擦除脉冲宽度可以是影响编程和擦除算法的参数。微控制器24可以下载此参数，或通电过程中的其他内部参数，并且在NVM阵列28的可编程区段存储这些参数。根据本发明的实施例，NVM阵列28的可编程段可以是一次可编程的(one-time programmable，简称OTP)。NVM阵列28中的这种OTP区段的一部分可以通过外部设备如PDA、手持设备、可编程逻辑设备(PLD)、存储卡、多媒体卡等进行访问。另外或可选地，可编程区段的一部分可以通过微控制器24进行访问以用于内部使用。例如，在通电过程中存储在可编程区段中的内部参数可以是在内部算法的执行过程中所使用的参数。
根据本发明的一些实施例，NVM存储器阵列28的OTP区段可以被用来存储如冗余数据。冗余数据可以是映射非易失存储器设备20操作过程中未使用的NVM存储器阵列28中的专用存储器区域的数据。例如，冗余数据可以用于NVM存储器阵列28的存储器区域例如在NVM存储器阵列28的生产过程中出现缺陷的情况下。在通电过程中，冗余数据可以从OTP下载到微控制器24，所述微控制器24可以在非易失存储器设备20的操作过程中控制NVM存储器阵列28的缺陷的存储器区域替换为专用未使用存储器区域。
根据本发明的示例性实施例，在例如通电过程中可以执行的另外一个过程是对非易失存储器设备20的电压供应的确认。当非易失存储器设备20的电压低于预定阈值水平时，通电过程将中断直到电压达到预定阈值水平。预定阈值电压水平可以被存储在例如NVM存储器阵列28的OTP区段，以及在通电过程中，微控制器24可以检索阈值电压水平并将其与非易失存储器设备20的实际电压水平相比。根据本发明的第二示例性实施例，预定阈值电压水平可以被存储在例如PFROM 26中，以及微控制器24可以从其中检索。
参照图3，图3是接口单元的简化方框图。在描述的实施例中，微控制器24可以包括命令解码器(CMD)30或与之进行通信。例如，CMD 30可以是一个状态机器。CMD 30可以设计为非易失存储器设备20中的集成的或单独的设备，或者如图3的实施例中所述，它可以是微控制器24的内部元件。可以认识到，在本发明的一些实施例中，CMD 30完全可以是一个单独的设备。例如，CMD 30通过可以引发要执行的命令的输出线来从一个或多个输入线接收命令，解码接收的命令，并且产生输出信号。在一些实施例中，CMD 30可以不管非易失存储器设备20的状态来解码输入端接收到的命令，例如，它可以在非易失存储器设备20执行另外一个命令的时候来解码要执行的命令。
在本发明的实施例中，CMD 30可以包括，例如时钟线31和命令输入线32。输入线32可以例如经由用户命令接口22通过通信线A从外部设备接收命令信号。进入CMD 30的命令可以例如16比特格式。CMD 30可以包括由CMD 30解码的命令的输出线，如用于编程命令的CMDprogram线34，用于编程到缓冲器的CMDbuffer-program线35，用于冲强化因子编程(Buffer Enhanced Factory Programing)命令的CMDprogram-behp线36，用于擦除命令的CMDerase线37，用于暂停命令的CMDsuspend线38，以及用于恢复命令的CMDresume线39。
当一个合法的命令序列进入CMD 30，与该进入命令相关的输出线被引发。例如，当合法的“词语编程”序列被输入时，CMDprogram输出信号34可以被引发而不管编程操作的状态，如完成或缺陷，直到外部设备试图写一个不同的命令序列。当CMDprogram输出信号34被引发而非易失存储器设备20忙于完成“词语编程”命令时，外部设备请求的一个不同的嵌入式命令可以被忽略。在CMD 30的操作过程中被引发的另外的信号可以是例如CMDbuffer-program35，当写给缓冲器的命令被解码时它被引发；CMDprogram-behp36，当缓冲器强化因子编程命令被解码时它被引发；CMDerase37，当一个合法的擦除命令被解码时，它被引发，CMDsuspend38，当一个合法的暂停命令被解码时，它被引发，以及CMDresume39，当一个合法的恢复命令被解码时，它被引发。
现在参照图4，图4是根据本发明的一些实施例的说明由微控制器24控制的命令执行的流程图。在图4所示的实施例中，描述了编程命令的执行。很容易理解，其它任何个命令，如擦除，必要时也可以通过很小的改动来类似地执行。编程命令的执行可以通过向CMD30(块100)输入一个编程命令的用户命令序列来初始化。在编程命令序列如上所述被解码之后，解码后的命令信号可以被引发(块200)，例如，当编程命令被解码时，CMDprogram线将会被引发。来自CMD的信号可以通过将这些信号引入如下所述同步时钟来进行同步(块300)。命令可以被同步以保证当微控制器控制这些命令的执行时可以将它们嵌入微控制器。命令同步之后，如果微控制器不忙于执行某个命令，已解码和同步的命令将会被微控制器轮询(poll)(块400和500)。如果微控制器忙于执行某个命令，已解码和同步的命令将会放在缓冲器中(块700)。从缓冲器中，该命令将会再次同步直到微控制器完成前面命令的执行并且能够执行缓冲的命令。当微控制器完成轮询的命令的操作时，同步设备将被复位(块600)，以能够轮询其它的命令。
现在参照图5，图5是根据本发明的实施例的命令同步块(同步块)(Sync block)的简化方框图。同步块50可以被设计为非易失存储器设备20中的一个单独设备或者作为微控制器24中的一个内部元件。为清楚起见，同步块50被描述为微控制器24中的一个内部元件，尽管可以认识到同步块50可以作为非易失存储器设备20中的一个单独设备。同步块50可以从CMD 30接收信号，并将信号传送给微控制器24。在实施例中，同步块50传送的信号可以是至少两种通知命令有效并已同步的信号，以及使微控制器24能够吸收命令的信号。在下面的实施例中描述了编程命令的同步。
根据本发明的实施例，同步块50包括例如正沿检测器52用于K个嵌入式命令的K个锁存器、以及同步设备54。图5中所示的锁存器，可以用于同步一个编程命令。K个锁存器中的每个都可以是一个S-R锁存器，有两个稳定的状态，置位与复位。当命令脉冲信号从正沿检测器52传送到锁存器时，每个锁存器的条件可以被确定为置位，。当从CMD 30接受到命令信号时，正沿检测器52可以将命令脉冲信号发送给各自的锁存器。例如，当正沿检测器接收到一个CMDprogram信号时，编程脉冲prg_pulse被发送给各自的锁存器。所有的来自K个锁存器的K个输出信号可以通过逻辑“或非”晶体管传送给同步设备54。另外，如图5中ps_uc_clk线所描述，微控制器的时钟也可以向同步设备54发送信号。因此，一个命令可以在同步设备54接收到一个信号时被同步，所述信号例如是微处理器的时钟以及通过可应用的锁存器来自正沿检测器52的信号。嵌入式操作的执行可以由微控制器在锁存器置位之后不到500ns的时间内进行。
根据本发明的实施例，当一个嵌入式命令的操作完成的时候，微控制器24可以通过引发可应用的锁存器的复位线(图4中所示的cb_prg_ers_end线)的信号来复位锁存器，以避免同一命令的重复执行。在这个阶段，所有其它K-1个锁存器也处于复位模式，以阻止当另一个命令执行时外部设备所写的命令的执行。所述结构保证了每个命令一次只置位一个锁存器。因此，当前一命令被执行后充分短时间内一个新的命令被解码和同步时，因为命令锁存器处于复位模式，非易失存储器设备20可以执行此命令或忽略它，但是非易失存储器设备不可以处于未定义(undefined)状态，例如，当命令既不被执行也不被忽略的时候。
现在参照图6，图6是当微控制器执行另一个命令时执行一个命令的方法的流程图说明。当微控制器24执行其他命令时，一些命令必须被它执行，例如，当执行命令A时(块100)，命令B必须被执行(块200)。试图在另一命令B执行的过程中轮询命令A将会造成时间消耗，因为根据轮询程序，每隔几毫秒，微控制器24将不得不暂停命令的执行来检查新的命令。可替换地，即使在微控制器执行其他命令时也必须由它来执行的几个命令可以作为中断连接到微控制器24。一个中断就是一个同步事件，该同步事件通常暂停当前预定的或同步的命令，并通过中断信号处理子程序暂时地转移微控制器的控制流。中断可以由硬件，如I/O、定时、机器检验，和软件，如管理程序、系统调用或俘获指令来引起。
可以有多个用于不同目的的中断信道或地址。例如，暂停命令可以作为中断与微控制器24相连，当需要暂停命令时，挂起命令可以使用它的中断信道或地址作为中断嵌入微控制器24。因此，当命令B必须被执行时，它可以作为中断与微控制器24相连(块300)。然后，当命令B作为中断与微控制器24相连时，微控制器24正在执行的命令，如命令A，将会保持在如微控制器24的寄存器中(块400)。接着，命令B由微控制器24执行而不破坏前面执行的命令。在这个例子中，当命令执行完毕，微控制器可以根据存储在微控制器24的寄存器中的数据恢复前一命令，如命令A的执行(块600)。通过将作为中断的命令与微控制器相连以执行命令的上述过程可以基本上没有利用硬件开销来实现。
根据本实施例，在一些情况下，一个正在被执行的命令必须完成操作而不被另一个命令所中断，例如，在高电压转换期间。在这些情况下，微控制器可以通过如引发无中断信号来在执行敏感命令的同时阻止中断。
下面是可以用来强制微控制器24操作命令的中断机制的例子。例如，一个暂停命令可以作为中断与微控制器24相连，并可以根据本发明的实施例来执行。在当其他命令执行时外部设备输入暂停命令，并且中断未被微控制器阻止的情况下，当前命令的状态可以保留在微控制器24的寄存器中，暂停命令被执行。当暂停命令执行完毕时，当前命令的执行可以根据存储在微控制器24的寄存器中的数据来恢复。
现在参照图7，图7是根据本发明的实施例，包含在外围块P1到Pn(如图2所示)之一的数据输出操作中涉及的各种信号模拟的简化图。图2中简要说明的通信总线C1-Cn可以将微控制器24与外围块P1到Pn分别相连。因此，微控制器24可以操作外围块P1到Pn，并从它们接收数据。每个外围块P1到Pn可以有一个子块，以下称“客户(client)”(图2中未示)。一个客户可以包含多达8个触发器，它们的值可以通过从通信总线C1-Cn接收到的信号来设定。微控制器24可以通过通信总线C1-Cn访问寄存器组(“端口块”)来发送信号，在通信总线C1-Cn中，每个有8比特宽度。端口块可以包含如16个寄存器，微控制器24可以通过对于每个寄存器唯一的命令来利用读和写命令来访问这些寄存器。
通信总线C1-Cn可以包含各种信号来操作外围块P1到Pn。例如，一个数据输出信号可以传送给端口块，来向客户写数据。类似地，一个数据输入信号可以传送给端口块来采样从客户到通信总线C1-Cn接收到的数据。非易失存储器设备20的正确操作可以在一个客户每个时钟沿传送数据时得到。一个另外的信号可以被用来选择一个客户。根据本示例性实施例，一个客户当它的选择信号为高时可以被写入。还可以传送一个全局使能信号，以及当这个信号被传送时，每个客户都可以被写入。
再来参照图7，为了改变客户数据，可以应用一个数据输出操作。因此，通过打开被选择客户的选择信号，如图7中的port_select<i>，可以来选择一个客户。另外，数据输出信号，如8比特信号port_cb_data_out可以被打开，从而端口块可以打开全局使能信号。在同一个客户必须被相继写入不同值的情况下，全局使能信号保持打开。然后，客户被释放，以便下一个数据输出不被写向超过一个客户。如图7所示，当一个客户被选择时，数据可以写入该客户，并且当非易失存储器设备20的时钟在下降沿时，全局使能信号被打开。
根据本发明的实施例，可以选择一种数据控制来选择一个客户，用于通过通信总线C1-Cn从微控制器24接收和向微控制器24发送数据。数据控制的类型可以被定义，例如可以通过客户选择信号的三个最高有效位来定义。表1显示了用来定义数据控制的三个最高有效位的一种示例性配置。
表1
例如，在常规访问数据控制模式中，位5，6和7可以被复位为‘0’。这种模式可以被用来发送端口块上的数据而不修改数据。
例如，在一次性访问数据控制模式中，位5可以被设置为‘1’。这种模式可以被用来将客户配置到非易失存储器设备20的一个时钟周期。
例如，在清空访问数据控制模式中，位6可以被设置为‘1’。当数据值等于‘0’的控制位被清空时，可以使用清空访问数据控制模式，反之数据值等于‘1’的控制位将不改变它的值。例如，微控制器可以通过通信总线C1-Cn访问一个客户，来只清空客户的位数字4。数据输出信号中所需的数据可以如11101111B。因此，首先，参数(argument)01000000B被写入选择信号，然后所需数据11101111B可以经数据输出信号传送。如果有超过一个位等于‘0’，那么所有的‘0’位都被清空。
在置位访问数据控制模式中，位7可以被置位。这种模式可以是清空访问数据控制模式的镜像模式。当数据值等于‘1’的控制位被置位时，可以使用置位访问模式，反之数据值等于‘0’的控制位将不改变它的值。例如，微控制器可以通过通信总线C1-Cn访问一个客户来只置位该客户的位数字4。在数据输出信号中所需的数据可以如00010000B。因此，首先，参数10000001B被写入选择信号，然后所需数据00010000B通过数据输出信号被发送。如果多于一个位等于‘1’，所有‘1’位都被清空。
根据本发明的实施例，微控制器24可以被用于向非易失存储器设备20增加内置自测试(built-in selftest，简称BIST)，而完全不需硬件开销。BIST通常是非易失存储器设备在内部产生校验其功能性所需的内部测试序列的能力。通常，新一代存储器设备的存储器和逻辑在SORT阶段或在存储器设备被特征化时被测试。通常，存储器测试逻辑测试有几个互不相同的部件。例如，存储器测试可能需要专门的测试，如功能测试模式，以在最差情况更新定时和操作温度极端的条件下，检测存储器阵列模式灵敏度缺陷以及数据保留测量值。这几个部件需要设备中有另外的硬件以支持它们的功能性。根据本发明的实施例，微控制器24可以用于控制BIST选项，而完全不需硬件开销。BIST选项可以写入PFROM 26并在SORT阶段或非易失存储器设备20处于成熟状态时执行。根据本实施例，BIST选项可以在非易失存储器设备20的开发过程中改变，并且对它的开发和制造时间完全没有影响，因为该改变可以通过采用写于PFROM 26的命令来完成。进一步的，根据本实施例，BIST选项可以在非易失存储器设备20的SORT阶段或特征化阶段之后进行。
根据本发明的实施例，可以采用微控制器24来控制非易失存储器设备20和外部设备的操作，或多个非易失存储器设备的操作。多个非易失存储器设备的操作或外部设备的操作可以通过使用通信总线A(参看图2)和用户命令接口22来发送信号操作非易失存储器设备的外围块或外部设备来完成。
本领域的技术人员将会理解，本发明并不局限于上面所特别显示和描述的。例如，尽管描述了特定的命令和操作流，可以理解，在本发明的范围内也可以采用其他的命令和操作流，发明并不局限于此。
权利要求
1.一种非易失性存储器设备，包括微控制器，用于控制与非易失性存储器阵列相关联的外围电路。
2.根据权利要求1的非易失性存储器设备，还包括用户命令接口，用来接收至少一个命令并且将所述命令嵌入到所述微控制器。
3.根据权利要求1的非易失存储器设备，还包括第二非易失存储器阵列，该第二非易失存储器阵列被配置用来存储将要由所述微控制器执行的至少一个命令。
4.根据权利要求3的非易失存储器设备，其中，所述第二非易失存储器阵列是编程文件只读存储器。
5.根据权利要求3的非易失存储器设备，其中，当在通电过程期间执行所述至少一个命令时，所述至少一个命令配置所述非易失存储器设备。
6.根据权利要求3的非易失存储器设备，其中，当在通电过程期间执行所述至少一个命令时，所述至少一个命令确认所述非易失存储器设备处于预定阈值电压水平。
7.根据权利要求3的非易失存储器设备，其中，当在通电过程期间执行所述至少一个命令时，所述至少一个命令用所述非易失存储器阵列的一个未用区域替换所述非易失存储器阵列的缺陷区域。
8.根据权利要求3的非易失存储器设备，其中，所述微控制器通过轮询所述第二非易失存储器阵列来执行命令。
9.根据权利要求1的非易失存储器设备，其中，在所述外围电路操作第一个命令时，所述微控制器接收第二个命令，中断所述第一个命令的执行，并且控制所述外围电路来操作所述第二个命令。
10.根据权利要求2的非易失存储器设备，其中，所述微控制器从外部设备接收所述至少一个命令。
11.根据权利要求10的非易失存储器设备，其中，所述外部设备是个人数字助理。
12.根据权利要求10的非易失存储器设备，其中，所述外部设备是一个手持设备。
13.根据权利要求10的非易失存储器设备，其中，所述外部设备是一个可编程逻辑器件。
14.根据权利要求10的非易失存储器设备，其中，所述外部设备是一个存储卡。
15.根据权利要求10的非易失存储器设备，其中，所述外部设备是一个多媒体卡。
16.根据权利要求1的非易失存储器设备，其中，所述微控制器控制至少一个第二非易失存储器设备的操作。
17.一个系统，包括非易失存储器设备，包括非易失存储器阵列，用于存储数据和命令；外围电路，用于操作所述非易失存储器阵列；以及微控制器，用来控制所述外围电路；以及外部设备，用于向所述非易失存储器设备的所述微处理器提供所述至少一个命令。
18.权利要求17中的系统，其中，所述非易失存储器设备包括用户命令接口，用于接收至少一个命令并向所述微控制器提供所述至少一个命令。
19.权利要求18中的系统，其中，所述外部设备是一个个人数字助理。
20.权利要求18中的系统，其中，所述外部设备是一个手持设备。
21.权利要求18中的系统，其中，所述外部设备是一个可编程逻辑器件。
22.权利要求18中的系统，其中，所述外部设备是一个存储卡。
23.权利要求18中的系统，其中，所述外部设备是一个多媒体卡。
24.一种用于操作非易失性存储器设备的方法，包括向所述非易失存储器设备的微控制器提供至少一个操作命令；以及向所述非易失存储器设备的外围电路施加操作信号，以基于所述至少一个操作命令操作非易失性存储器阵列。
25.权利要求24中的方法，其中，在所述非易失存储器设备的开发期间，执行所述提供至少一个操作命令。
26.权利要求24中的方法，其中，在所述非易失存储器设备的制造期间，执行所述提供至少一个操作命令。
27.权利要求24中的方法，其中，在所述非易失存储器设备的生产期间，执行所述提供至少一个操作命令。
28.权利要求24中的方法，其中，在所述非易失存储器设备的测试期间，执行所述提供至少一个操作命令。
29.权利要求24中的方法，其中，在所述非易失存储器设备的通电期间，执行所述提供至少一个操作命令。
全文摘要
本发明公开了一种用于操作非易失性存储器(NVM)设备的系统和方法，非易失存储器设备包括用于控制与NVM阵列相关联的外围电路的微控制器。所述方法包括向非易失存储器设备的微控制器提供至少一个操作命令以及将操作信号施加到非易失存储器设备的外围电路上以基于至少一个操作命令来操作NVM阵列。所述系统包括(1)非易失存储器设备，包括用于存储数据和命令的NVM阵列，用于操作NVM阵列的外围电路以及用于控制外围电路的微控制器；以及(2)一个外部设备，用于向非易失存储器设备的微控制器提供至少一个命令。
文档编号G11C16/06GK1740959SQ200510091788
公开日2006年3月1日 申请日期2005年8月16日 优先权日2004年8月16日
发明者莫里·埃丹, 梅厄·格罗斯戈尔德, 亚伊尔·索弗, 罗恩·埃利亚胡 申请人:赛芬半导体有限公司