专利名称：具有减小的尺寸的快闪存储器及其存取方法
技术领域：
本发明涉及一种半导体存储器装置，尤其涉及一种快闪存储器装置。
背景技术：
可进行读取、编程及擦除操作的快闪存储器装置通常包括页缓冲电路。通过页缓冲电路，可在短时间内将大量的数据以页为单位编程入快闪存储器装置或将大量的数据以页为单位从快闪存储器装置读取出来。图1为显示传统快闪存储器装置的页缓冲电路及Y门电路的电路图。参照图1，页缓冲电路P1～PK(K为整数)一一对应地连接至位线对BLe1/BLo1～BLeK/BLoK。页缓冲电路P1～PK也一一对应地连接至Y门电路G1～GK(K为整数)。页缓冲电路P1～PK中的每个包括NMOS晶体管NM1～NM6、PMOS晶体管PM1及锁存电路LA。NMOS晶体管NM1及NM2各自响应于位线选择信号BSLe～BSLeK中的一个及BSLo1～BSLoK中的一个而被开启或关闭。开启NMOS晶体管NM1及NM2以将位线BLe1～BLeK中的一个及BLo1～BLoK中的一个各连接至传感节点S1～SK。响应于预充电信号PRCHb1～PRCHbK中的一个而开启或关闭PMOS晶体管PM1。响应于程控信号PGM1～PGMK中的一个而开启或关闭NMOS晶体管NM3。在开启NMOS晶体管NM3时，从锁存电路LA接收的数据位(未示出)传送至连接至传感节点(S1～SK中的一个)的位线BLe1～BLeK中的一个或BLo1～BLoK中的一个。响应于传感节点S1～SK中的一个而开启或关闭NMOS晶体管NM4，而NMOS晶体管NM5响应于锁存控制信号LCH1～LCHK中的一个而被开启或关闭。NMOS晶体管NM6响应于复位控制信号RST初始化锁存电路LA。Y门电路G1～GK分别响应于控制信号YS1～YSK传送从其对应的页缓冲电路P1～PK、输入/输出线IOL接收的读取数据，或者将程序数据(未示出)从输入/输出线IOL分别传送至页缓冲电路P1～PK。
如上所述，由于传统的快闪存储器装置需要用于一对位线的Y门电路，因而位线数目的增加导致Y门电路数目的增加。结果，其导致由Y门电路占用的尺寸增大，引起快闪存储器装置的尺寸增大。此外，若Y门电路数目增加，则需要Y译码器具有更多控制信号来控制增加的Y门电路的操作，也增加了用于提供控制信号的线的数目。
发明内容
本发明针对快闪存储器装置。本发明的一个实施例针对于提供一种能够通过存取存储器单元来减少其整体尺寸及Y门电路的数目的快闪存储器装置，存储器单元被连接至位线对，具有单个页缓冲电路及单个Y门电路。
本发明的一个实施例也针对于提供一种在快闪存储器装置内控制读取操作的方法，该快闪存储器装置能够通过存取存储器单元来减少其整体尺寸及Y门电路的数目，存储器单元被连接至成对的位线，具有单个页缓冲电路及单个Y门电路。
本发明的一个实施例进一步针对于提供一种在快闪存储器装置内控制程序操作的方法，该快闪存储器装置能够通过存取存储器单元来减少其整体尺寸及Y门电路的数目，存储器单元被连接至成对的位线，具有单个页缓冲电路及单个Y门电路。
本发明的一个方面是提供一种包括存储器单元阵列、页缓冲电路、Y门电路及Y译码器的快闪存储器装置。该存储器单元阵列包括连接至多个位线的存储器单元。页缓冲电路对应地连接至多个位线中的预定数目的位线对，在读取操作期间响应于传送控制信号中的一个及锁存控制信号依次存储对应于读取数据位的传感数据位，其中读取数据位经预定数目的位线对中的至少一部分被接收；并响应于传送控制信号中的一个，依次将所存储的数据位输出至内部输入/输出线中的一个。Y门电路经内部输入/输出线对应地连接至页缓冲器，每个Y门电路都响应于输入/输出控制信号的一个将内部输入/输出线中的一个与数据输入/输出线连接或断开。Y译码器响应于列地址信号、读取指令或程序指令而产生传送控制信号及输入/输出控制信号。
本发明的另一个方面是提供一种用于控制快闪存储器装置的读取操作的方法，该方法包括如下步骤响应于读取指令，依次将对应于读取数据位的传感数据位存储入对应地连接至预定数目的位线的页缓冲电路，其中读取数据位经预定数目的位线对的一部分被接收；在将传感数据位各存储于页缓冲电路中时，通过经内部输入/输出线各连接至页缓冲电路的Y门电路将内部输入/输出线与数据输入/输出线隔离；在将传感数据位各存储入页缓冲电路后，逐个依次通过Y门电路将内部输入/输出线连接至数据输入/输出线；并且每当内部输入/输出线各连接至数据输入/输出线时，将存储于页缓冲电路中的一个内的传感数据位依次输出至与数据输入/输出线连接的内部输入/输出线。
本发明的一个实施例也提供一种用于控制快闪存储器装置的程序操作的方法，该方法包括如下步骤响应于通过经内部输入/输出线连接至页缓冲电路的Y门电路的程序指令逐个依次在预定时间内将内部输入/输出线连接至数据输入/输出线，每个页缓冲电路都连接至预定数目的位线对；每当内部输入/输出线中的一个连接至数据输入/输出线时，依次将程序数据位存储至页缓冲电路的一个；在将传感数据位存储于页缓冲电路时，通过Y门电路将内部输入/输出线与数据输入/输出线隔离；及在隔离后，同时将每个都存储于页缓冲电路中的程序数据位输出至预定数目的位线对的一部分。
所包括的附图提供对本发明的进一步的理解，且并入并组成为本说明书的一部分。附图及其描述解释了本发明所举的实施例，用于解释本发明的原理，其中图1为显示传统快闪存储器装置的页缓冲电路及Y门电路的电路图；图2为说明根据本发明的实施例的快闪存储器装置的方块图；图3为详细说明在图2中显示的页缓冲电路及Y门电路的电路图；图4为详细说明在图2中显示的Y译码器的方块图；及图5为说明图4中显示的输入/输出控制电路的电路图。
具体实施例方式
以下将参照附图更详细地描述本发明的优选实施例。然而，本发明可以不同形式实现且其配置不应受限于这里所陈述的实施例。而是，提供这些实施例使得本公开彻底且完整，且将对本领域技术人员全面传达本发明的范围。在整个说明书中，相同标号代表相同组件。
图2为说明根据本发明的实施例的快闪存储器装置的方块图。参照图2，快闪存储器装置100包括存储器单元阵列110、Y译码器120、X译码器130、页缓冲电路PB1～PBJ(J为一整数)及Y门电路YG1～YGJ。该存储器单元阵列110包括连接至多个位线BLe11～BLeJN(J及N为整数)的存储器单元(未示出)。该Y译码器120响应于时钟信号CLK、列地址信号CADD1～CADDJ(J为整数)及读取指令READ或程序指令PGM输出传送控制信号TCL1～TCLJ(J为整数)及输入/输出控制信号YGS1～YGSJ(J为整数)。传送控制信号TCL1～TCLJ各包括预定数目的位。例如，传送控制信号TCL1包括位T11～T1N，且传送控制信号TCLJ包括位TJ1～TJN。X译码器130响应于行地址信号RADD选择连接至存储器单元阵列110的存储器单元的字线(未示出)中的一个。
页缓冲电路PB1～PBJ各连接至多个位线BLe11～BLoJN中的预定数目的位线对。例如，页缓冲电路PB1连接至位线对BLe11/BLo11～BLe1N/BLo1N。此外，页缓冲电路PB1～PBJ各连接至内部输入/输出线IIO1～IIOJ。页缓冲电路PB1～PBJ各可响应于传送控制信号TCL1～TCLJ进行操作。页缓冲电路PB1～PBJ的操作彼此相似，故而将页缓冲电路PB1的操作作为实例进行描述。在读取操作中，页缓冲电路PB1逐个响应于传送控制信号TCL1依次存储对应于读取数据位的传感数据位(未示出)，其中读取数据位经位线对BLe11/BLo11～BLe1N/BLo1N的一部分被接收。而且，页缓冲电路PB1响应于传送控制信号TCL1依次输出经存储的数据位至该内部输入/输出线IIO1。在程序操作中，页缓冲电路PB1响应于传送控制信号TCL1依次存储经内部输入/输出线IIO1接收的程序数据位，同时将所存储的数据位输出至位线对BLe11/BLo11～BLe1N/BLo1N的一部分。
Y门电路YG1～YGJ各对应地经内部输入/输出线IIO1～IIOJ连接至页缓冲电路PB1～PBJ。Y门电路YG1～YGJ也连接至数据输入/输出线DIO。Y门电路YG1～YGJ响应于输入/输出控制信号YGS1～YGSJ中的一个将对应的内部输入/输出线IIO1～IIOJ中的一个与该数据输入/输出线DIO连接或断开。在此，当启用输入/输出控制信号YGS1～YGSJ中的一个时，由于其它输入/输出控制信号被停用，因而Y门电路YG1～YGJ中的一个将内部输入/输出线IIO1～IIOJ中的一个连接至该数据输入/输出线DIO。例如，在读取操作中，在Y门电路YG1将内部输入/输出线IIO1连接至该数据输入/输出线DIO时，Y门电路YG2～YGJ将内部输入/输出线IIO2～IIOJ与数据输入/输出线DIO隔离。结果，存储于页缓冲电路PB1的传感数据位经内部输入/输出线IIO1及数据输入/输出线DIO被依次传送至输入/输出电路(未示出)。且在该程序操作中，在Y门电路YG1将内部输入/输出线IIO1连接至数据输入/输出线DIO时，程序数据位经数据输入/输出线DIO及该内部输入/输出线IIO1从输入/输出电路依次传送至页缓冲电路PB1。
以下将描述页缓冲电路PB1～PBJ及Y门电路YG1～YGJ的详细结构及操作。由于页缓冲电路PB1～PBJ的结构及操作彼此类似，且Y门电路的结构及操作也彼此类似，故而将使用页缓冲电路PB1及Y门电路的结构及操作作为实例进行描述。
页缓冲电路PB1包括位线选择电路BS1～BSN(N为整数)、预充电电路P1、第一开关FW1～FWN、传感电路140、锁存电路LA1～LAN、通行电路(passcircuit)PA1～PAN及第二开关SW1～SWN。位线选择电路BS1～BSN各连接于位线对与第一传感节点FS1～FSN中的一个之间。位线选择电路BS1～BSN中的每个都包括两个NMOS晶体管N1及N2。
包括于页缓冲电路PB1中的位线选择电路的数目可使用相同数目的连接至页缓冲电路PB1的位线对来设置。例如，在四个位线对连接至页缓冲电路PB1时，页缓冲电路PB1可包括四个位线选择电路。第一开关、锁存电路、通行电路及第二开关的数目各可以相同数目的位线选择电路来设置。
位线选择电路BS1～BSN中的每个响应于位线选择信号BSLe11/BSLo11～BSLe1N/BSL1N中的每个，将位线对中的一个连接至第一传感节点FS1～FSN中的一对应第一传感节点。更具体地讲，位线选择电路BS1～BSN的NMOS晶体管N1的源极各连接至位线BLe11～BLe1N，且其漏极各连接至第一传感节点FS1～FSN。并且，位线选择信号BSLe11～BSLe1N各施加于NMOS晶体管N1的栅极。NMOS晶体管N1各响应于位线选择信号BSLe11～BSLe1N被开启或关闭。NMOS晶体管N1被开启以便位线BLe11～B1e1N与第一传感节点FS1～FSN连接。
并且，位线选择电路BS1～BSN的NMOS晶体管N2的源极各连接至位线BLo11～BLo1N，且其漏极各连接至第一传感节点FS1～FSN。并且位线选择信号BSLo11～BSLo1N各施加于NMOS晶体管N2的栅极。NMOS晶体管N2各响应于位线选择信号BSLo11～BSLo1N而被开启或关闭。NMOS晶体管N2被开启以将位线BLo11～BLo1N与第一传感节点FS1～FSN连接。
响应于预充电控制信号PRCHb，预充电电路P1将第二传感节点SS0预充电至预定电压电平。最好，该预充电电路P1可通过PMOS晶体管来实施。在停用该预充电控制信号PRCHb时，该预充电电路P1将第二传感节点SS0预充电至电源电压VCC的电平。
开关FW1～FWN各连接于第一传感节点FS1～FSN与第二传感节点SS0之间，同时使第一传感节点FS1～FSN与第二传感节点SS0连接或断开。最好，第一开关FW1～FWN可通过NMOS晶体管来实施。因此，在启用读取控制信号RCTL时，同时第一开关FW1～FWN将第一传感节点FS1～FSN连接至该第二传感节点SS0。
传感电路140可通过NMOS晶体管N3及N4来实施。NMOS晶体管N3的栅极耦合至第二传感节点SS0且其漏极连接至锁存电路LA1。该NMOS晶体管N3根据第二传感节点SS0的电压电平而被开启或关闭。对NMOS晶体管N4的栅极提供锁存控制信号LCH，其漏极连接至NMOS晶体管N3的源极，且对其源极提供接地电压VSS。响应于锁存控制信号LCH，开启或关闭NMOS晶体管N4。响应于锁存控制信号LCH，启用传感电路140，传感从位线BLe11～BLo1N的一部分依次传送至第二传感节点SS0的读取数据位然后依次产生传感数据位SQ1b～SQNb。
锁存电路LA1～LAN可通过两个反相器I1及I2来实施，其中反相器I1的输入连接至反相器I2的输出且反相器I2的输入连接至反相器I1的输出。锁存电路LA1～LAN分别锁存传感数据位SQ1b～SQNb或者锁存程序数据位PQ1～PQN。此外，锁存电路LA1依次锁存并输出在读取操作期间依次从传感电路140接收的传感数据位SQ1b～SQNb。且锁存电路LA1进一步连接至复位电路N5。复位电路N5响应于复位控制信号RST初始化锁存电路LA1。
通行电路PA1～PAN共享内部输入/输出线IIO1且各连接至锁存电路LA1～LAN。通行电路PA1～PAN可通过NMOS晶体管来实施。通行电路PA1～PAN各响应于传送控制信号TCL1的位T11～T1N将锁存电路LA1～LAN与内部输入/输出线IIO1连接或断开。最好，在位T11～T1N各处于逻辑′1′时，通行电路PA1～PAN各将锁存电路LA1～LAN连接至内部输入/输出线IIO1。
第二开关SW1～SWN各连接于锁存电路LA1～LAN与传感节点FS1～FSN之间。第二开关SW1～SWN响应于程控信号PCTL同时使锁存电路LA1～LAN与第一传感节点FS1～FSN连接或断开。连接于内部输入/输出线IIO1与数据输入/输出线DIO之间的该Y门电路YG1可通过NMOS晶体管实施。Y门电路YG1响应于输入/输出控制信号YGS1使内部输入/输出线IIO1与数据输入/输出线DIO连接或断开。最好，在启用输入/输出控制信号YGS1时，Y门电路YG1将内部输入/输出线IIO1连接至数据输入/输出线DIO。
图4为详细说明显示于图2中的Y译码器的方块图。Y译码器120包括传送控制电路121及输入/输出控制电路CU1～CUJ(J为整数)。传送控制电路121响应于时钟信号CLK及读取指令READ或程序指令PGM输出传送控制信号TCL1～TCLJ及使能控制信号EN1～ENJ。最好，传送控制信号TCL1～TCLJ中的每个都包括多个位。可设置传送控制信号TCL1～TCLJ中的每个的位数与包括于页缓冲电路内的通行电路的数目相等。传送控制电路121响应于读取指令READ在预定时间内将使能控制信号EN1～ENJ保持于非活动状态，并在预定时间后逐个依次激活使能控制信号EN1～ENJ。在启用使能控制信号EN1～ENJ中的一个时，其余使能控制信号都保持于非活动状态。
此外，传送控制电路12 1响应于程序指令PGM在另预定时间内逐个依次启动使能控制信号EN1～ENJ。在启用使能控制信号EN1～ENJ中的一个时，其余使能控制信号都保持于非活动状态。在所述另一预定时间后，该传送控制电路121将所有使能控制信号EN1～ENL都保持于非活动状态。
响应于使能控制信号EN1～ENJ，启用或停用输入/输出控制电路CU1～CUJ。响应于传送控制信号TCL1～TCLJ及列地址信号CADD1～CADDJ，启用输入/输出使能控制电路CU1～CUJ以各输出输入/输出控制信号YGS1～YGSJ。例如，在响应于使能控制信号EN1而启用使能输入/输出控制电路CU1时，其响应于该传送控制信号TCL1及列地址信号CADD1输出输入/输出控制信号YGS1。
将参照图5更详细地描述输入/输出控制电路CU1～CUJ的结构及操作。由于输入/输出控制电路CU1～CUJ的结构及操作彼此类似，故而将仅通过输入/输出控制电路CU1作为实例以及利用从传送控制电路121产生的传送控制信号TCL1包括多个位T11～T14的情况来进行描述。参照图5，输入/输出控制电路CU1包括第一逻辑电路151及第二逻辑电路152。第一逻辑电路151包括反相器IV1～IV8及NAND门ND1～ND4。第一逻辑电路151响应于列地址信号CADD1的位A0及A1输出逻辑信号L1～L4。更具体地讲，反相器IV1及IV2分别反转位A0及A1。反相器IV3及IV4反转反相器IV1及IV2的输出信号。NAND门ND1对反相器IV1及IV2的输出信号进行逻辑操作然后输出操作结果。NAND门ND2对反相器IV3及IV2的输出信号进行逻辑操作然后输出操作结果。NAND门ND3对反相器IV1及IV4的输出信号进行逻辑操作然后输出操作结果。NAND门ND4对反相器IV3及IV4的输出信号进行逻辑操作然后输出操作结果。反相器IV5～IV8各反转NAND门ND1～ND4的输出信号且各输出反转信号作为逻辑信号L1～L4。在此期间，每当位A0及A1触发(toggle)时，逻辑信号L1～L4中的一个即变成逻辑′1′而其余逻辑信号全变成逻辑′0′。
第二逻辑电路152包括反相器IV9、NAND门ND5～ND9及NOR门NR1～NR6。第一逻辑电路152响应于逻辑信号L1～L4、传送控制信号TCL1的位T11～T14及使能控制信号EN1输出输入/输出控制信号YGS1。更具体地讲，反相器IV9反转使能控制信号EN1然后输出反转信号EN1b。NAND门ND5～ND8每个对逻辑信号L1～L4及位T11～T14进行操作，然后每个输出操作结果。例如，NAND门ND5对逻辑信号L1及位T11进行逻辑操作，然后输出操作结果。NOR门NR1～NR4每个对反转信号EN1b及NAND门ND4～ND8的输出信号进行操作，然后输出操作结果。例如，NOR门NR1对NAND门ND5的输出信号及反转信号EN1b进行逻辑操作，然后输出操作结果。
并且，NOR门NR5对NOR门NR1及NR2的输出信号进行逻辑操作然后输出操作结果。NOR门NR6对NOR门NR3及NR4的输出信号进行逻辑操作，然后输出操作结果。NAND门ND9对NOR门NR5及NR6的输出信号进行逻辑操作，然后输出操作结果作为输入/输出控制信号YGS1。最好，在逻辑信号L1～L4中的一个变成逻辑′1′且位T11～T14中的一个变成逻辑′1′时，第二逻辑电路152启用输入/输出控制信号YGS1。如上所述，由于多个位线对连接至单个的页缓冲电路及Y门电路，因而Y门电路的数目减少以便减小快闪存储器装置100的尺寸。
然后参照图2至图5，将描述如上所述配置的快闪存储器装置100中的读取及程序操作。为便于描述，假定传送控制信号TCL1～TCLJ中的每个都包括4个位，且页缓冲电路PB1～PBJ中的每个都连接至4个位线对。由于页缓冲电路PB1～PBJ的操作彼此相似，故而仅将页缓冲电路PB1的操作作为实例描述。
首先，快闪存储器装置100的读取操作如下。参照图3，在读取操作中，启用读取控制信号RCTL，同时停用程控信号PCTL。结果，响应于读取控制信号RCTL开启第一开关FW1～FW4且第一传感节点FS1～FS4同时连接至第二传感节点SS0。响应于程控信号PCTL关闭第二开关SW1～SW4，将第一传感节点FS1～FS4与锁存电路LA1～LA4分离。
预充电电路P1响应于预充电控制信号PRCHb将第二传感节点SS0预充电至电源电压VCC。与此同时，X译码器130对存储器单元阵列110的字线中的一个(未示出)施加偏压。之后，逐个依次启用位线选择信号BSLe11～BSLe14或BSLo11～BSLo14。在启用位线选择信号BSLe11～BSLe14中的一个时，剩余位线选择信号全部被停用。同样，在启用位线选择信号BSLo11～BSLo14中的一个时，剩余位线选择信号全部被停用。
例如，在逐个依次启用位线选择信号BSLe11～BSLe14时，位线选择电路BS1～BS4的NMOS晶体管N1也逐个依次开启以依次将位线BLe11～BLe14与第一传感节点FS1～FS4连接。更具体地讲，以BSLe14->BSLe13->BSLe12->BSLe11的顺序逐个启用位线选择信号BSLe11～BSLe14。因此，在位线BLe14连接至第一传感节点FS4然后又与其隔离时，位线BLe13连接至第一传感节点FS3。并且，在位线BLe13与第一传感节点FS3隔离时，位线BLe12连接至第一传感节点FS2。其后，在位线BLe12与第一传感节点FS2隔离时，位线BLe11连接至第一传感节点FS1。
结果，读取数据位RD1～RD4各经第一开关FW1～FW4以RD4、RD3、RD2及RD1的顺序从位线BLe11～BLe14传送至第二传感节点SS0。在此期间，若启用锁存控制信号LCH，则响应于锁存控制信号LCH启用传感电路140。传感电路140传感通过读取数据位RD4、RD3、RD2及RD1连续改变的第二传感节点SS0的电压，并以此顺序依次产生其传感数据位SQ4b、SQ3b、SQ2b及SQ1b。
同时，Y译码器120的传送控制电路121响应于读取指令READ在第一预定时间内将使能控制信号EN1保持于非活动状态。在此，第一预定时间为通过页缓冲电路PB1完全存储传感数据位SQ1b～SQ4b的时间。因此，在第一预定时间内停用Y译码器120的输入/输出控制电路CU1，将输入/输出控制信号TGS1保持于非活动状态。结果，Y门电路YG1在第一预定时间内将内部输入/输出线IIO1与数据输入/输出线DIO隔离。
并且，传送控制电路121在第二预定时间内将传送控制信号TCL1的位T11的逻辑值保持于逻辑′1′，并在第三预定时间内逐个依次将位T14、T13及T12的逻辑值改变为逻辑′1′。换言之，在位T11～T14中的一个变成逻辑′1′时，剩余位变为逻辑′0′。此处，第二预定时间为通过页缓冲电路PB1完全存储传感数据位SQ2b～SQ4b的时间。传送控制电路121能够根据时钟信号CLK的周期数目识别出第一至第三预定时间中的每个。
响应于第一位T11，通行电路PA1在第二预定时间内将锁存电路LA1连接至内部输入/输出线IIO1。锁存电路LA1依次锁存传感数据位SQ4b、SQ3b及SQ2b并输出所锁存的数据位SQ4、SQ3及SQ2。所锁存的数据位SQ4、SQ3及SQ2依次通过通行电路PA1传送至内部输入/输出线IIO1。由于位T14的逻辑值为′1′，在锁存电路LA1将所锁存的数据位SQ4输出至内部输入/输出线IIO1时，通行电路PA4响应于位T14在第三预定时间内将锁存电路LA4连接至内部输入/输出线IIO1。锁存电路LA4锁存经内部输入/输出线IIO1接收的所锁存的数据位SQ4。之后，通行电路PA3及PA2以及锁存电路LA3及LA2类似于通行电路PA4及锁存电路LA4进行操作。结果，锁存电路LA3锁存该锁存的数据位SQ3且锁存电路LA2锁存该锁存的数据位SQ2。此外，在锁存电路LA1锁存最后的传感数据位SQ1b时，传送控制电路121将位T11～T14的逻辑值全部保持为逻辑′0′。结果，通行电路PA1～PA4将锁存电路LA1～LA4与内部输入/输出线IIO1隔离。
其后，传送控制电路121启用该使能控制信号EN1，并在第三预定时间内依次将位T11～T14的逻辑值改为′1′。结果，锁存电路LA1～LA4逐个依次通过通行电路PA1～PA4连接至内部输入/输出线IIO1。因此，锁存电路LA1～LA4逐个依次将所锁存的数据位SQ1～SQ4输出至内部输入/输出线IIO1。同时，在启动使能控制信号EN1时，响应于使能控制信号EN1而启用输入/输出控制电路CU1。响应于列地址信号CADD1的位A0及A1以及位T11～T14，输入/输出控制电路CU1输出输入/输出控制信号YGS1。在此期间，每当位T11～T14中的一个变为逻辑′1′时，输入/输出控制电路CU1启用输入/输出控制信号YGS1。结果，在所锁存的数据位SQ1～SQ4逐个依次传送至内部输入/输出线IIO1时，Y门电路YG1响应于输入/输出控制信号YGS1将内部输入/输出线IIO1连接至数据输入/输出线DIO。因此，所锁存的数据位SQ1～SQ4传送至数据输入/输出线DIO。
接着，快闪存储器装置100的程序操作如下。参照图3，在程序操作中，停用读取控制信号RCTL及锁存控制信号LCH。由此，响应于读取控制信号RCTL而关闭开关FW1～FW4，同时将第一传感节点FS1～FS4与第二传感节点SS0隔离。并且，响应于锁存控制信号LCH停用传感电路140。
此外，传送控制电路121激活使能控制信号EN1，并在第三预定时间内将位T11～T14的逻辑值依次变为′1′。结果，通行电路PA1～PA4逐个依次将锁存电路LA1～LA4连接至内部输入/输出线IIO1。
同时，在激活使能控制信号EN1时，启用输入/输出控制电路CU1。输入/输出控制电路CU1响应于位A0及A1以及位T11～T14而输出输入/输出控制信号YGS1。与此同时，每当位T11～T14中的一个变成逻辑′1′时，输入/输出控制电路CU1启用输入/输出控制信号YGS1。响应于输入/输出控制信号YGS1，Y门电路YG1将内部输入/输出线IIO1连接至数据输入/输出线DIO。结果，依次输入数据输入/输出线DIO的程序数据位PQ1～PQ4经Y门电路YG1依次传送至内部输入/输出线IIO1。
在锁存电路LA1～LA4依次通过通行电路PA1～PA4连接至内部输入/输出线IIO1时，锁存电路LA1～LA4各锁存经内部输入/输出线IIO1接收的程序数据位PQ1～PQ4。换言之，锁存电路LA1锁存程序数据位PQ1且锁存电路LA2锁存程序数据位PQ2。锁存电路LA3锁存程序数据位PQ3且锁存电路LA4锁存程序数据位PQ4。
之后，传送控制电路121将使能控制信号EN1保持于非活动状态，且将位T11～T14的逻辑值全部保持为′0′。结果，输入/输出控制电路CU1停用输入/输出控制信号YGS1，且Y门电路YG1响应于输入/输出控制信号YGS1将内部输入/输出线IIO1与数据输入/输出线DIO隔离。通行电路PA1～PA4响应于位T11～T14中的每个将每个锁存电路LA1～LA4与内部输入/输出线IIO1隔离。
之后，若启用程控信号PCTL，则响应于程控信号PCTL同时开启第二开关SW1～SW4，将锁存电路LA1～LA4各连接至第一传感节点FS1～FS4。结果，锁存于锁存电路LA1～LA4中的程序数据位PQ1～PQ4被传送至第一传感节点FS1～FS4。
在此期间，同时启用位线选择信号BSLe11～BSLe14或者同时启用位线选择信号BSLo11～BSLo14。例如，在同时启用位线选择信号BSLe11～BSLe14时，程序数据位PQ1～PQ4各传送至位线BLe11～BLe14。结果，在连接至位线BLe11～BLe14的存储器单元内对程序数据位PQ1～PQ4进行编程。
虽然已经结合在附图中说明的本发明的实施例对本发明进行了描述，但不限于此。本领域技术人员将会了解在不偏离本发明的范围及精神的条件下，可对本发明作出各种替代、修改及改变。
如上所述，通过本发明，由于各连接至多个位线对的存储器单元能够通过单个的页缓冲电路及单独的Y门电路存取，因而减少Y门电路的数目并由此缩小快闪存储器装置的尺寸是可能的。
权利要求
1.一种快闪存储器装置，其包括存储器单元阵列，其包括连接至多个位线的存储器单元；页缓冲电路，其对应地连接至多个位线中的预定数目的位线对，在读取操作期间响应于传送控制信号中的一个及锁存控制信号依次存储对应于读取数据位的传感数据位，其中读取数据位经预定数目的位线对中的至少一部分被接收，且响应于传送控制信号中的一个，页缓冲电路依次将所存储的数据位输出至内部输入/输出线中的一个；Y门电路，其经内部输入/输出线对应地连接至页缓冲器，每个Y门电路都响应于输入/输出控制信号中的一个而将内部输入/输出线中的一个与数据输入/输出线连接或断开；以及Y译码器，其响应于列地址信号、读取指令或程序指令而产生传送控制信号及输入/输出控制信号。
2.如权利要求1的快闪存储器装置，其中页缓冲电路中的每个都至少耦合至两个位线对。
3.如权利要求1的快闪存储器装置，其中页缓冲电路中的每个都在程序操作期间响应于传送控制信号中的一个而依次存储依次经内部输入/输出线中的一个接收的程序数据位，且响应于程控信号同时将存储的数据位输出至预定数目的位线对的至少一部分。
4.如权利要求3的快闪存储器装置，其中传送控制信号中的每个都包括预定数目的位。
5.如权利要求4的快闪存储器装置，其中该Y译码器参照传送控制信号的位而产生输入/输出控制信号。
6.如权利要求4的快闪存储器装置，其中该Y译码器包括传送控制电路，其响应于读取指令及程序指令而输出传送控制信号及使能控制信号；以及输入/输出控制电路，其被配置来响应于使能控制信号而被启用或停用，每个都响应于传送控制信号中的一个及列地址信号中的一个而输出输入/输出控制信号中的一个。
7.如权利要求6的快闪存储器装置，其中页缓冲电路中的每个都包括位线选择电路，其每个都被提供于第一传感节点与预定数目的位线对之间，位线选择电路被配置来响应于位线选择信号将位线对连接至第一传感节点；预充电电路，其响应于预充电控制信号而将第二传感节点预充电至预定电压电平；第一开关，其提供于第一传感节点与该第二节点之间，响应于读取控制信号而同时将第一传感节点耦合至第二传感节点；传感电路，其被配置来在该读取操作期间响应于该锁存控制信号而被启用，且传感第二传感节点的通过读取数据位连续改变的电压，且产生传感数据位；该预定数目的锁存电路，其被配置来锁存传感数据位或程序数据位；通行电路，其共享内部输入/输出线中的对应的内部输入/输出线，每个通行电路都耦合至预定数目的锁存电路并响应于传送控制信号的位而对应地将锁存电路与该内部输入/输出线连接或断开；以及第二开关，其提供于锁存电路与第一传感节点之间且被配置来响应于该程控信号而同时将锁存电路与第一传感节点连接或断开。
8.如权利要求7的快闪存储器装置，其中该传送控制电路在第一预定时间内将使能控制信号保持在非活动状态，在第二预定时间内将该传送控制信号的第一位保持于第一逻辑值，在第三预定时间内将该传送控制信号的其余位变为该第一逻辑值，且在页缓冲电路各存储传感数据位中的最后位时，将该传送控制信号的位全部保持于第二逻辑值；以及其中页缓冲电路各在该第一预定时间内依次存储传感数据位。
9.如权利要求8的快闪存储器装置，其中该传送控制电路在页缓冲电路存储了所述最后传感数据位后，在第四预定时间内逐个依次激活使能控制信号，且每当激活使能控制信号中的一个时在该第三预定时间内逐个依次改变传送控制信号的位；以及其中页缓冲电路中的一个在该第四预定时间内依次将传感数据位输出至内部输入/输出线中的一个。
10.如权利要求9的快闪存储器装置，其中通行电路的第一通行电路在该第一位变为该第一逻辑值时，将锁存电路的第一锁存电路耦合至内部输入/输出线中的一对应内部输入/输出线；其中该第一锁存电路在通过该第一通行电路耦合至该对应的内部输入/输出线的同时依次锁存从该传感电路接收的传感数据位，然后将经锁存的数据位输出至该对应的内部输入/输出线，且在通过该第一通行电路与该对应的内部输入/输出线隔离的同时锁存该最后的传感数据位；其中通行的锁存电路而非该第一通行电路在该对应的其余位变为该第一逻辑值时各将锁存电路中的一个耦合至内部输入/输出线中的对应一个；以及其中其余的锁存电路而非该第一锁存电路经该内部输入/输出线各锁存从该第一锁存电路接收的所锁存的传感数据位。
11.如权利要求10的快闪存储器装置，其中通行电路在传送控制信号的对应的位逐个依次变为该第一逻辑值时逐个依次将锁存电路耦合至该对应的内部输入/输出线；以及其中锁存电路在耦合至该内部输入/输出线的同时将所锁存的数据位输出至该内部输入/输出线。
12.如权利要求9的快闪存储器装置，其中输入/输出控制电路中的每个在激活每个使能控制信号时被启用，且其每个在传送控制信号的位中的一个为该第一逻辑值时都启用使能控制信号；以及其中在启用输入/输出控制信号中的一个时Y门电路中的一个将内部输入/输出线中的一个耦合至该数据输入/输出线。
13.如权利要求7的快闪存储器装置，其中该传送控制电路响应于该程序指令在第一预定时间内逐个依次激活使能控制信号，且每当激活使能控制信号中的一个时在一短于第一预定时间的第二预定时间内逐个依次将传送控制信号的位中的一个变为第一逻辑值；以及其中页缓冲电路中的一个在该第一预定时间内依次存储程序数据位。
14.如权利要求13的快闪存储器装置，其中该传送控制电路在页缓冲电路存储所有的程序数据位后将传送控制信号的位全部保持于第二逻辑值，且将使能控制信号全部保持在非活动状态。
15.如权利要求14的快闪存储器装置，其中在传送控制信号的对应位逐个依次改变为该第一逻辑值时通行电路将锁存电路耦合至该内部输入/输出线；以及其中锁存电路在耦合至该内部输入/输出线的同时各锁存程序数据位。
16.如权利要求14的快闪存储器装置，其中在激活每个使能控制信号时启用输入/输出控制电路中的每个，且在传送控制信号中的位中的每个都为该第一逻辑值时每个输入/输出控制电路都启用输入/输出控制信号；以及其中Y门电路中的每个在对应的输入/输出控制信号为使能信号时都将内部输入/输出线中的一个耦合至该数据输入/输出线。
17.如权利要求1的快闪存储器装置，其中输入/输出控制电路中的每个都包括第一逻辑电路，其响应于列地址信号中的一个而输出逻辑信号；以及第二逻辑电路，其响应于传送控制信号中的一位、使能控制信号中的一个及逻辑信号而输出输入/输出控制信号中的一个。
18.一种用于控制快闪存储器装置的读取操作的方法，该方法包括响应于读取指令依次将对应于读取数据位的传感数据位存储入对应地耦合至预定数目的位线的页缓冲电路，其中读取数据位经预定数目的位线对中的一部分被接收；在将传感数据位各存储于页缓冲电路中的同时，将内部输入/输出线通过Y门电路与数据输入/输出线隔离，其中每个Y门电路都经内部输入/输出线耦合至页缓冲电路；在将传感数据位各存储入页缓冲电路后，通过Y门电路逐个依次将内部输入/输出线耦合至该数据输入/输出线；以及每当内部输入/输出线各耦合至该数据输入/输出线时，依次将存储于页缓冲电路中的一个的传感数据位输出至耦合至该数据输入/输出线的该内部输入/输出线。
19.如权利要求18的方法，其进一步包括响应于该读取指令而产生传送控制信号及输入/输出控制信号，其中页缓冲电路受控于传送控制信号且Y门电路各受控于输入/输出控制信号；以及其中在该产生步骤中，输入/输出控制信号各参照传送控制信号中的每个的位的值而产生。
20.一种用于控制快闪存储器装置的程序操作的方法，该方法包括响应于程序指令在预定时间内通过经内部输入/输出线耦合至页缓冲电路的Y门电路逐个依次将内部输入/输出线耦合至数据输入/输出线，页缓冲电路各耦合至预定数目的位线对；每当内部输入/输出线中的一个连接至该数据输入/输出线时，依次将程序数据位存储入页缓冲电路中的一个；在将传感数据位存储于页缓冲电路中的同时，通过Y门电路将内部输入/输出线与数据输入/输出线隔离；及在隔离后同时将程序数据位输出至预定数目的位线对，其中程序数据位各存储于页缓冲电路中。
21.如权利要求20的方法，其进一步包括响应于该程序指令而产生传送控制信号及输入/输出控制信号，其中页缓冲电路由传送控制信号控制，且Y门电路各由输入/输出控制信号控制；以及其中在该产生步骤中，输入/输出控制信号各参照传送控制信号中的每个的位的值而产生。
全文摘要
本发明提供了一种具有减小的尺寸的闪存装置及其存取方法。在该闪存装置中，由于每个内存单元都耦合至多个位线对且被配置来由单个的页缓冲电路及单个的Y门电路存取，因而减少Y门电路的数目并由此缩小闪存装置的尺寸是可能的。
文档编号G11C16/26GK1838322SQ20051009162
公开日2006年9月27日 申请日期2005年8月11日 优先权日2005年3月22日
发明者李锡奎 申请人:海力士半导体有限公司