显示装置的制作方法

专利名称：显示装置的制作方法
技术领域：
本发明涉及一种显示装置，尤其是关于具有移位缓存器电路的显示装置。
背景技术：
以往，电阻负载型的反相器电路已为人所知。该反相器电路被揭示在例如岸野正刚着“半导体元件的基础”，日本Ohm公司出版，1985年4月25日，pp.184-187。此外，以往，关于包含上述电阻负载型的反相器电路的移位缓存器电路也已为人所知。移位缓存器电路被用于例如将液晶显示装置及有机电激发光显示装置的栅极线与漏极线加以驱动的电路。
图18是显示包含传统的电阻负载型反相器电路的移位缓存器电路的电路图。参照图18，传统的移位缓存器电路1000a由第1电路部1001a及第2电路部1002a所构成。此外，第2段的移位缓存器电路1000b由第1电路部1001b及第2电路部1002b所构成。
构成第1段的移位缓存器电路1000a的第1电路部1001a，包含n沟道晶体管NT201及NT202、电容C201及电阻R201。以下，在传统技术的说明中，n沟道晶体管NT201及NT202被分别称为晶体管NT201及NT202。晶体管NT201的源极连接于节点ND201，且对于漏极被输入有开始信号ST。对于该晶体管NT201的栅极，供应有频率信号CLK1。此外，晶体管NT202的源极连接于负侧电位VSS，同时漏极连接于节点ND202。此外，电容C201的一方的电极连接于节点ND201，且另一方的电极连接于负侧电位VSS。此外，电阻R201的一方端子连接于正侧电位VDD，且另一方端子连接于节点ND202。此外，通过晶体管NT202及电阻R201来构成反相器电路。
此外，构成第1段的移位缓存器电路1000a的第2电路部1002a，包含n沟道晶体管NT203及电阻R202。以下，在现有技术的说明中，n沟道晶体管NT203被称为晶体管NT203。晶体管NT203的源极连接于负侧电位VSS，且漏极连接于节点ND203。此外，电阻R202的一方端子连接于正侧电位VDD，且另一方端子连接于节点ND203。此外，通过晶体管NT203及电阻R202来构成反相器电路。
此外，第2段以后的移位缓存器电路，也具备与上述第1段的移位缓存器电路1000a相同的电路构成。后段的移位缓存器电路的第1电路部，被构成为连接于前段的移位缓存器电路的输出节点。此外，对于配置在奇数段的第1电路部的晶体管NT201的栅极，供应有上述的频率信号CLK1，并且，对于配置在偶数段的第1电路部的晶体管NT201的栅极，供应有频率信号CLK2。
图19是用来说明图18所示的传统移位缓存器电路的动作的波形图。接下来参照图18及图19，来说明传统的移位缓存器电路的动作。
首先，开始信号ST成为H电位。之后，频率信号CLK1成为H电位。此时，在第1段的移位缓存器电路1000a中，晶体管NT201成为导通状态，且节点ND201的电位上升至H电位，因此晶体管NT202成为导通状态。借此，由于节点ND202的电位下降至L电位而使晶体管NT203成为关断状态，因此，节点ND203的电位上升至H电位，H电位的输出信号SR1从第1段的移位缓存器电路1000a输出。在频率信号CLK1成为H电位的期间，H电位的电位被蓄积在电容C201。
接着，频率信号CLK1成为L电位。此时，第1段的移位缓存器电路1000a的晶体管NT201成为关断状态。之后，开始信号ST成为L电位。在此，在第1段的移位缓存器电路1000a中，即使晶体管NT201成为关断状态，也由于节点ND201的电位储存在电容C201的H电位的电位而保持在H电位，因此晶体管NT202保持在导通状态。因此，由于节点ND202的电位不会上升至H电位，因此晶体管NT203保持在关断状态。借此，H电位的输出信号SR1从第1段的移位缓存器电路1000a被持续输出。
接着，频率信号CLK2成为H电位。借此，第1段的移位缓存器电路1000a的H电位的输出信号SR1被输入至第2段的移位缓存器电路1000b，因此进行与上述第1段的移位缓存器电路1000a相同的动作。借此，H电位的输出信号SR2从第2段的移位缓存器电路1000b被输出。
之后，频率信号CLK1再度成为H电位。此时，在第1段的移位缓存器电路1000a中，晶体管NT201成为导通状态，且节点ND201的电位下降至L电位。因此，晶体管NT202成为关断状态，且节点ND202的电位上升至H电位，而使晶体管NT203成为导通状态。借此，由于节点ND203的电位从H电位下降至L电位，因此L电位的输出信号SR1从第1段的移位缓存器电路1000a输出。通过上述的动作，从各段的移位缓存器电路中，依序输出时序经由移位后的H电位的输出信号(SR1、SR2、SR3、…)。
然而，在图18所示的传统的移位缓存器电路中，在第1段的移位缓存器电路1000a中，当输出H电位的输出信号SR1时，由于晶体管NT202保持在导通状态，因而产生贯通电流经由电阻R201及晶体管NT202而在VDD及VSS之间流通的问题。此外，当输出L电位的输出信号SR1时，由于晶体管NT203保持在导通状态，因而产生贯通电流经由电阻R202及晶体管NT203而在VDD及VSS之间流通的问题。如此，产生贯通电流经常在于VDD及VSS之间流通的问题。此外，由于第2段之后的移位缓存器电路也具备与上述第1段的移位缓存器电路1000a相同的构成，因此也产生贯通电流在VDD及VSS之间流通的问题。因此，当把上述的传统的移位缓存器电路用在用以驱动液晶显示装置及有机电激发光显示装置的栅极线与漏极线的电路时，将导致液晶显示装置及有机电激发光显示装置的电力消耗增加的问题点。
此外，在图18所示的传统的移位缓存器电路中，如图19所示，由于从各段的移位缓存器电路1000a及1000b输出的前一段的输出信号的H电位的期间，与下一段的输出信号的H电位的期间产生重叠，因此，在将如此的输出信号输出至显示装置的栅极线，而依序驱动各段的栅极线时，会导致重复驱动前一段的栅极线和下一段的栅极线的问题。为了解决此问题，也可考虑将H电位的期间不会产生重叠的每隔一段的移位缓存器电路的输出信号，输入至各段的栅极线。然而，在此情况下，为了依序驱动各段的栅极线，而会产生必须具备段数为栅极线数目2倍的移位缓存器电路的问题。因而导致难以简化包含移位缓存器电路的显示装置的电路构成的问题点。

发明内容
为了解决上述问题而提出本发明，本发明的目的之一在于提供一种具备可抑制电力消耗增加的移位缓存器电路的显示装置。
本发明的另一目的在于提供一种可简化电路构成的显示装置。
为了达成上述目的，本发明第1方面的显示装置具备移位缓存器电路，该移位缓存器电路包含移位缓存器电路部，具备第1电路部及第2电路部，第1电路部具有连接于第1电位侧的第1晶体管、以及连接于频率信号线并响应第1信号而导通的第2晶体管，第2电路部具有响应频率信号而导通的第3晶体管、连接于上述第1电位侧的第4晶体管、连接于上述第3晶体管的栅极与上述第1电位之间的第5晶体管、以及连接于上述第3晶体管的栅极与上述频率信号线之间，并响应第2信号而导通，借此将上述频率信号供应至上述第3晶体管的栅极的第6晶体管，而该第2信号可获得不与输入有上述第1信号的上述第2晶体管的导通状态的期间相重叠的导通状态的期间；扫描方向切换电路部，用来切换扫描方向；以及输入信号切换电路部，用来切换上述第1信号及第2信号，该第1信号及第2信号对应上述扫描方向，而各自供应至上述第2晶体管的栅极与上述第6晶体管的栅极。
如上所述，在此第1方面的显示装置中，设置有响应第1信号而导通的第2晶体管，以及响应第2信号而导通，借此将频率信号供应至第3晶体管的栅极的第6晶体管，该第2信号可获得不与输入有第1信号的第2晶体管的导通状态的期间相重叠的导通状态的期间，借此，例如构成为在响应第1信号而导通的第2晶体管为导通状态时，使第5晶体管成为导通状态，则不会造成第5晶体管与响应第2信号而导通的第6晶体管同时处于导通状态的情形，因此可抑制贯通电流经由第5晶体管与第6晶体管，而在第1电位与频率信号线之间流通。此时，若构成为在第5晶体管为导通时使第4晶体管成为导通状态，则不会造成通过响应第2信号而导通的第6晶体管来使频率信号供应至栅极的第3晶体管、与第4晶体管同时处于导通状态的情形，因此可抑制贯通电流经由第3晶体管与第4晶体管而流通。此外，若构成为在响应第1信号而导通的第2晶体管成为导通状态时，使第1晶体管成为关断状态，则不会造成第1晶体管与第2晶体管同时处于导通状态的情形，因此可抑制贯通电流经由第1晶体管与第2晶体管而在第1电位与频率信号线之间流通。如此，可抑制移位缓存器电路部的贯通电流的产生，因此可抑制包含移位缓存器电路的显示装置的电力消耗的增加。此外，被设置用来切换第1信号及第2信号的输入信号切换电路部，而该第1信号及第2信号对应扫描方向，而分别被供应至第2晶体管及第6晶体管，借此，即使在切换扫描方向的情况下，也可控制为使第2晶体管响应第1信号而导通，并且使第6晶体管响应第2信号而导通。借此，与上述相同，若构成为在第2晶体管为导通状态时，使第1晶体管成为关断状态，且在第2晶体管为导通状态时，使第4晶体管及第5晶体管成为导通状态，则即使在切换扫描方向的情况下，也与上述相同，可抑制移位缓存器电路部的贯通电流的产生。结果可抑制具有双向扫描功能的显示装置的电力消耗的增加。
本发明第2方面的显示装置具备移位缓存器电路，该移位缓存器电路包含由第1导电类型的晶体管所构成，并输出第1移位信号的第1移位缓存器电路部；由第1导电类型的晶体管所构成，并输出第2移位信号，并且配置在上述第1移位缓存器电路部的下一段的第2移位缓存器电路部；以及对上述第1移位信号及第2移位信号进行逻辑合成，而输出移位输出信号的逻辑合成电路部。
如上所述，在此第2方面的显示装置中，以包含输出第1移位信号的第1移位缓存器电路部、输出第2移位信号并且配置在第1移位缓存器电路部的下一段的第2移位缓存器电路部、对第1移位信号及第2移位信号进行逻辑合成，而输出移位输出信号的逻辑合成电路部的方式，来构成移位缓存器电路，借此，可采用第1移位缓存器电路部的第1移位信号，以及下一段的第2移位缓存器电路部的第2移位信号，而从移位缓存器电路的逻辑合成电路部，输出特定的移位输出信号，并且可采用第2移位缓存器电路部的第2移位信号，以及第2移位缓存器电路部的下一段的移位缓存器电路部的移位信号，而从移位缓存器电路的逻辑合成电路部，输出时序相对于上述特定的移位输出信号不会重叠的下一段的移位输出信号。借此，在用以将特定的移位输出信号加以输出的2段份的移位缓存器电路部，以及用以输出时序相对于特定的输出信号不会重叠的下一段的移位输出信号的2段份的移位缓存器电路部中，可共享1段份的移位缓存器电路部。因此，可减少构成移位缓存器电路的移位缓存器电路部的段数，因此，可简化包含移位缓存器电路的显示装置的电路构成。此外，以第1导电类型的晶体管来构成第1移位缓存器电路部及第2移位缓存器电路部，借此，相比于以第1导电类型及第2导电类型的2种晶体管来构成第1移位缓存器电路部及第2移位缓存器电路部的情形，在形成第1移位缓存器电路部及第2移位缓存器电路部时，可减少离子注入步骤的次数与离子注入掩膜的数目。借此，可抑制工艺的复杂化，并抑制制造成本的增加。


图1是显示本发明的第1实施例的液晶显示装置的平面图；图2是图1所示的第1实施例的液晶显示装置的V驱动器内部的电路图；图3是用来说明本发明的第1实施例的液晶显示装置的V驱动器的动作的电压波形图；图4是显示本发明的第2实施例的液晶显示装置的平面图；图5是图4所示的第2实施例的液晶显示装置的V驱动器内部的电路图；图6是用来说明本发明的第2实施例的液晶显示装置的V驱动器的动作的电压波形图；图7是本发明的第3实施例的液晶显示装置的V驱动器内部的电路图；图8是用来说明本发明的第3实施例的液晶显示装置的V驱动器的动作的电压波形图；图9是本发明的第4实施例的液晶显示装置的V驱动器内部的电路图；图10是用来说明本发明的第4实施例的液晶显示装置的V驱动器的动作的电压波形图；图11是本发明的第5实施例的液晶显示装置的V驱动器内部的电路图；图12是用来说明本发明的第5实施例的液晶显示装置的V驱动器的动作的电压波形图；图13是本发明的第6实施例的液晶显示装置的V驱动器内部的电路图；图14是用来说明本发明的第6实施例的液晶显示装置的V驱动器的动作的电压波形图；图15是本发明的第7实施例的液晶显示装置的水平开关及H驱动器的内部的电路图；图16是显示本发明第8实施例的有机电激发光显示装置的平面图；图17是显示本发明第9实施例的有机电激发光显示装置的平面图；图18是包含传统电阻负载型反相器电路的移位缓存器电路的电路图；图19是用来说明图18所示的传统移位缓存器电路的动作的波形图。
主要元件符号说明1、1b、1c基板2、6、6a显示部3水平开关(HSW) 4H驱动器5、5a V驱动器10驱动IC11信号产生电路 12电源电路20、60、60a像素 21、61、62 n沟道晶体管22像素电极 23对向电极24液晶 25辅助电容51、52、53、54、55、501、502、503、504、505、511、512、513、514、515、521、522、523、524、525、531、532、533、534、535、541、542、543、544、545、1001b、1002b移位缓存器电路部51a、52a、53a、54a、55a、501a、502a、503a、504a、
505a、511a、512a、513a、514a、515a、521a、522a、523a、524a、525a、531a、532a、533a、534a、535a、541a、542a、543a、544a、545a、1001a第1电路部51b、52b、53b、54b、55b、501b、502b、503b、504b、505b、511b、512b、513b、514b、515b、521b、522b、523b、524b、525b、531b、532b、533b、534b、535b、541b、542b、543b、544b、545b、1002b第2电路部60、600、610、620、630、640扫描方向切换电路部61a、62a p沟道晶体管 63、63a辅助电容64、64a阳极 65、65a阴极66、66a有机电激发光元件70、700、710、720、730、740输入信号切换电路部81、82、83、801、802、803、811、812、813、821、822、823、831、832、833、841、842、843逻辑合成电路部81a、82a、83a、801a、802a、803a、811a、812a、813a、821a、822a、823a、831a、832a、833a、841a、842a、843a电位固定电路部910、920、930电路部C1、C2、C11、C12、C21、C22、C31、C32、C41、C42、C81、C91、C101、C111 电容C81、C91、C101第1电容CKV频率信号 CKV1、CKV2频率信号线CSV扫描方向切换信号Dummy、Gate1、Gate2输出信号ENB、ENB1、ENB2使能信号NT1、NT11、NT21、NT31、NT41、PT1、PT11、PT21、PT31、PT41第1晶体管NT2、NT12、NT22、NT32、NT42、PT2、PT12、PT22、PT32、PT42第2晶体管NT3、NT13、NT23、NT33、NT43、PT3、PT13、PT23、PT33、PT43第1二极管
NT4、NT14、NT24、NT34、NT44、PT4、PT14、PT24、PT34、PT44第3晶体管NT5、NT15、NT25、NT35、NT45、PT5、PT15、PT25、PT35、PT45第4晶体管NT6、NT16、NT26、NT36、NT46、PT6、PT16、PT26、PT36、PT46第5晶体管NT7、NT17、NT27、NT37、NT47、PT7、PT17、PT27、PT37、PT47第6晶体管NT8、NT18、NT28、NT38、NT48、PT8、PT18、PT28、PT38、PT48第2二极管NT51至NT60、NT81至NT86、NT91至NT96、NT101至NT106 n沟道晶体管NT61、NT63、NT65、NT67、NT69、PT61、PT63、PT65、PT67、PT69第7晶体管NT71、NT73、NT75、NT77、NT79、PT71、PT73、PT75、PT77、PT79第8晶体管NT72、NT74、NT76、NT78、NT80、PT72、PT74、PT76、PT78、PT80第9晶体管NT62、NT64、NT66、NT68、NT70、PT62、PT64、PT66、PT68、PT70第10晶体管ND1、ND2、ND3、ND4、ND5、ND6节点SR1至SR5移位信号SR11至SR15移位输出信号STV开始信号 VBB负侧电位VDD正侧电位 Video视频信号XCSV反转扫描方向切换信号线XENB反转使能信号具体实施方式
以下参照附图来说明本发明的实施例。
(第1实施例)首先参照图1，在此第1实施例中，在基板1上设置显示部2。在此显示部2，以矩阵状配置有像素20。在图1中，为了简化附图，仅图示了1个像素20。各个像素20均由n沟道晶体管21(以下称为晶体管21)、像素电极22、与像素电极22对向配置的各个像素20共通的对向电极23、包夹于像素电极22及对向电极23之间的液晶24、以及辅助电容25所构成。晶体管21的源极连接于像素电极22及辅助电容25，漏极则连接于漏极线。此晶体管21的栅极连接于栅极线。
此外，以沿着显示部2的一边的方式，在基板1上设置用来驱动(扫描)显示部2的漏极线的水平开关(HSW)3及H驱动器4。此外，以沿着显示部2的另一边的方式，在基板1上设置用来驱动(扫描)显示部2的栅极线的V驱动器5。关于图1的水平开关3，虽仅显示2个开关，但实际上配置有对应像素数的数量的开关。此外，关于图1的H驱动器4及V驱动器5，虽分别仅显示了2个移位缓存器电路部，但实际上配置有对应像素数的数量的移位缓存器电路部。
此外，在基板1的外部设置有驱动IC10。此驱动IC10具备信号产生电路11及电源电路12。从驱动IC10往H驱动器4供应有视频信号Video、开始信号STV、扫描方向切换信号CSV、频率信号CKV、使能信号ENB、正侧电位VDD及负侧电位VBB。此外，从驱动IC10往V驱动器供应有开始信号STV、扫描方向切换信号CSV、频率信号CKV、使能信号ENB、正侧电位VDD及负侧电位VBB。
此外，参照图2，在第1实施例中，在V驱动器5的内部设置有多段的移位缓存器电路部51至55；扫描方向切换电路部60；输入信号切换电路部70；以及多段的逻辑合成电路部81至83。在图2中，为了简化图面，仅图示了5段份的移位缓存器电路部51至55，以及3段份的逻辑合成电路部81至83，但实际上配置有对应像素数的数量的移位缓存器电路部及逻辑合成电路部。
第1段的移位缓存器电路部51由第1电路部51a及第2电路部51b所构成。第1电路部51a包含n沟道晶体管NT1及NT2；形成二极管连接的n沟道晶体管NT3；以及电容C1。此外，第2电路部51b包含n沟道晶体管NT4、NT5、NT6及NT7；形成二极管连接的n沟道晶体管NT8；及电容C2。以下分别将n沟道晶体管NT1至NT8称为晶体管NT1至NT8。
此处，在第1实施例中，设置在第1段的移位缓存器电路部51的晶体管NT1至NT8均由n型MOS晶体管(场效型晶体管)所组成的TFT(Thin Film Transistor，薄膜晶体管)所构成。此外，在第1实施例中，晶体管NT1、NT2、NT6、NT7及NT8具备互相电性连接的2个栅极电极。
此外，在第1电路部51a中，晶体管NT1的源极连接于负侧电位VBB，同时漏极则连接于节点ND1。此外，电容C1的一方电极连接于负侧电位VBB，同时另一方电极则连接于节点ND1。
此处，在第1实施例中，晶体管NT2的源极经由晶体管NT3而连接于节点ND1，且漏极连接于频率信号线(CKV1)。
此外，在第2电路部51b中，晶体管NT4的源极连接于节点ND3，同时漏极则连接于正侧电位VDD。此晶体管NT4的栅极连接于节点ND2。此外，晶体管NT5的源极连接于负侧电位VBB，同时漏极则连接于节点ND3。此晶体管NT5的栅极连接于第1电路部51a的节点ND1。此外，晶体管NT6的源极连接于负侧电位VBB，同时漏极则连接于节点ND2。此晶体管NT6的栅极连接于第1电路部51a的节点ND1。，此处，在第1实施例中，晶体管NT6被设置为当晶体管NT5为导通状态时，使晶体管NT4成为关断状态。此外，在第1实施例中，晶体管NT7的源极经由晶体管NT8而连接于节点ND2，且漏极连接于频率信号线(CKV1)。此外，在第1实施例中，电容C2连接在晶体管NT4的栅极及源极之间。
此外，第2段之后的移位缓存器电路部52至55，具备与上述第1段的移位缓存器电路部51相同的电路构成。具体而言，第2段之后的移位缓存器电路部52至55分别由具有与第1段的移位缓存器电路部51的第1电路部51a相同的电路构成的第1电路部52a至55a、以及具有与第2电路部51b相同的电路构成的第2电路部52b至55b所构成。
第2段的移位缓存器电路部52包含对应于第1段的移位缓存器电路部51的晶体管NT1至NT8的n沟道晶体管NT11至NT18；以及对应于电容C1及C2的电容C11及C12。以下分别将n沟道晶体管NT11至NT18称为晶体管NT11至NT18。
此外，第3段的移位缓存器电路部53包含对应于第1段的移位缓存器电路部51的晶体管NT1至NT8的n沟道晶体管NT21至NT28；以及对应于电容C1及C2的电容C21及C22。以下分别将n沟道晶体管NT21至NT28称为晶体管NT21至NT28。
此外，第4段的移位缓存器电路部54包含对应于第1段的移位缓存器电路部51的晶体管NT1至NT8的n沟道晶体管NT31至NT38；以及对应于电容C1及C2的电容C31及C32。以下分别将n沟道晶体管NT31至NT38称为晶体管NT31至NT38。
此外，第5段的移位缓存器电路部55包含对应于第1段的移位缓存器电路部51的晶体管NT1至NT8的n沟道晶体管NT41至NT48；以及对应于电容C1及C2的电容C41及C42。以下分别将n沟道晶体管NT41至NT48称为晶体管NT41至NT48。
之后，第2段的移位缓存器电路部52的晶体管NT12及NT17，以及第4段的移位缓存器电路部54的晶体管NT32及NT37，连接于频率信号线(CKV2)。此外，第3段的移位缓存器电路部53的晶体管NT22及NT27，以及第5段的移位缓存器电路部55的晶体管NT42及NT47，连接于频率信号线(CKV1)。即，在移位缓存器电路部51至55，每隔一段而交互连接有频率信号线(CKV1)及频率信号线(CKV2)。
此外，扫描方向切换电路部60包含n沟道晶体管NT51至NT60。以下分别将n沟道晶体管NT51至NT60称为晶体管NT51至NT60。
在此，在第1实施例中，构成扫描方向切换电路部60的晶体管NT51至NT60，均由n型MOS晶体管所组成的TFT所构成。
此外，晶体管NT51至NT55依此顺序互相连接源极/漏极的一方与源极/漏极的另一方。此外，在晶体管NT51、NT53、NT55的栅极，连接有扫描方向切换信号线(CSV)，同时在晶体管NT52及NT54的栅极，连接有反转扫描方向切换信号线(XCSV)。即，在晶体管NT51至NT55的栅极，每隔一个而交互连接有扫描方向切换信号线(CSV)及反转扫描方向切换信号线(XCSV)。
此外，晶体管NT56至NT60依此顺序互相连接源极/漏极的一方与源极/漏极的另一方。在晶体管NT56、NT58、NT60的栅极，连接有反转扫描方向切换信号线(XCSV)，同时在晶体管NT57及NT59的栅极，连接有扫描方向切换信号线(CSV)。即，在晶体管NT56至NT60的栅极，每隔一个而交互连接有反转扫描方向切换信号线(XCSV)及扫描方向切换信号线(CSV)。
在扫描方向为顺向时，控制使得扫描方向切换信号线CSV成为H电位(VDD)，且反转扫描方向切换信号线XCSV成为L电位(VBB)。因此，在扫描方向为顺向时，控制使得晶体管NT51、NT53、NT55、NT57、NT59成为导通状态，且晶体管NT52、NT54、NT56、NT58、NT60成为关断状态。此外，在扫描方向为逆向时，控制使得扫描方向切换信号线CSV成为L电位(VBB)，且反转扫描方向切换信号线XCSV成为H电位(VDD)。因此，在扫描方向为逆向时，控制使得晶体管NT51、NT53、NT55、NT57、NT59成为关断状态，且晶体管NT52、NT54、NT56、NT58、NT60成为导通状态。
此外，第1段的移位缓存器电路部51的晶体管NT1的栅极，连接于扫描方向切换电路部60的晶体管NT51的源极/漏极的另一方(晶体管NT52的源极/漏极的一方)，且第1段的移位缓存器电路部51的节点ND3，连接于扫描方向切换电路部60的晶体管NT56的源极/漏极的另一方(晶体管NT57的源极/漏极的一方)。
此外，第2段的移位缓存器电路部52的晶体管NT11的栅极，连接于扫描方向切换电路部60的晶体管NT57的源极/漏极的另一方(晶体管NT58的源极/漏极的一方)，且第2段的移位缓存器电路部52的节点ND3，连接于扫描方向切换电路部60的晶体管NT52的源极/漏极的另一方(晶体管NT53的源极/漏极的一方)。
此外，第3段的移位缓存器电路部53的晶体管NT21的栅极，连接于扫描方向切换电路部60的晶体管NT53的源极/漏极的另一方(晶体管NT54的源极/漏极的一方)，且第3段的移位缓存器电路部53的节点ND3，连接于扫描方向切换电路部60的晶体管NT58的源极/漏极的另一方(晶体管NT59的源极/漏极的一方)。
此外，第4段的移位缓存器电路部54的晶体管NT31的栅极，连接于扫描方向切换电路部60的晶体管NT59的源极/漏极的另一方(晶体管NT60的源极/漏极的一方)，且第4段的移位缓存器电路部54的节点ND3，连接于扫描方向切换电路部60的晶体管NT54的源极/漏极的另一方(晶体管NT55的源极/漏极的一方)。
此外，第5段的移位缓存器电路部55的晶体管NT41的栅极，连接于扫描方向切换电路部60的晶体管NT55的源极/漏极的另一方，且第5段的移位缓存器电路部55的节点ND3，连接于扫描方向切换电路部60的晶体管NT60的源极/漏极的另一方。
通过以上述方式将各段的移位缓存器电路部51至55与扫描方向切换电路部60加以连接，而可控制为，对应扫描方向将对扫描方向为前一段的移位输出信号(SR11至SR15)，输入至预定段的移位缓存器电路部的第1电路部。然而，在初段的移位缓存器电路部51的第1电路部51a，输入有开始信号STV。
此外，输入信号切换电路部70包含n沟道晶体管NT61至NT80。以下分别将n沟道晶体管NT61至NT80称为晶体管NT61至NT80。
在此，在第1实施例中，构成输入信号切换电路部70的晶体管NT61至NT80，均由n型MOS晶体管所组成的TFT所构成。
此外，在第1实施例中，栅极连接于扫描方向切换信号线(CSV)的n沟道晶体管，与栅极连接于反转扫描方向切换信号线(XCSV)的n沟道晶体管，在每一段各设置2个。具体而言，在第1段设置有栅极连接于扫描方向切换信号线(CSV)的晶体管NT61及NT62；以及栅极连接于反转扫描方向切换信号线(XCSV)的晶体管NT71及NT72。晶体管NT61及NT71的源极/漏极的一方，连接于第1段的移位缓存器电路部51的晶体管NT2的栅极。晶体管NT61的源极/漏极的另一方，连接于第2段的移位缓存器电路部52的节点ND2，且晶体管NT71的源极/漏极的另一方，连接于正侧电位VDD。此外，晶体管NT62及NT72的源极/漏极的一方，连接于第1段的移位缓存器电路部51的晶体管NT7的栅极。晶体管NT62的源极/漏极的另一方，连接于供应有开始信号(STV)的扫描方向切换电路部60的晶体管NT51的源极/漏极的另一方(晶体管NT52的源极/漏极的一方)及晶体管NT1的栅极，晶体管NT72的源极/漏极的另一方，连接于第2段的移位缓存器电路部52的节点ND2。
此外，在第2段上设置有栅极连接于扫描方向切换信号线(CSV)的晶体管NT63及NT64，以及栅极连接于反转扫描方向切换信号线(XCSV)的晶体管NT73及NT74。晶体管NT63及NT73的源极/漏极的一方，连接于第2段的移位缓存器电路部52的晶体管NT12的栅极。晶体管NT63的源极/漏极的另一方，连接于第3段的移位缓存器电路部53的节点ND2，且晶体管NT73的源极/漏极的另一方，连接于第1段的移位缓存器电路部51的节点ND2。此外，晶体管NT64及NT74的源极/漏极的一方，连接于第2段的移位缓存器电路部52的晶体管NT17的栅极。晶体管NT64的源极/漏极的另一方，连接于第1段的移位缓存器电路部51的节点ND2，晶体管NT74的源极/漏极的另一方，连接于第3段的移位缓存器电路部53的节点ND2。
此外，在第3段设置有栅极连接于扫描方向切换信号线(CSV)的晶体管NT65及NT66，以及栅极连接于反转扫描方向切换信号线(XCSV)的晶体管NT75及NT76。晶体管NT65及NT75的源极/漏极的一方，连接于第3段的移位缓存器电路部53的晶体管NT22的栅极。晶体管NT65的源极/漏极的另一方，连接于第4段的移位缓存器电路部54的节点ND2，且晶体管NT75的源极/漏极的另一方，连接于第2段的移位缓存器电路部52的节点ND2。此外，晶体管NT66及NT76的源极/漏极的一方，连接于第3段的移位缓存器电路部53的晶体管NT27的栅极。晶体管NT66的源极/漏极的另一方，连接于第2段的移位缓存器电路部52的节点ND2，晶体管NT76的源极/漏极的另一方，连接于第4段的移位缓存器电路部54的节点ND2。
此外，在第4段设置有栅极连接于扫描方向切换信号线(CSV)的晶体管NT67及NT68，以及栅极连接于反转扫描方向切换信号线(XCSV)的晶体管NT77及NT78。晶体管NT67及NT77的源极/漏极的一方，连接于第4段的移位缓存器电路部54的晶体管NT32的栅极。晶体管NT67的源极/漏极的另一方，连接于第5段的移位缓存器电路部55的节点ND2，且晶体管NT77的源极/漏极的另一方，连接于第3段的移位缓存器电路部53的节点ND2。此外，晶体管NT68及NT78的源极/漏极的一方，连接于第4段的移位缓存器电路部54的晶体管NT37的栅极。晶体管NT68的源极/漏极的另一方，连接于第3段的移位缓存器电路部53的节点ND2，晶体管NT78的源极/漏极的另一方，连接于第5段的移位缓存器电路部55的节点ND2。
此外，在第5段设置有栅极连接于扫描方向切换信号线(CSV)的晶体管NT69及NT70，以及栅极连接于反转扫描方向切换信号线(XCSV)的晶体管NT79及NT80。晶体管NT69及NT79的源极/漏极的一方，连接于第5段的移位缓存器电路部55的晶体管NT42的栅极。晶体管NT69的源极/漏极的另一方连接于图中未显示的第6段的移位缓存器电路部的节点ND2，且晶体管NT79的源极/漏极的另一方连接于第4段的移位缓存器电路部54的节点ND2。此外，晶体管NT70及NT80的源极/漏极的一方，连接于第5段的移位缓存器电路部55的晶体管NT47的栅极。晶体管NT70的源极/漏极的另一方，连接于第4段的移位缓存器电路部54的节点ND2，晶体管NT80的源极/漏极的另一方，连接于图中未显示的第6段的移位缓存器电路部的节点ND2。
通过上述方式将构成输入信号切换电路部70的晶体管NT61至NT80予以构成，可控制使得，在扫描方向为顺向时，使晶体管NT61至NT70成为导通状态，且晶体管NT71至NT80成为关断状态。此外，通过以上述方式连接各段的移位缓存器电路部51至55与输入信号切换电路部70，可控制使得，对应扫描方向将相对于扫描方向为下一段的移位输出信号(SR1至SR5)，输入至预定段的移位缓存器电路部的第1电路部，并且将相对于扫描方向为前一段的移位输出信号(SR1至SR5)，输入至预定段的移位缓存器电路部的第2电路部。然而，在初段的移位缓存器电路部51的第1电路部51a，输入有开始信号STV。
此外，逻辑合成电路部81至83分别连接于虚设栅极线(Dummy)，以及第1段的栅极线(Gate1)和第2段的栅极线(Gate2)。此逻辑合成电路部81至83被构成为，分别对所对应的预定段的移位缓存器电路部所输出的移位信号，以及该预定段的下一段的移位缓存器电路部所输出的移位信号予以逻辑合成，并将移位信号输出至各段的栅极线。
连接于虚设栅极线(Dummy)的逻辑合成电路部81包含n沟道晶体管NT81至NT84、形成二极管连接的n沟道晶体管NT85及NT86、以及电容C81。以下分别将n沟道晶体管NT81至NT86称为晶体管NT81至NT86。此外，通过晶体管NT83至NT86以及电容C81，来构成电位固定电路部81a。电位固定电路部81a用于在L电位的移位输出信号从逻辑合成电路部81输出至虚设栅极线(Dummy)时，固定该移位输出信号的L电位的电位而设置。
在此，在第1实施例中，构成逻辑合成电路部81的晶体管NT81至NT86，均由n型MOS晶体管所组成的TFT所构成。
此外，晶体管NT81的漏极连接于使能信号(ENB)，且源极连接于晶体管NT82的漏极。晶体管NT82的源极连接于节点ND4(虚设栅极线)。晶体管NT81的栅极连接于，输出有第2段的移位缓存器电路部52的移位信号SR2的节点ND2，且晶体管NT82的栅极连接于，输出有第3段的移位缓存器电路部53的移位信号SR3的节点ND2。
此外，晶体管NT83的源极连接于负侧电位VBB，并且漏极连接于节点ND4(虚设栅极线)。此晶体管NT83的栅极连接于节点ND5。此外，晶体管NT84的源极连接于负侧电位VBB，并且漏极连接于节点ND5。此晶体管NT84的栅极连接于节点ND4(虚设栅极线)。此外，电容C81的一方电极连接于负侧电位VBB，另一方电极则连接于节点ND5。此外，节点ND5经由晶体管NT85，而连接于输出有第1段的移位缓存器电路部51的移位信号SR11的节点ND3，并经由晶体管NT86，而连接于输出有第4段的移位缓存器电路部54的移位信号SR14的节点ND3。
此外，连接于第1段的栅极线(Gate1)的逻辑合成电路部82，具有与连接于虚设栅极线(Dummy)的逻辑合成电路部81相同的电路构成。具体而言，连接于第1段的栅极线(Gate1)的逻辑合成电路部82具备对应于连接于虚设栅极线(Dummy)的逻辑合成电路部81的晶体管NT81至NT86的n沟道晶体管NT91至NT96，以及对应于电容C81的电容C91。以下分别将n沟道晶体管NT91至NT96称为晶体管NT91至NT96。此外，对应于连接于虚设栅极线(Dummy)的逻辑合成电路部81的电位固定电路部81a的电位固定电路部82a，由晶体管NT93至NT96以及电容C91所构成。
在连接于第1段的栅极线(Gate1)的逻辑合成电路部82中，晶体管NT91的栅极连接于输出有第3段的移位缓存器电路部53的移位信号SR3的节点ND2，且晶体管NT92的栅极连接于输出有第4段的移位缓存器电路部54的移位信号SR4的节点ND2。此外，节点ND5经由晶体管NT95，而连接于输出有第2段的移位缓存器电路部52的移位信号SR12的节点ND3，并经由晶体管NT96，而连接于输出有第5段的移位缓存器电路部55的移位信号SR15的节点ND3。
此外，连接于第2段的栅极线(Gate2)的逻辑合成电路部83，具有与连接于虚设栅极线(Dummy)的逻辑合成电路部81相同的电路构成。具体而言，连接于第2段的栅极线(Gate2)的逻辑合成电路部83具备对应于连接于虚设栅极线(Dummy)的逻辑合成电路部81的晶体管NT81至NT86的n沟道晶体管NT101至NT106，以及对应于电容C81的电容C101。以下分别将n沟道晶体管NT101至NT106称为晶体管NT101至NT106。此外，对应于连接于虚设栅极线(Dummy)的逻辑合成电路部81的电位固定电路部81a的电位固定电路部83a，由晶体管NT103至NT106以及电容C101所构成。
在连接于第2段的栅极线(Gate2)的逻辑合成电路部83中，晶体管NT101的栅极连接于输出有第4段的移位缓存器电路部54的移位信号SR4的节点ND2，且晶体管NT102的栅极连接于输出有第5段的移位缓存器电路部55的移位信号SR5的节点ND2。此外，节点ND5经由晶体管NT105，而连接于输出有第3段的移位缓存器电路部53的移位信号SR13的节点ND3，并经由晶体管NT106，而连接于输出有图中未显示的移位缓存器电路部的移位输出信号的节点ND3。
接下来参照图2及图3，来说明第1实施例的液晶显示装置的V驱动器的动作。
首先说明，沿着图2的顺向方向，依序将该时序经移位后的输出信号输出至各段的栅极线的情形(顺向扫描的情形)。在此顺向扫描的情形下，扫描方向切换信号线CSV保持在H电位，且反转扫描方向切换信号线XCSV保持在L电位。借此，在扫描方向切换电路部60当中，扫描方向切换信号线CSV被输入于栅极的晶体管NT51、NT53、NT55、NT57、NT59，保持在导通状态，反转扫描方向切换信号线XCSV被输入于栅极的晶体管NT52、NT54、NT56、NT58、NT60，保持在关断状态。此外，在输入信号切换电路部70中，扫描方向切换信号线CSV被输入于栅极的晶体管NT61至NT70，保持在导通状态，反转扫描方向切换信号线XCSV被输入于栅极的晶体管NT71至NT80，保持在关断状态。此外，在初期状态下，从各段的移位缓存器电路部51至55的节点ND2所输出的移位信号(SR1至SR5)，以及从节点ND3所输出的移位输出信号(SR11至SR15)，成为L电位。此外，从逻辑合成电路部81至83的节点ND4输出至虚设栅极线及各段的栅极线的输出信号Dummy及Gate1及Gate2均成为L电位。在此状态下，如图3所示，使开始信号STV上升至H电位。借此，由于H电位的开始信号STV经由扫描方向切换电路部60的导通状态的晶体管NT51，而输入至第1段的移位缓存器电路部51的晶体管NT1的栅极，因此晶体管NT1成为导通状态。之后，输入于第1段的移位缓存器电路部51的晶体管NT2及NT7的漏极的频率信号CKV1，上升至H电位(VDD)。
此时，在第1实施例中，从第2段的移位缓存器电路部52所输出的L电位的移位信号SR2，经由输入信号切换电路部70的导通状态的晶体管NT61，而输入至第1段的移位缓存器电路部51的晶体管NT2的栅极。借此，此晶体管NT2成为关断状态。因此，即使晶体管NT1为导通状态，但是贯通电流不会经由晶体管NT1及NT2流通在频率信号线(CKV1)及负侧电位VBB之间。
此外，由于第1段的移位缓存器电路部51的晶体管NT1为导通状态且晶体管NT2为关断状态，因此可经由晶体管NT1，从负侧电位VBB来供应L电位的电位，借此使节点ND1的电位降低至L电位。借此，栅极连接于第1段的移位缓存器电路部51的节点ND1的晶体管NT5及NT6即成为关断状态。
此外，H电位的开始信号STV也经由扫描方向切换电路部60的导通状态的晶体管NT51，及输入信号切换电路部70的导通状态的晶体管NT62，而输入至第1段的移位缓存器电路部51的晶体管NT7的栅极。借此，使晶体管NT7成为导通状态。
此时，在第1实施例中，即使晶体管NT7为导通状态，但由于晶体管NT6为关断状态，因此贯通电流不会经由晶体管NT6及NT7而流通在频率信号线(CKV1)及负侧电位VBB之间。
此外，可使H电位的频率信号CKV1经由晶体管NT7及NT8而输入，借此，第1段的移位缓存器电路部51的节点ND2的电位上升至H电位。借此，使晶体管NT4成为导通状态，并且H电位(VDD)的电位经由晶体管NT4，从正侧电位VDD被供应至节点ND3。
此时，在第1实施例中，即使晶体管NT4为导通状态，但由于晶体管NT5为关断状态，因此贯通电流不会经由晶体管NT4及NT5而流通在正侧电位VDD及负侧电位VBB之间。
此外，使H电位(VDD)的电位经由晶体管NT4，从正侧电位VDD供应至节点ND3，借此，使节点ND3的电位上升至VDD侧。此时，第1段的移位缓存器电路部51的节点ND2的电位，是以电容C2来维持节点ND4的栅极-源极间电压的方式，伴随着节点ND3的电位的上升而自举(boot)，借此而上升。因此，节点ND2的电位上升至比VDD还高阈值电压(Vt)以上的预定电压(Vα)的量的电位为止。因此，从第1段的移位缓存器电路部51的节点ND2，输出具有VDD+Vt以上的电位(VDD+Vα)的H电位的移位信号SR1。此外，与此同时，从第1段的移位缓存器电路部51的节点ND3，输出H电位(VDD)的移位输出信号SR11。
之后，第1段的移位缓存器电路部51的H电位(VDD)的移位输出信号SR11，经由与虚设栅极线连接的逻辑合成电路部81的晶体管NT85，而输入至晶体管NT83的栅极。借此，使晶体管NT83成为导通状态。此时，在逻辑合成电路部81的晶体管NT81的栅极，从第2段的移位缓存器电路部52输入L电位的移位信号SR2，并且在晶体管NT82的栅极，从第3段的移位缓存器电路部53输入L电位的移位信号SR3。借此，逻辑合成电路部81的晶体管NT81及晶体管NT82均成为关断状态。因此，从负侧电位VBB经由晶体管NT83而供应L电位(VBB)的电位，借此可使L电位(VBB)的输出信号Dummy，从逻辑合成电路部81的节点ND4，持续输出至虚设栅极线。
此外，第1段的移位缓存器电路部51的H电位(VDD)的移位输出信号SR11，经由扫描方向切换电路部60的导通状态的晶体管NT57，而输入至第2段的移位缓存器电路部52的晶体管NT11的栅极。借此，晶体管NT11成为导通状态。此外，第1段的移位缓存器电路部51的H电位的电位(VDD+Vα)的移位信号SR1，经由输入信号切换电路部70的导通状态的晶体管NT64，而输入至第2段的移位缓存器电路部52的晶体管NT17的栅极。借此，此晶体管NT17成为导通状态。此外，在第2段的移位缓存器电路部52的晶体管NT12的栅极，输入有从第3段的移位缓存器电路部53的节点ND2所输出的L电位的移位信号SR3。借此，使晶体管NT12成为关断状态。之后，输入至第2段的移位缓存器电路部52的晶体管NT12及晶体管NT17的漏极的频率信号CKV2的电位，上升至H电位(VDD)。
此时，移位信号SR1上升至比VDD还高阈值电压(Vt)以上的预定电压(Vα)的量的电位(VDD+Vα)。在将此移位信号SR1输入至第2段的移位缓存器电路部52的晶体管NT17的栅极时，晶体管NT64的栅极电位等于扫描方向切换信号线CSV的电位(VDD)，因此，晶体管NT17的栅极电压被充电至VDD-Vt。此外，由于频率信号CKV2上升至H电位(VDD)，因此在晶体管NT17的栅极电压在保持栅极—源极间电压的状态下，又上升VDD与VBB的电位的差分。因此，第2段的移位缓存器电路部52的节点ND2的电位，并不会降低晶体管NT17的阈值电压(Vt)的量，而上升至H电位(VDD)的电位。
之后，在第2段的移位缓存器电路部52中，也进行与上述第1段的移位缓存器电路部51的动作为相同的动作。即，从第2段的移位缓存器电路部52的节点ND2，输出具有VDD+Vt以上的电位(VDD+Vα)的H电位的移位信号SR2。此外，与此同时，从第2段的移位缓存器电路部52的节点ND3，输出H电位(VDD)的移位输出信号SR12。
此外，第2段的移位缓存器电路部52的H电位(VDD+Vα＞VDD+Vt)的移位信号SR2，被输入到与虚设栅极线连接的逻辑合成电路部81的晶体管NT81的栅极。此外，H电位(VDD+Vα＞VDD+Vt)的移位信号SR2被输入于将VDD的扫描方向切换信号CSV输入至栅极而导通的晶体管NT61及NT66的漏极。借此，由于晶体管NT61及NT66的源极电位成为(VDD-Vt)，因此，(VDD-Vt)的电位被输入于第1段的移位缓存器电路部51的晶体管NT2的栅极，以及第3段的移位缓存器电路部53的晶体管NT27。此外，第2段的移位缓存器电路部52的H电位(VDD)的移位输出信号SR12，经由扫描方向切换电路部60的导通状态的晶体管NT53，而被输入至第3段的移位缓存器电路部53的晶体管NT21的栅极，并经由与第1段栅极线连接的逻辑合成电路部82的晶体管NT95，而被输入至晶体管NT93的栅极。
此外，与虚设栅极线连接的逻辑合成电路部81的晶体管NT81，由于H电位(VDD+Vα)的移位信号SR2被输入于栅极，而成为导通状态。此时，逻辑合成电路部81的晶体管NT82保持在关断状态，并且晶体管NT83保持在导通状态。因此，由于经由晶体管NT83而从负侧电位VBB所供应的L电位(VBB)的电位，使逻辑合成电路部81的节点ND4的电位保持于L电位(VBB)。因此，L电位(VBB)的输出信号Dummy，持续从逻辑合成电路部81的节点ND4，输出至虚设栅极线。
此外，第1段的移位缓存器电路部51的晶体管NT2，由于(VDD-Vt)的电位从晶体管NT61被输入至栅极，而成为导通状态。此外，在移位信号SR2上升至H电位(VDD+Vα)的同时，输入至晶体管NT2及NT7的漏极的频率信号CKV1系降低至L电位。此时，第1段的移位缓存器电路部51的节点ND1的电位保持于L电位。借此，使第1段的移位缓存器电路部51的晶体管NT5及NT6成为关断状态。
此外，由于频率信号CKV1降低至L电位，使晶体管NT7的栅极电压成为L电位，因此晶体管NT7成为关断状态。借此，由于第1段的移位缓存器电路部51的节点ND2的电位保持在H电位(VDD+Vα)，因此，H电位(VDD+Vα)的移位信号SR1持续从节点ND2输出。此外，由于第1段的移位缓存器电路部51的节点ND2的电位保持在H电位(VDD+Vα)，而使晶体管NT4保持在导通状态，因此，H电位(VDD)的移位输出信号SR11持续从第1段的移位缓存器电路部51的节点ND3输出。
此外，第3段的移位缓存器电路部的晶体管NT27，由于(VDD-Vt)的电位被输入至栅极，而成为导通状态，并且晶体管NT21由于H电位(VDD)的移位输出信号SR12被输入至栅极，而成为导通状态。此时，在第3段的移位缓存器电路部的晶体管NT22的栅极，输入有第4段的移位缓存器电路部54的L电位的移位信号SR4。因此，晶体管NT22成为关断状态。
之后，由于开始信号STV的电位下降至L电位，使第1段的移位缓存器电路部51的晶体管NT1及NT7成为关断状态，且晶体管NT5及NT6也保持在关断状态。借此，使第1段的移位缓存器电路部51的节点ND2的电位保持在H电位(VDD+Vα)，并且节点ND3的电位保持在H电位(VDD)。因此，在第1段的移位缓存器电路部51中，H电位(VDD+Vα)的移位信号SR1持续从节点ND2输出，且H电位(VDD)的移位输出信号SR11持续从节点ND3输出。
之后，输入至第3段的移位缓存器电路部53的晶体管NT22及晶体管NT27的漏极的频率信号CKV1的电位，上升至H电位。借此，在第3段的移位缓存器电路部53中，也进行与上述第1段的移位缓存器电路部51的动作相同的动作。即，从第3段的移位缓存器电路部53的节点ND2中，输出具有VDD+Vt以上的电位(VDD+Vα)的H电位的移位信号SR3，并且从第3段的移位缓存器电路部53的节点ND3中，输出H电位(VDD)的移位输出信号SR13。
此外，第3段的移位缓存器电路部53的H电位(VDD+Vα＞VDD+Vt)的移位信号SR3，输入到与虚设栅极线连接的逻辑合成电路部81的晶体管NT82、以及与第1段栅极线连接的逻辑合成电路部82的晶体管NT91的栅极。此外，H电位的移位信号SR3被输入于输入信号切换电路部70的导通状态的晶体管NT63的漏极，并且被输入于输入信号切换电路部70的导通状态的晶体管NT68的漏极。此外，第3段的移位缓存器电路部53的H电位(VDD)的移位输出信号SR13，经由扫描方向切换电路部60的导通状态的晶体管NT59，而被输入至第4段的移位缓存器电路部54的晶体管NT31的栅极，并经由与第2段栅极线连接的逻辑合成电路部83的晶体管NT105，而被输入至晶体管NT103的栅极。
此外，在第1实施例中，在与虚设栅极线连接的逻辑合成电路部81中，分别输入于晶体管NT81及NT82的栅极的移位信号SR2及SR3两者，均成为H电位(VDD+Vα)，且晶体管NT81及NT82均成为导通状态。借此，从使能信号线(ENB)经由晶体管NT81及NT82而供应使能信号ENB。此使能信号ENB是在移位信号SR1及SR2两者均成为H电位的时点下，成为L电位，在之后的些许的期间之后，电位会从L电位切换至H电位。借此，由于与虚设栅极线连接的逻辑合成电路部81的节点ND4的电位上升至H电位，因此，H电位的输出信号Dummy，从逻辑合成电路部81输出至虚设栅极线。即，使能信号ENB在L电位的期间，输出信号Dummy的电位强制保持在L电位，并且伴随着使能信号ENB的电位从L电位上升至H电位，输出信号Dummy的电位也上升至H电位。
此时，伴随着与虚设栅极线连接的逻辑合成电路部81的节点ND4的电位(输出信号Dummy的电位)上升至H电位，栅极连接于节点ND4的晶体管NT84成为导通状态。借此，由于L电位的电位经由晶体管NT84从负侧电位VBB供应至晶体管NT83的栅极，因此晶体管NT83成为关断状态。因此，即使在晶体管NT81及NT82均成为导通状态的情况下，由于晶体管NT83为关断状态，因此如上所述与虚设栅极线连接的逻辑合成电路部81的节点ND4的电位层上升。此外，也可抑制贯通电流经由晶体管NT81、NT82及NT83，而在使能信号线(ENB)及负侧电位VBB之间流通。
此外，在第1实施例中，在与虚设栅极线连接的逻辑合成电路部81中，是在晶体管NT81及NT82的栅极，分别输入有比VDD还高阈值电压(Vt)以上的预定电压(Vα)的量的电位(VDD+Vα)的H电位的移位信号SR2及SR3，因此可抑制逻辑合成电路部81的节点ND4中所出现的电位成为从VDD降低晶体管NT81及NT82的阈值电压(Vt)的电位。因此可抑制从逻辑合成电路部81输出至虚设栅极线的H电位的输出信号Dummy的电位的下降。
此外，在与第1段栅极线连接的逻辑合成电路部82中，第3段的移位缓存器电路部53的H电位(VDD+Vα)的移位信号SR3，被输入至晶体管NT91的栅极，并且第4段的移位缓存器电路部54的L电位的移位信号SR4，被输入至晶体管NT92的栅极。此外，第2段的移位缓存器电路部52的H电位(VDD)的移位输出信号SR12，被输入至晶体管NT93的栅极。借此，在与第1段栅极线连接的逻辑合成电路部82中，晶体管NT91及NT93均成为导通状态，且晶体管NT92成为关断状态。因此，在与第1段栅极线连接的逻辑合成电路部82中，通过经由晶体管NT93而从负侧电位VBB所供应的L电位(VBB)的电位，使节点ND4的电位保持在L电位(VBB)。借此，L电位(VBB)的输出信号Gate1持续从逻辑合成电路部82的节点ND4，输出至第1段的栅极线。
此外，H电位(VDD+Vα＞VDD+Vt)的移位信号SR3，被输入于将VDD的扫描方向切换信号CSV输入至栅极而导通的晶体管NT63的漏极，借此，使晶体管NT63的源极电位成为(VDD-Vt)。因此，(VDD-Vt)的电位被输入于第2段的移位缓存器电路部52的晶体管NT12的栅极。因此晶体管NT12成为导通状态。此时，频率信号CKV1的电位为H电位，频率信号CKV2的电位为L电位。此时，由于第2段的移位缓存器电路部52的节点ND1的电位保持在L电位，因此晶体管NT15及NT16均保持在关断状态。此外，晶体管NT18的栅极电压因频率信号CKV2而成为L电位，因此晶体管NT18保持在关断状态。因此，第2段的移位缓存器电路部52的节点ND2的电位保持在H电位(VDD+Vα)。借此，H电位(VDD+Vα)的移位信号SR2持续从第2段的移位缓存器电路部52输出。此外，在第2段的移位缓存器电路部52中，晶体管NT16保持在关断状态，借此，节点ND2的电位保持在H电位(VDD)。借此，H电位(VDD)的移位输出信号SR12持续从第2段的移位缓存器电路部52输出。
此外，在第1段的移位缓存器电路部51中，(VDD-Vt)的电位持续从于漏极输入有H电位(VDD+Vα)的移位信号SR2的晶体管NT61输入至栅极，借此使晶体管NT2保持在导通状态。在此状态下，频率信号CKV1从L电位(VBB)上升至H电位(VDD)，因此在晶体管NT2中，通过晶体管NT2的MOS电容而保持栅极-源极间电压，且栅极电位从(VDD-Vt)上升VDD与VBB的电位差分。借此，第1段的移位缓存器电路部51的节点ND1的电位，并不会降低晶体管NT2的阈值电压(Vt)的量，而上升至H电位(VDD)的电位。
之后，由于第1段的移位缓存器电路部51的节点ND1的电位上升至H电位，因而使晶体管NT5及NT6成为导通状态。此时，由于晶体管NT7为关断状态，因此经由晶体管NT6从负侧电位VBB供应L电位(VBB)的电位，并且第1段的移位缓存器电路部51的节点ND2的电位下降至L电位。借此，从第1段的移位缓存器电路部51所输出的移位信号SR1的电位下降至L电位。此外，由于第1段的移位缓存器电路部51的节点ND2的电位下降至L电位，因此晶体管NT4为关断状态。借此，在第1段的移位缓存器电路部51中，经由晶体管NT5从负侧电位VBB供应L电位的电位，因此节点ND3的电位下降至L电位。因此，从第1段的移位缓存器电路部51所输出的移位输出信号SR11的电位下降至L电位。此外，在第1段的移位缓存器电路部51的节点ND1的电位上升至H电位时，由于电容C1的充电，使节点ND1的电位，在晶体管NT1成为导通状态为止，均保持在H电位。借此，在下一次晶体管NT1成为导通状态为止，晶体管NT5及NT6均保持在导通状态。
在上述的移位信号SR1的电位下降至L电位之前，使能信号ENB的电位从H电位下降至L电位。借此，在与虚设栅极线连接的逻辑合成电路部81中，由于L电位的电位经由晶体管NT81及NT82而供应，因此节点ND4的电位会下降至L电位。因此，从逻辑合成电路部81输出至虚设栅极线的输出信号Dummy的电位，降低至L电位。
在第4段的移位缓存器电路部54中，(VDD-Vt)的电位从于漏极输入有H电位(VDD+Vα)的移位信号SR3的晶体管NT68输入至晶体管NT37的栅极。此外，H电位(VDD)的移位输出信号SR13输入至晶体管NT31的栅极。此外，L电位的移位信号SR5从第5段的移位缓存器电路部55，输入至晶体管NT32的栅极。在此状态下，输入于晶体管NT32及NT37的漏极的频率信号CKV2的电位，上升至H电位。借此，在第4段的移位缓存器电路部54中，也进行与上述第1段的移位缓存器电路部51的动作相同的动作。即，从第4段的移位缓存器电路部54的节点ND2，输出具有VDD+Vt以上的电位(VDD+Vα)的H电位的移位信号SR4，并且从第4段的移位缓存器电路部54的节点ND3，输出H电位(VDD)的移位输出信号SR14。
此外，在第1实施例中，在与虚设栅极线连接的逻辑合成电路部81中，H电位(VDD)的移位输出信号SR14，经由晶体管NT 86而输出至晶体管NT83的栅极。借此，使晶体管NT83成为导通状态。由于经由晶体管NT83从负侧电位VBB供应L电位的电位，因此，节点ND4的电位固定在L电位。因此从逻辑合成电路部81输出至虚设栅极线的输出信号Dummy的电位固定在L电位。在H电位(VDD)的移位输出信号SR14输入于晶体管NT83的栅极时，使电容C81充电。借此，在下一次经由导通状态的晶体管NT84而从负侧电位VBB供应L电位的电位为止，节点ND5的电位(晶体管NT83的栅极电位)保持在H电位。因此，在下一次晶体管NT84成为导通状态为止，晶体管NT83保持在导通状态，因此从逻辑合成电路部81输出至虚设栅极线的输出信号Dummy的电位，保持在固定于L电位的状态。
此外，在与第1段栅极线连接的逻辑合成电路部82中，H电位(VDD+Vα)的移位信号SR3被输入于晶体管NT91的栅极，且H电位(VDD+Vα)的移位信号SR4被输入于晶体管NT92的栅极。借此，由于晶体管NT91及NT92均成为导通状态，因此，经由晶体管NT91及NT92从使能信号线(ENB)供应使能信号ENB。此使能信号ENB在移位信号SR1及SR2两者均成为H电位的时点，成为L电位，在之后的些许的期间之后，电位从L电位切换至H电位。借此，由于与第1段栅极线连接的逻辑合成电路部82的节点ND4的电位上升至H电位，因此，H电位的输出信号Gate1从逻辑合成电路部81输出至第1段栅极线。即，使能信号ENB在L电位的期间，输出信号Gate1的电位强制性保持在L电位，并且伴随着使能信号ENB从L电位上升至H电位，输出信号Gate1的电位也上升至H电位。因此，在使能信号ENB为L电位时，从逻辑合成电路部81输出至虚设栅极线的输出信号Dummy，也强制性保持在L电位，因此可抑制输出信号Dummy从H电位下降至L电位的时序、与输出信号Gate1从L电位上升至H电位的时序产生重叠。因而可抑制由于输出信号Dummy从H电位下降至L电位的时序与输出信号Gate1从L电位上升至H电位的时序产生重叠所导致的噪声。
之后，在第5段的移位缓存器电路部55中，也进行与上述第1段至第4段的移位缓存器电路部51至54的相同动作。此外，在与第2段栅极线连接的逻辑合成电路部83中，也进行与分别和上述虚设栅极线及第1段栅极线连接的逻辑合成电路部81及82相同的动作。即，从第5段的移位缓存器电路部55输出移位信号SR5，且移位信号SR3及SR4被输入至与第2段栅极线连接的逻辑合成电路部83，并且由于使能信号ENB成为H电位，因此，H电位的输出信号Gate2从逻辑合成电路部83输出至第2段的栅极线。
如上所述，在第1实施例中，H电位的移位信号SR1至SR5从各段的移位缓存器电路部51至55所输出的时序，会产生移位。借此，相对于扫描方向为预定段的下一段的移位信号(第1信号)，以及相对于扫描方向为预定段的前一段的移位信号(第2信号)，并不会同时成为H电位。
如此，第1实施例的液晶显示装置的各段栅极线，依序被驱动(扫描)。此外，上述动作重复至最后的栅极线的扫描结束。之后，再次从第1段的移位缓存器电路部51开始，重复进行上述动作。
接着，沿着图2的逆向方向，在依序将时序经移位后的输出信号，输出至各段的栅极线的情况(逆向扫描的情况)下，扫描方向切换信号线CSV保持在L电位，且反转扫描方向切换信号线XCSV保持在H电位。借此，在扫描方向切换电路部60中，扫描方向切换信号线CSV被输入于其栅极的晶体管NT51、NT53、NT55、NT57、NT59，保持在关断状态，反转扫描方向切换信号线XCSV被输入于其栅极的晶体管NT52、NT54、NT56、NT58、NT60，保持在导通状态。此外，在输入信号切换电路部70中，扫描方向切换信号线CSV被输入于其栅极的晶体管NT61至NT70，保持在关断状态，反转扫描方向切换信号线XCSV被输入于其栅极的晶体管NT71至NT80，保持在导通状态。此外，在逆向扫描时，沿着图2的逆向方向在各段的移位缓存器电路部，以及与各段的栅极线连接的逻辑合成电路部中，进行与上述顺向扫描时相同的动作。此时，从相对于扫描方向为预定段的下一段的移位缓存器电路部中，输入移位信号(第1信号)至预定段的移位缓存器电路部的情况，以及从相对于扫描方向为预定段的前一段的移位缓存器电路部中，输入移位信号(第2信号)及移位输出信号至预定段的移位缓存器电路部的情况，是经由上述扫描方向切换电路部60的导通状态的晶体管NT52、NT54、NT56、NT58、NT60，以及输入信号切换电路部70的导通状态的晶体管NT71至NT80来进行。
在第1实施例中，如上所述，设置响应相对于扫描方向为预定段的下一段的移位信号(第1信号)而导通的晶体管(晶体管NT2、NT12、NT22、NT32及NT42)，以及响应相对于扫描方向为预定段的前一段的移位信号(第2信号)而导通的晶体管(晶体管NT7、NT17、NT27、NT37及NT47)，借此，使移位信号(第1信号)及移位信号(第2信号)的H电位的期间不会产生重叠，因此，响应于移位信号(第1信号)而导通的晶体管(晶体管NT2、NT12、NT22、NT32及NT42)，以及响应于移位信号(第2信号)而导通的晶体管(晶体管NT7、NT17、NT27、NT37及NT47)，并不会同时成为导通状态。在此情况下，若扫描方向为顺向方向的话，例如在第2段(预定段)的移位缓存器电路部52中，由于响应于第3段(下一段)的移位信号SR3(第2信号)而导通的晶体管NT12成为导通状态，而使晶体管NT16成为导通状态，因此，晶体管NT16，与响应于第1段(前一段)的移位信号SR1(第1信号)而导通的晶体管NT17，并不会同时成为导通状态。借此，可抑制贯通电流经由晶体管NT16及NT17而在负侧电位VBB及频率信号线(CKV2)之间流通。
此外，由于响应于第1段(前一段)的移位信号SR1(第1信号)而导通的晶体管NT17成为导通状态，因此，晶体管NT14成为导通状态，并且由于响应于第3段(下一段)的移位信号SR3(第2信号)而导通的晶体管NT12成为导通状态，而使晶体管NT15成为导通状态，因此，晶体管NT14及NT15并不会同时成为导通状态。借此，可抑制贯通电流经由晶体管NT14及NT15而在负侧电位VBB及正侧电极VDD之间流通。此外，由于晶体管NT11响应于第1段(前一段)的移位信号SR11而导通，因此，晶体管NT11，与响应于第3段(下一段)的移位信号SR3而导通的晶体管NT12，并不会同时成为导通状态。借此，可抑制贯通电流经由晶体管NT11及NT12，而在负侧电位VBB及频率信号线(CKV2)之间流通。此外，在第1段的移位缓存器电路部51，以及第3段之后的移位缓存器电路部53至55中，也与第2段的移位缓存器电路部52相同，可抑制贯通电流的流通。
此外，在第1实施例中，设置用来将对应扫描方向而分别供应至晶体管NT2、NT12、NT22、NT32及NT42、以及晶体管NT7、NT17、NT27、NT37及NT47的移位信号(相对于扫描方向为预定段的下一段的移位信号(第1信号)以及相对于扫描方向为预定段的前一段的移位信号(第2信号))加以切换的输入信号切换电路部70，借此，即使在切换扫描方向的情况下，也可抑制移位缓存器电路部51至55的贯通电流的产生。借此，在第1实施例中，可抑制具有双向扫描功能的显示装置的消耗电流的增加。
此外，在第1实施例中，是以响应相对于扫描方向为预定段的下一段的移位信号(第1信号)而导通的方式来构成晶体管NT2、NT12、NT22、NT32及NT42，以及以响应相对于扫描方向为预定段的前一段的移位信号(第2信号)而导通的方式来构成晶体管NT7、NT17、NT27、NT37及NT47，借此，使相对于扫描方向为预定段的下一段的移位信号(第1信号)，以及响应相对于扫描方向为预定段的前一段的移位信号(第2信号)的H电位的期间不会产生重叠，因此，在响应于移位信号(第1信号)而导通的晶体管(晶体管NT2、NT12、NT22、NT32及NT42)成为导通状态时，可容易地将响应于移位信号(第2信号)而导通的晶体管(晶体管NT7、NT17、NT27、NT37及NT47)控制为关断状态。此外，在响应于移位信号(第2信号)而导通的晶体管(晶体管NT7、NT17、NT27、NT37及NT47)成为导通状态时，可容易地将响应于移位信号(第1信号)而导通的晶体管(晶体管NT2、NT12、NT22、NT32及NT42)控制为关断状态。
此外，在第1实施例中，在晶体管NT4、NT14、NT24、NT34及NT44的栅极—源极之间，分别连接电容C2、C12、C22、C32及C42，借此，例如在第2段的移位缓存器电路部52中，以维持连接有电容C12的晶体管NT14的栅极—源极间电压的方式，伴随着晶体管NT14的源极电位的上升或下降，来使晶体管NT14的栅极电位的上升或下降。借此，可确实地将晶体管NT14保持在导通状态。
此外，在第1实施例中，以包含在顺向扫描的情况下所导通的晶体管NT51、NT53、NT55、NT57及NT59，以及在逆向扫描的情况下所导通的晶体管NT52、NT54、NT56、NT58及NT60的方式来构成输入信号切换电路部70，并且经由构成输入信号切换电路部70的晶体管(NT51至60)，将移位信号(SR1至SR5)输入至移位缓存器电路部(51至55)，借此，可容易地控制为，使相对于扫描方向为下一段的移位信号(第1信号)输入于第1电路部(51a至55a)，并且使相对于扫描方向为前一段的移位信号(第2信号)输入于第2电路部(51b至55b)。
此外，在第1实施例中，将构成V驱动器5的晶体管作成为相同的导电类型(n型)的晶体管，借此，在形成V驱动器5的晶体管时，可防止离子注入步骤的次数及离子注入掩膜的数目增加。借此，可防止工艺的复杂化，且抑制制造成本的增加。
此外，在第1实施例中，在第1段的移位缓存器电路部51中，构成晶体管NT1、NT2、NT6、NT7及NT8为具备互相电性连接的2个栅极，借此，可通过2个栅极，将施加在晶体管NT1、NT2、NT6、NT7及NT8的电压，分配至对应于各个栅极的源极—漏极之间。在此情况下，可将晶体管NT1、NT2、NT6、NT7及NT8的对应于各个栅极的源极—漏极之间所施加的电压降低，因此可抑制起因于晶体管NT1、NT2、NT6、NT7及NT8所施加的较大电压所导致的特性的恶化。此外，在第2段之后的移位缓存器电路部52至55中，也可获得同样的效果。借此，可抑制包含移位缓存器电路部51至55的显示装置的扫描特性的降低。
此外，在第1实施例中，在第1段的移位缓存器电路部51中，在晶体管NT6的栅极及晶体管NT2之间，设置形成二极管连接的晶体管NT3，并且在晶体管NT4的栅极及晶体管NT7之间，设置形成二极管连接的晶体管NT8，借此，可通过晶体管NT3，来遮断在晶体管NT6为导通或关断时所产生的噪声传达至晶体管NT2，并且可通过晶体管NT8，来遮断在晶体管NT4为导通或关断时所产生的噪声传达至晶体管NT7。此外，在第2段之后的移位缓存器电路部52至55中，也可获得同样的效果。
此外，在第1实施例中，以包含输出移位信号SR2至SR5的前一段的移位缓存器电路部52至55，及输出移位信号SR3至SR5的下一段的移位缓存器电路部53至55，以及对前一段的移位信号及下一段的移位信号进行逻辑合成，而将输出信号Dummy、Gate1、Gate2加以输出的逻辑合成电路部81至83的方式，来构成V驱动器5的移位缓存器电路，借此，例如可对第2段的移位缓存器电路部52的移位信号SR2，以及第3段的移位缓存器电路部53的移位信号SR3进行逻辑合成，而从逻辑合成电路部81输出移位输出信号Dummy，并且对第3段的移位缓存器电路部53的移位信号SR3，以及第4段的移位缓存器电路部54的移位信号SR4进行逻辑合成，而从逻辑合成电路部82输出不会对上述移位输出信号Dummy的H电位的时序产生重叠的下一段移位输出信号Gate1。借此，在用于输出移位输出信号Dummy所采用的2段的移位缓存器电路部，以及用于输出下一段移位输出信号Gate1所采用的2段份的移位缓存器电路部中，可共享1段份的移位缓存器电路部53。因此，可降低构成V驱动器5的移位缓存器电路的移位缓存器电路部的段数，因此，可简化包含移位缓存器电路的液晶显示装置的电路构成。
此外，在第1实施例中，在逻辑合成电路部中，于晶体管NT81(NT91、NT101)的栅极所输入的移位信号SR2(SR3、SR4)，以及在晶体管NT82(NT92、NT102)的栅极所输入的移位信号SR3(SR4、SR5)成为H电位时，以晶体管NT83(NT93、NT103)成为关断状态而构成，借此，在晶体管NT81(NT91、NT101)及晶体管NT82(NT92、NT102)成为导通时，可使晶体管NT83(NT93、NT103)成为关断状态。借此，可抑制贯通电流经由晶体管NT81(NT91、NT101)、晶体管NT82(NT92、NT102)及晶体管NT83(NT93、NT103)而在使能信号线(ENB)及负侧电位VBB之间流通。借此，可抑制包含V驱动器的液晶显示装置的消耗电流的增加。
(第2实施例)第2实施例具备与第1实施例几乎相同的构成。参照图5，与第1实施例不同之处在于在V驱动器5a的内部中，将构成多段的移位缓存器电路部501至505、扫描方向切换电路部600、输入信号切换电路部700、以及多段的逻辑合成电路部801至803的晶体管，变更为p沟道型晶体管。在图5中，为了简化附图，仅显示了5段份的移位缓存器电路部501至505，以及3段份的逻辑合成电路部801至803，但实际上配置有对应像素数目的移位缓存器电路部及逻辑合成电路部。
接下来参照图5及图6，来说明第2实施例的液晶显示装置的V驱动器5a的动作。在此第2实施例的V驱动器5a中，将针对图3所示的第1实施例的开始信号STV、频率信号CKV1、频率信号CKV2及使能信号ENB的H电位及L电位进行反转之后的波形信号，加以输入而作为开始信号STV、频率信号CKV1、频率信号CKV2及使能信号ENB。借此，从第2实施例的移位缓存器电路部501至505中，将具有针对第1实施例的移位缓存器电路部51至55的移位信号SR1至SR5的H电位及L电位进行反转之后的波形的信号加以输出。此外，从第2实施例的逻辑合成电路部801至803中，将具有针对第1实施例的逻辑合成电路部81至83所输出的输出信号Dummy、Gate1、Gate2的H电位及L电位进行反转之后的波形的信号加以输出。此第2实施例的V驱动器5a的其它动作，与上述第1实施例的V驱动器5的动作相同。
在第2实施例中，通过如上的构成，可抑制V驱动器5a的电力消耗的增加等，因此可获得与上述第1实施例相同的效果。
(第3实施例)参照图7，在第3实施例中，说明在上述第1实施例的构成中，连接于第3段以后的移位缓存器电路部的输出有移位输出信号的节点的晶体管的漏极，供应使能信号来取代正侧电位的情况。
即，如图7所示，在此第3实施例中，设置多段的移位缓存器电路部511至515、扫描方向切换电路部610、输入信号切换电路部710、及多段的逻辑合成电路部811至813。在图7中，为了简化附图，仅显示了5段份的移位缓存器电路部511至515及3段份的逻辑合成电路部811至813，但实际上配置有对应像素数目的移位缓存器电路部及逻辑合成电路部。
此外，第1段的移位缓存器电路部511由具有与图2所示的第1实施例的第1段的移位缓存器电路部51的第1电路部51a及第2电路部51b相同的电路构成的第1电路部511a及第2电路部511b所构成。此外，第2段的移位缓存器电路部512由具有与图2所示的第1实施例的第2段的移位缓存器电路部52的第1电路部52a及第2电路部52b相同的电路构成的第1电路部512a及第2电路部512b所构成。
在此，于第3实施例中，分别在第3段的移位缓存器电路部513、第4段的移位缓存器电路部514及第5段的移位缓存器电路部515，连接使能信号线(ENB)。
具体而言，第3段的移位缓存器电路部513由第1电路部513a及第2电路部513b所构成。第1电路部513a及第2电路部513b分别具有与图2所示的第1实施例的第3段的移位缓存器电路部53的第1电路部53a及第2电路部53b相同的电路构成。在第3实施例中，使能信号线(ENB)连接于晶体管NT24的漏极。
此外，第4段的移位缓存器电路部514由第1电路部514a及第2电路部514b所构成。第1电路部514a及第2电路部514b分别具有与图2所示的第1实施例的第4段的移位缓存器电路部54的第1电路部54a及第2电路部54b相同的电路构成。在第3实施例中，使能信号线(ENB)连接于晶体管NT34的漏极。
此外，第5段的移位缓存器电路部515由第1电路部515a及第2电路部515b所构成。第1电路部515a及第2电路部515b分别具有与图2所示的第1实施例的第5段的移位缓存器电路部55的第1电路部55a及第2电路部55b相同的电路构成。在第3实施例中，使能信号线(ENB)连接于晶体管NT44的漏极。
此外，第3实施例的扫描方向切换电路部610，具有与图2所示的第1实施例的扫描方向切换电路部60相同的电路构成。在第3实施例中，晶体管NT56的源极/漏极的另一方，并未与晶体管NT57的源极/漏极的一方连接。
此外，第3实施例的输入信号切换电路部710，具有与图2所示的第1实施例的输入信号切换电路部70相同的电路构成。
与第3实施例的虚设栅极线连接的逻辑合成电路部811，包含晶体管NT81至NT84、形成二极管连接的晶体管NT85、电容C81。即，第3实施例的逻辑合成电路部811，在图2所示的第1实施例的逻辑合成电路部81的电路构成中，具有未设置形成二极管连接的晶体管NT86的电路构成。此外，通过晶体管NT83至NT85以及电容C81，来构成电位固定电路部811a。第3实施例的逻辑合成电路部811的节点ND5，经由晶体管NT85，而连接于反转使能信号线(XENB)。
此外，与第1段栅极线连接的逻辑合成电路部812，包含晶体管NT91至NT94、形成二极管连接的晶体管NT95、及电容C91。即，第3实施例的逻辑合成电路部812，是在图2所示的第1实施例的逻辑合成电路部82的电路构成中，具有未设置形成二极管连接的晶体管NT96的电路构成。此外，通过晶体管NT93至NT95以及电容C91来构成电位固定电路部812a。第3实施例的逻辑合成电路部812的节点ND5，经由晶体管NT95，而连接于反转使能信号线(XENB)。
此外，与第2段栅极线连接的逻辑合成电路部813，包含晶体管NT101至NT104、形成二极管连接的晶体管NT105、及电容C101。也即，第3实施例的逻辑合成电路部813，是在图2所示的第1实施例的逻辑合成电路部83的电路构成中，具有未设置形成二极管连接的晶体管NT106的电路构成。此外，通过晶体管NT103至NT105以及电容C101，来构成电位固定电路部813a。第3实施例的逻辑合成电路部813的节点ND5，经由晶体管NT105，而连接于反转使能信号线(XENB)。
此外，在第3实施例中，除了多段的移位缓存器电路部511至515、扫描方向切换电路部610、输入信号切换电路部710、及多段的逻辑合成电路部811至813之外，又设置电路部910。此电路部910包含n沟道晶体管NT111至NT113、形成二极管连接的n沟道晶体管NT114、及电容C111。以下，分别将n沟道晶体管NT111至NT114称为晶体管NT111至NT114。
在此，在第3实施例中，构成电路部910的晶体管NT111至NT114，均由n型MOS晶体管所组成的TFT所构成。
晶体管NT111的漏极连接于使能信号线(ENB)，且源极连接于节点ND6。此晶体管NT111的栅极连接于第2段的移位缓存器电路部512的节点ND2。晶体管NT112的源极连接于负侧电位VBB，且漏极连接于节点ND6。此晶体管NT112的栅极连接于节点ND7。晶体管NT113的源极连接于负侧电位VBB，且漏极连接于节点ND7。该晶体管NT113的栅极连接于节点ND6。电容C111的一方的电极连接于负侧电位VBB，且另一方的电极连接于节点ND7。此外，节点ND6连接于扫描方向切换电路部610的晶体管NT56的源极/漏极的另一方。此外，节点ND7经由晶体管NT114，而连接于反转使能信号线(XENB)。
接下来参照图7及图8，来说明第3实施例的液晶显示装置的V驱动器的动作。
此第3实施例的V驱动器的动作，基本上与上述第1实施例的V驱动器5的动作相同。在第3实施例的V驱动器中，与上述第1实施例不同，是在输出有第3段之后的移位缓存器电路部513至515的移位输出信号SR13至SR15的节点ND3所连接的晶体管NT24、NT34及NT44的漏极，供应使能信号ENB来取代正侧电位VDD。此外，在各段的逻辑合成电路部811至813的负侧电位VBB、以及将输出信号加以输出的节点ND4之间所连接的晶体管NT83、NT93及NT103的栅极，输入反转使能信号XENB。
具体而言，第1段及第2段的移位缓存器电路部511及512(参照图7)的动作，与图2所示的第1段及第2段的移位缓存器电路部51及52的动作相同。而H电位(VDD+Vα)的移位信号SR2，从第2段的移位缓存器电路部512输入至晶体管NT66的漏极。借此，因VDD的电位的扫描方向切换信号CSV被输入至栅极而导通的晶体管NT66的源极电位，成为(VDD-Vt)的电位。因此，(VDD-Vt)的电位被输入至第3段的移位缓存器电路部513的晶体管NT27的栅极。此外，H电位(VDD)的移位输出信号SR12，被输入至晶体管NT21的栅极。此外，L电位的移位信号SR4，从第4段的移位缓存器电路部514输入至晶体管NT22的栅极。借此，晶体管NT21及NT27成为导通状态，且晶体管NT22成为关断状态。因此，L电位的电位经由晶体管NT21而从负侧电位VBB所供应，因此节点ND1的电位会下降至L电位。借此，晶体管NT25及NT26成为关断状态。在此状态下，输入于晶体管NT27的漏极的频率信号CKV1会从L电位上升至H电位。借此，由于第3段的移位缓存器电路部513的节点ND2的电位上升至H电位，因此晶体管NT24成为导通状态。此时，由于L电位的使能信号ENB被供应至晶体管NT24的漏极，因此晶体管NT24的源极电位(节点ND3的电位)保持在L电位。
之后，在第3实施例中，使能信号ENB的电位从L电位上升至H电位。借此，第3段的移位缓存器电路部513的节点ND3的电位上升至H电位。此时，第3段的移位缓存器电路部513的节点ND2的电位，以电容22而保持在晶体管NT24的栅极—源极间电压的方式，伴随着节点ND3的电位上升而升高。借此，第3段的移位缓存器电路部513的节点ND2的电位，上升至比VDD还高阈值电压(Vt)以上的预定电压(Vβ)的量的电位(VDD+Vβ＞VDD+Vt)为止。此时的节点ND2的电位(VDD+Vβ)，是比上述第1实施例的上升后的节点ND2的电位(VDD+Vα)还高的电位。之后，从第3段的移位缓存器电路部513的节点ND2，输出具有VDD+Vt以上的电位(VDD+Vβ)的H电位的移位信号SR3。此外，在第4段之后的移位缓存器电路部514及515中，也通过与上述第3段的移位缓存器电路部513相同的动作，而输出比上述第1实施例的移位缓存器电路部所输出的H电位的电位(VDD+Vα)的移位信号还高的VDD+Vt以上的电位(VDD+Vβ)的H电位的移位信号SR4及SR5。
第3段的移位缓存器电路部513的H电位的移位信号SR3，分别输入至晶体管NT63及NT68的漏极。借此，将VDD电位的扫描方向切换信号CSV输入至栅极而导通的晶体管NT63及NT68的源极电位，均成为(VDD-Vt)的电位。因此，(VDD-Vt)的电位被输入至第2段的移位缓存器电路部512的晶体管NT12的栅极，以及第4段的移位缓存器电路部514的晶体管NT37的栅极。在此状态下，由于频率信号CKV2的电位从L电位(VBB)上升至H电位(VDD)，因此，在第2段的移位缓存器电路部512的晶体管NT12中，由于晶体管NT12的MOS电容而保持栅极—源极间电压，且栅极电位从(VDD-Vt)上升VDD与VBB的电位差分。借此，可抑制晶体管NT12的节点ND1侧所产生的电位从VDD降低晶体管NT12的阈值电压(Vt)的量。因此可抑制在第2段的移位缓存器电路部512的节点ND1所产生的至H电位的电位的下降。此外，在(VDD-Vt)的电位输入至第4段的移位缓存器电路部514的晶体管NT37的栅极的状态下，频率信号CKV2从L电位(VBB)上升至H电位(VDD)，因此在晶体管NT37中，由于晶体管NT37的MOS电容而保持栅极—源极间电压，且栅极电位从(VDD-Vt)上升VDD与VBB的电位差分。借此，可抑制晶体管NT37的节点ND2侧所产生的电位从VDD降低晶体管NT37的阈值电压(Vt)的量。因此可抑制在第4段的移位缓存器电路部514的节点ND2所产生的至H电位的电位的下降。如上所述，在各段的移位缓存器电路部中，在伴随着频率信号CKV1或是CKV2的电位上升至H电位(VDD)，使节点ND1或节点ND2的电位上升的情况下，可抑制在节点ND1或节点ND2所产生的H电位的电位的下降。
此外，第3段的移位缓存器电路部513的H电位(VDD+Vβ)的移位信号SR3，也输入至与第1段栅极线连接的逻辑合成电路部812的晶体管NT91的栅极。此外，第4段的移位缓存器电路部514的H电位(VDD+Vβ)的移位信号SR4，输入至与第1段栅极线连接的逻辑合成电路部812的晶体管NT92的栅极。借此，在与第1段栅极线连接的逻辑合成电路部812中，在输入于晶体管NT91的漏极的使能信号ENB的电位上升至H电位(VDD)的电位时，可抑制晶体管NT92的节点ND4所产生的电位成为从VDD降低晶体管NT91及NT92的阈值电压(Vt)后的H电位的电位。如上所述，在与第2段之后的栅极线连接的逻辑合成电路部813中，伴随着使能信号ENB的电位上升至H电位(VDD)的电位，而使节点ND4的电位上升时，可抑制节点ND4所产生的H电位的电位大幅降低。
此外，在第3实施例中，在将逻辑合成电路部811至813中输出至各段的栅极线的输出信号的电位，固定在L电位之际，采用反转使能信号XENB来固定电位。例如，在与第1段栅极线连接的逻辑合成电路部812中，经由均成为导通状态的晶体管NT91及NT92来供应H电位的使能信号ENB，借此，使输出至第1段栅极线的输出信号Gate1成为H电位。之后，使能信号ENB的电位降低至L电位，且反转使能信号XENB的电位上升至H电位。借此，L电位的使能信号ENB经由晶体管NT91及NT92来供应，因此，第1段栅极线的输出信号Gate1的电位下降至L电位。
此外，在与第1段栅极线连接的逻辑合成电路部812中，由于反转使能信号XENB的电位上升至H电位，因此H电位的反转使能信号XENB，系经由逻辑合成电路部812的形成二极管连接的晶体管NT95，而输入至晶体管NT93的栅极。借此，使晶体管NT93成为导通状态。此外，L电位的电位经由晶体管NT93从负侧电位VBB供应至节点ND4侧。借此，从逻辑合成电路部812输出至第1段栅极线的输出信号Gate1的电位固定为L电位。
此外，在与第1段栅极线连接的逻辑合成电路部812中，在H电位的反转使能信号XENB供应至晶体管NT93的栅极之际，对电容C91进行充电。借此，晶体管NT93的栅极电位(节点ND5的电位)，在下一次因晶体管NT94成为导通状态，而经由晶体管NT94从负侧电位VBB来供应L电位的电位为止，保持在H电位。因此，由于在下一次晶体管NT94成为导通状态为止，使晶体管NT93保持为导通状态，因此，通过经由晶体管NT93而从负侧电位VBB所供应的L电位的电位，使输出信号Gate1保持在固定为L电位的状态。如上所述，在各段的逻辑合成电路部811至813中，采用反转使能信号XENB来使输出信号的电位固定在L电位。
第3实施例的V驱动器的上述动作以外的动作，与上述第1实施例的V驱动器的动作相同。
如上所述，在第3实施例中，连接于移位缓存器电路部513至515的输出有移位输出信号SR13至SR15的节点ND3的晶体管NT24、NT34、NT44的漏极，被供应周期性切换正侧电位VDD及负侧电位VBB的使能信号ENB，借此，例如在第3段的移位缓存器电路部513中，可在晶体管NT24为导通时将源极电位从VBB改变为VDD，因此可使晶体管NT24的栅极电位仅仅上升该电位的变动量(Vβ)。借此，相比于晶体管NT24的漏极连接在固定的负侧电位VBB侧的情形，更可确实地将晶体管NT24保持在导通状态。
此外，如上所述，在第3实施例中，在移位缓存器电路部513至515中，将使能信号线连接于晶体管NT24、NT34、NT44的漏极，且将频率信号CKV1(CKV2)供应至栅极，并且将使能信号ENB构成为，在频率信号CKV1(CKV2)从L电位上升至H电位之后，从L电位切换至H电位，借此，例如，在第3段的移位缓存器电路部513中，伴随着因频率信号CKV1而使晶体管NT24的栅极电位从L电位(VBB)上升至H电位(VDD)，使晶体管NT24成为导通状态之后，可通过使能信号ENB，使晶体管NT24的源极电位从L电位(VBB)上升至H电位(VDD)。借此，可使此时的晶体管NT24的栅极电位，仅仅上升晶体管NT24的源极电位的上升量(Vβ)。此外，在第4段的移位缓存器电路部514中，伴随着因频率信号CKV2而使晶体管NT34的栅极电位从L电位(VBB)上升至H电位(VDD)，使晶体管NT34成为导通状态之后，可通过使能信号ENB，使晶体管NT34的源极电位从L电位(VBB)上升至H电位(VDD)。借此，可使此时的晶体管NT34的栅极电位，仅仅上升晶体管NT34的源极电位的上升量(Vβ)。借此，相比于晶体管NT24及晶体管NT34的漏极连接在固定的正侧电位VDD侧的情况，更可提高移位信号SR3及SR4的电位(VDD+Vβ＞VDD+Vt)，因此更可容易地将移位信号SR3及SR4的电位提高为比VDD还高阈值电压(Vt)以上的电位。因此，可更容易地将具有VDD+Vt以上的电位的移位信号SR3及SR4，分别供应至与第1段栅极线连接的逻辑合成电路部812的晶体管NT91的栅极与晶体管NT92的栅极。借此，更可抑制经由逻辑合成电路部812的晶体管NT91及晶体管NT92而输出至第1段栅极线的移位输出信号Gate1的电位，下降阈值电压(Vt)的量。
第3实施例的其它效果，与上述第1实施例相同。
(第4实施例)第4实施例具备与第3实施例大致相同的构成。参照图9，与第3实施例不同之处在于将构成多段的移位缓存器电路部521至525、扫描方向切换电路部620、输入信号切换电路部720、多段的逻辑合成电路部821至823的晶体管、及电路部920的晶体管，变更为p沟道型晶体管。在图9中，为了简化附图，仅显示了5段份的移位缓存器电路部521至525及3段份的逻辑合成电路部821至823，但实际上配置有对应像素数目的移位缓存器电路部及逻辑合成电路部。
接下来参照图9及图10，来说明第4实施例的V驱动器的动作。
在此第4实施例的V驱动器中，将针对图8所示的第3实施例的开始信号STV、频率信号CKV1、频率信号CKV2、使能信号ENB及反转使能信号XENB的H电位及L电位进行反转之后的波形信号，加以输入以作为开始信号STV、频率信号CKV1、频率信号CKV2、使能信号ENB及反转使能信号XENB。借此，从第4实施例的移位缓存器电路部521至525中，将具有针对第3实施例的移位缓存器电路部511至515的移位信号SR1至SR5的H电位及L电位进行反转后的波形的信号加以输出。此外，从第4实施例的逻辑合成电路部821至823，将具有第3实施例的逻辑合成电路部811至813所输出的输出信号Dummy、Gate1、Gate2的H电位及L电位进行反转后的波形的信号加以输出。此第4实施例的V驱动器的其它动作，与上述第3实施例的V驱动器的动作相同。
在第4实施例中，通过如上的构成，可抑制V驱动器的消耗电流的增加等，因此可获得与上述第3实施例的相同的效果。
(第5实施例)
参照图11，在第5实施例中，说明在上述第3实施例的构成中，连接在第3段以后的移位缓存器电路部的输出有移位输出信号的节点的晶体管的漏极，每隔一段则交互供应时序互为不同的使能信号的情况。
即，如11图所示，在此第5实施例中，设置多段的移位缓存器电路部531至535、扫描方向切换电路部630、输入信号切换电路部730、多段的逻辑合成电路部831至833、以及电路部930。在图11中，为了简化附图，仅显示了5段份的移位缓存器电路部531至535，以及3段份的逻辑合成电路部831至833，但实际上配置有对应像素数目的移位缓存器电路部及逻辑合成电路部。
此外，第1段的移位缓存器电路部531是由具有与图2所示的第1实施例的第1段的移位缓存器电路部51的第1电路部51a及第2电路部51b相同的电路构成的第1电路部531a及第2电路部531b所构成。此外，第2段的移位缓存器电路部532是由具有与图2所示的第1实施例的第2段的移位缓存器电路部52的第1电路部52a及第2电路部52b相同的电路构成的第1电路部532a及第2电路部532b所构成。
在此，在第5实施例中，分别在第3段之后的移位缓存器电路部533至535，每隔一段则交互连接供应有使能信号ENB1的使能信号线，以及供应有使能信号ENB2的使能信号线。
具体而言，第3段的移位缓存器电路部533是由第1电路部533a及第2电路部533b所构成。第1电路部533a及第2电路部533b分别具有与图2所示的第1实施例的第3段的移位缓存器电路部53的第1电路部53a及第2电路部53b相同的电路构成。在第5实施例中，使能信号线(ENB1)连接于晶体管NT24的漏极。
此外，第4段的移位缓存器电路部534是由第1电路部534a及第2电路部534b所构成。第1电路部534a及第2电路部534b分别具有与图2所示的第1实施例的第4段的移位缓存器电路部54的第1电路部54a及第2电路部54b相同的电路构成。在第5实施例中，使能信号线(ENB2)连接于晶体管NT34的漏极。
此外，第5段的移位缓存器电路部535是由第1电路部535a及第2电路部535b所构成。第1电路部535a及第2电路部535b分别具有与图2所示的第1实施例的第5段的移位缓存器电路部55的第1电路部55a及第2电路部55b相同的电路构成。在第5实施例中，使能信号线(ENB1)连接于晶体管NT44的漏极。
此外，第5实施例的扫描方向切换电路部630，包含晶体管NT51至NT55以及晶体管NT57至NT60。也即，第5实施例的扫描方向切换电路部630，具有在图7所示的第3实施例的扫描方向切换电路部610的电路构成中，具有未设置晶体管NT56的电路构成。
此外，第5实施例的输入信号切换电路部730，具有与图7所示的第3实施例的输入信号切换电路部710相同的电路构成。
此外，第5实施例的逻辑合成电路部831至833，分别具有与图7所示的第3实施例的逻辑合成电路部811至813相同的电路构成。
此外，第5实施例的电路部930具有与图7所示的第3实施例的电路部910相同的电路构成。
接下来参照图11及图12，来说明第5实施例的液晶显示装置的V驱动器的动作。
此第5实施例的V驱动器的动作，基本上与上述第3实施例的V驱动器的动作相同。在第5实施例的V驱动器中，与上述第3实施例不同，在输出有第3段之后的移位缓存器电路部533至535的移位输出信号SR13至SR15的节点ND3所连接的晶体管NT24、NT34及NT54的漏极，交互供应时序互为不同的使能信号ENB1及ENB2。
具体而言，第1段及第2段的移位缓存器电路部531及532(参照图11)的动作，与图7所示的第3实施例的第1段及第2段的移位缓存器电路部511及512的动作相同。而H电位(VDD+Vα)的移位信号SR2，从第2段的移位缓存器电路部532输入至晶体管NT66的漏极。借此，因VDD的电位的扫描方向切换信号CSV被输入至栅极而导通的晶体管NT66的源极电位，成为(VDD-Vt)的电位。因此，(VDD-Vt)的电位被输入至第3段的移位缓存器电路部533的晶体管NT27的栅极。此外，H电位(VDD)的移位输出信号SR12被输入至晶体管NT21的栅极。此外，L电位的移位信号SR4从第4段的移位缓存器电路部534输入至晶体管NT22的栅极。借此，晶体管NT21及NT27成为导通状态，且晶体管NT22成为关断状态。因此，L电位的电位经由晶体管NT21而从负侧电位VBB所供应，因此节点ND1的电位会下降至L电位。借此，晶体管NT25及NT26成为关断状态。在此状态下，输入于晶体管NT27的漏极的频率信号CKV1会从L电位上升至H电位。借此，由于第3段的移位缓存器电路部533的节点ND2的电位上升至H电位，因此晶体管NT24成为导通状态。此时，由于L电位的使能信号ENB1被供应至晶体管NT24的漏极，因此晶体管NT24的源极电位(节点ND3的电位)保持在L电位。
之后，在第5实施例中，使能信号ENB1的电位从L电位上升至H电位。借此，第3段的移位缓存器电路部533的节点ND3的电位上升至H电位。此时，第3段的移位缓存器电路部533的节点ND2的电位，是以电容22而保持晶体管NT24的栅极—源极间电压的方式，伴随着节点ND3的电位上升而升高。借此，第3段的移位缓存器电路部533的节点ND2的电位，上升至比VDD还高阈值电压(Vt)以上的预定电压(Vβ)的量的电位(VDD+Vβ＞VDD+Vt)为止。此时的节点ND2的电位(VDD+Vβ)，是比上述第1实施例的上升后的节点ND2的电位(VDD+Vα)还高的电位。之后，从第3段的移位缓存器电路部533的节点ND2中，输出具有VDD+Vt以上的电位(VDD+Vβ)的H电位的移位信号SR3。
H电位(VDD+Vβ)的移位信号SR3，输入至晶体管NT68的漏极。因此，通过将VDD的扫描方向切换信号CSV输入至栅极而导通的晶体管NT68的源极电位，成为(VDD-Vt)的电位。因此，(VDD-Vt)的电位被输入至第4段的移位缓存器电路部534的晶体管NT37的栅极。此外，H电位(VDD)的移位输出信号SR13，输入至晶体管NT31的栅极。此外，L电位的移位信号SR5，由于晶体管NT67，从第5段的移位缓存器电路部535输出至晶体管NT32的栅极。借此，晶体管NT31及NT37均成为导通状态，且晶体管NT32成为关断状态。因此经由晶体管NT31从负侧电位VBB来供应L电位的电位，借此使节点ND1的电位降低至L电位。借此，晶体管NT35及NT36均成为导通状态。之后，输入至晶体管NT37的漏极的频率信号CKV2的电位，从L电位上升至H电位。借此，由于第4段的移位缓存器电路部534的节点ND2的电位上升至H电位，因此，晶体管NT34成为导通状态。此时，由于L电位的使能信号ENB2被供应至晶体管NT34的漏极，因此晶体管NT34的源极电位(节点ND3的电位)保持在L电位。
之后，在第5实施例中，使能信号ENB2的电位从L电位上升至H电位。借此，第4段的移位缓存器电路部534的节点ND3的电位上升至H电位。此时，第4段的移位缓存器电路部534的节点ND2的电位，是以电容32保持晶体管NT34的栅极—源极间电压的方式，伴随着节点ND3的电位上升而升高。借此，第4段的移位缓存器电路部534的节点ND2的电位，上升至比VDD还高阈值电压(Vt)以上的预定电压(Vβ)的量的电位(VDD+Vβ＞VDD+Vt)为止。之后，从第4段的移位缓存器电路部534的节点ND2，输出具有VDD+Vt以上的电位(VDD+Vβ)的H电位的移位信号SR4。
在第5段的移位缓存器电路部535及第6段之后的移位缓存器电路部中，也进行与上述第3段及第4段的移位缓存器电路部533及534相同的动作。即，在第5段的移位缓存器电路部535中，使频率信号CKV1上升至H电位，借此使节点ND2的电位上升之后，使使能信号ENB1上升至H电位，借此，使节点ND2的电位更进一步上升，而成为H电位(VDD+Vβ＞VDD+Vt)的电位。在第5段的下一段的移位缓存器电路部中，使频率信号CKV2上升至H电位，借此使节点ND2的电位上升之后，使使能信号ENB2上升至H电位，借此，使节点ND2的电位更进一步上升，而成为H电位(VDD+Vβ＞VDD+Vt)的电位。在各段的移位缓存器电路部中，交互进行此动作。借此，可依序将各段的移位缓存器电路部所输出的移位信号的电位，上升至H电位(VDD+Vβ＞VDD+Vt)。
此第5实施例的V驱动器的上述动作之外的动作，与上述第3实施例的V驱动器的动作相同。
如上所述，在第5实施例中，连接在第3段之后的移位缓存器电路部533至535的输出有移位输出信号SR13至SR15的节点ND3的晶体管NT24、NT34、NT44的漏极，被交互供应时序互为不同的使能信号ENB1及ENB2，借此，例如在第3段之后的移位缓存器电路部533中，与上述第3实施例的移位缓存器电路部513相同，相比于晶体管NT24的漏极连接在固定的正侧电位VDD侧的情形，更可提高晶体管NT24的栅极电位(VDD+Vβ＞VDD+Vt)，因此更可确实地将晶体管NT24保持在导通状态。
此外，在第5实施例中，采用时序互为不同的使能信号ENB1及ENB2，借此，例如在互为邻接的移位缓存器电路部533及534中，配合移位缓存器电路部533的晶体管NT24与移位缓存器电路部534的晶体管NT34分别响应于频率信号CKV1及CKV2而导通的时序，而将晶体管NT24与晶体管NT34的源极电位，从VBB变动为VDD。此外，在移位缓存器电路部533的晶体管NT24与移位缓存器电路部534的晶体管NT34分别响应于频率信号CKV1及CKV2而成为关断状态之前，可将晶体管NT24与晶体管NT34的源极电位保持在VDD。借此可抑制在晶体管NT24与晶体管NT34分别响应于频率信号CKV1及CKV2而成为关断为止之间，起因于晶体管NT24与晶体管NT34的源极电位成为VBB，而使晶体管NT24与晶体管NT34的栅极电位产生变动的问题。此时，在晶体管NT24(NT34)的栅极电位被输入至下一段的移位缓存器电路部534(535)的晶体管NT37(NT47)的情况下，可抑制晶体管NT37(NT47)的动作的不稳定。此外，也可抑制因晶体管NT37(NT47)的动作的不稳定而使晶体管NT37(NT47)导通的时序产生延迟，因此可抑制频率信号经由晶体管NT37(NT47)而输入至晶体管NT34(NT44)的栅极时的时序的延迟。
此外，如上所述，在第5实施例中，在移位缓存器电路部533至535中，频率信号CKV1及CKV2被交互供应至晶体管NT24、NT34、NT44的栅极，且将时序互为不同的使能信号ENB1及ENB2供应至漏极。借此，例如在第3段的移位缓存器电路部533中，伴随着因频率信号CKV1而使晶体管NT24的栅极电位从L电位(VBB)上升至H电位(VDD)，使晶体管NT24成为导通状态之后，可通过使能信号ENB1，使晶体管NT24的源极电位从L电位(VBB)上升至H电位(VDD)。借此，可使此时的晶体管NT24的栅极电位，仅仅上升晶体管NT24的源极电位的上升量(Vβ)。此外，在第4段的移位缓存器电路部534中，伴随着因频率信号CKV2而使晶体管NT34的栅极电位从L电位(VBB)上升至H电位(VDD)，使晶体管NT34成为导通状态之后，可通过使能信号ENB2使晶体管NT34的源极电位从L电位(VBB)上升至H电位(VDD)。借此，可使此时的晶体管NT34的栅极电位，仅仅上升晶体管NT34的源极电位的上升量(Vβ)。借此，相比于晶体管NT24及晶体管NT34的漏极连接在固定的正侧电位VDD侧的情形，更可提高移位信号SR3及SR4的电位(VDD+Vβ＞VDD+Vt)，因此更可容易地将移位信号SR3及SR4的电位，提高为比VDD还高阈值电压(Vt)以上的电位。因此，可更容易地将具有VDD+Vt以上的电位的移位信号SR3及SR4，分别供应至与第1段栅极线连接的逻辑合成电路部832的晶体管NT91的栅极与晶体管NT92的栅极。借此，更可抑制经由逻辑合成电路部832的晶体管NT91及晶体管NT92而输出至第1段栅极线的移位输出信号Gate1的电位，下降阈值电压(Vt)的量。
此外，在第5实施例中，采用时序互为不同的使能信号ENB1及ENB2，借此，例如可配合第3段的移位缓存器电路部533的晶体管NT27，以及第4段的移位缓存器电路部534的晶体管NT37的导通的时序，使晶体管NT27及晶体管NT37的源极电位从L电位(VBB)上升至H电位(VDD)。此外，在移位缓存器电路部533的晶体管NT27与移位缓存器电路部534的晶体管NT37分别成为关断状态为止，可将晶体管NT27与晶体管NT37的源极电位保持在H电位。借此可抑制在晶体管NT27与晶体管NT37分别成为关断为止之间，起因于晶体管NT27与晶体管NT37的源极电位下降为L电位(VBB)而使晶体管NT27与晶体管NT37的栅极电位下降的问题。此时，也可抑制从第3段的移位缓存器电路部533的节点ND2所输出的移位信号SR3的电位，以及从第4段的移位缓存器电路部534的节点ND2所输出的移位信号SR4的电位降低。借此可抑制移位信号SR3输入至栅极的逻辑合成电路部832的晶体管NT91的动作，以及移位信号SR4输入至栅极的逻辑合成电路部832的晶体管NT92的动作产生不稳定。
第5实施例的其它效果，与上述第3实施例相同。
(第6实施例)第6实施例具备与第5实施例大致相同的构成。参照图13，与第5实施例不同之处在于将构成多段的移位缓存器电路部541至515、扫描方向切换电路部640、输入信号切换电路部740、多段的逻辑合成电路部841至843、以及电路部940的晶体管，变更为p沟道型晶体管。在图13中，为了简化附图，仅显示了5段份的移位缓存器电路部541至545，以及3段份的逻辑合成电路部841至843，但实际上配置有对应像素数目的移位缓存器电路部及逻辑合成电路部。
接下来参照图13及图14，来说明第6实施例的V驱动器的动作。
在此第6实施例的V驱动器中，将针对图12所示的第5实施例的开始信号STV、频率信号CKV1、频率信号CKV2、使能信号ENB、使能信号ENB1、使能信号ENB2及反转使能信号XENB的H电位及L电位进行反转后的波形信号，加以输入以做为开始信号STV、频率信号CKV1、频率信号CKV2、使能信号ENB、使能信号ENB1、使能信号ENB2及反转使能信号XENB。借此，从第6实施例的移位缓存器电路部541至545中，将具有来自第5实施例的移位缓存器电路部531至535的移位信号SR1至SR5的H电位及L电位进行反转后的波形的信号加以输出。此外，从第6实施例的逻辑合成电路部841至843，将具有第5实施例的逻辑合成电路部831至833所输出的输出信号Dummy、Gate1、Gate2的H电位及L电位进行反转后的波形的信号加以输出。此第6实施例的V驱动器的其它动作，与上述第5实施例的V驱动器的动作相同。
在第6实施例中，通过如上的构成，可抑制V驱动器的消耗电流的增加等，因此可获得与上述第5实施例相同的效果。
(第7实施例)参照图15，在此第7实施例中，说明在图1所示的第1实施例的液晶显示装置中，将本发明适用于用来驱动(扫描)漏极线的H驱动器的情形。
如图15所示，在此第7实施例的液晶显示装置的H驱动器4的内部，与图2所示的第1实施例的V驱动器5相同，设置了多段的移位缓存器电路部51至55、扫描方向切换电路部60、输入信号切换电路部70、多段的逻辑合成电路部81至83。在图15中，为了简化附图，仅显示了5段份的移位缓存器电路部51至55及3段份的逻辑合成电路部81至83，但实际上配置有对应像素数目的移位缓存器电路部及逻辑合成电路部。在第7实施例中，逻辑合成电路部81至83与水平开关3互相连接。
具体而言，水平开关3包含对应逻辑合成电路部81至83的段数的n沟道晶体管NT121至NT123。以下分别将n沟道晶体管NT121至NT123称为晶体管NT121至NT123。
此外，晶体管NT121的源极连接于虚设栅极线，且漏极连接于视频信号线(Video)。此晶体管NT121的栅极连接于逻辑合成电路部81的节点ND4。此外，晶体管NT122的源极连接在第1段的漏极线，且漏极连接于视频信号线(Video)。此晶体管NT122的栅极连接于逻辑合成电路部82的节点ND4。此外，晶体管NT123的源极连接于第2段的漏极线，而且漏极连接于视频信号线(video)。此晶体管NT123的栅极连接于逻辑合成电路83的节点ND4。
接下来参照图15，来说明第7实施例的液晶显示装置的水平开关3及H驱动器4的动作。在此第7实施例的H驱动器4中，从各段的逻辑合成电路部81至83依序输出的H电位的输出信号，分别输入至所对应的水平开关3的晶体管NT121至NT123的栅极。借此，水平开关3的各段晶体管NT121至NT123依序成为导通状态。因此，视频信号经由水平开关3的各段晶体管NT121至NT123，从视频信号线(Video)依序输出至各段的漏极线。此第7实施例的H驱动器4的上述以外的动作，与上述第1实施例的V驱动器5的动作相同。
在第7实施例中，通过上述的构成，即使在H驱动器4中，也可获得抑制消耗电流的增加等的效果。
(第8实施例)参照图16，在此第8实施例中，说明将本发明适用于包含具有n沟道晶体管的像素的有机电激发光显示装置的情形。
即，如图16所示，在第8实施例中，是在基板1b上形成显示部6，在此显示部6以矩阵状来配置像素60，该像素60包含n沟道晶体管61及62(以下称为晶体管61及62)、辅助电容63、阳极64、阴极65、以及夹持在阳极64与阴极65之间的有机电激发光元件66。在图16的显示部6，显示了1个像素的构成。此外，晶体管61的源极连接于晶体管62的栅极与辅助电容63的一方电极，且漏极连接于漏极线。该晶体管61的栅极连接在栅极线。此外，晶体管62的源极连接于阳极64，漏极则连接于电流供应线(图中未显示)。
第8实施例的有机电激发光显示装置的上述部分以外的构成，与图1所示的第1实施例的液晶显示装置相同。
在第8实施例中，通过上述的构成，在有机电激发光显示装置中，也可抑制V驱动器5的电力消耗的增加等，因此可获得与上述第1实施例的相同的效果。此外，即使在对有机电激发光显示装置进行双向扫描时，也可抑制V驱动器5的电力消耗的增加。
(第9实施例)参照图17，在此第9实施例中，说明将本发明适用于包含具有p沟道晶体管的像素的有机电激发光显示装置的情形。
也即，如图17所示，在第9实施例中，是在基板1c上形成显示部6a，在此显示部6a以矩阵状来配置像素60a，该像素60a包含p沟道晶体管61a及62a(以下称为晶体管61a及62a)、辅助电容63a、阳极64a、阴极65a、以及夹持在阳极64a与阴极65a之间的有机电激发光元件66a。在图17的显示部6a，显示了1个像素的构成。此外，晶体管61a的源极连接于漏极线，且漏极连接于晶体管62a的栅极与辅助电容63a的一方电极。晶体管61a的栅极连接于栅极线。此外，晶体管62a的源极连接于电流供应线(图中未显示)，漏极则连接于阳极64a。
第9实施例的有机电激发光显示装置的上述部分以外的构成，与图4所示的第2实施例的液晶显示装置相同。
在第9实施例中，通过上述的构成，在有机电激发光显示装置中，也可抑制V驱动器5a的电力消耗的增加等，因此可获得与上述第2实施例相同的效果。此外，即使在对有机电激发光显示装置进行双向扫描时，也可抑制V驱动器5a的电力消耗的增加。
此次所揭示的实施例，所有的说明均仅仅用于例示，并非具有限制性含义。本发明的范围并非由上述实施例的说明，而是由权利要求所揭示，此外，在与权利要求同等的意义及范围内，本发明的范围包含所有的变更。
例如，在上述第1至第9实施例中，显示出将本发明用于液晶显示装置及有机电激发光显示装置的例子，但是本发明并不限定于此，也可适用于液晶显示装置及有机电激发光显示装置以外的显示装置。
此外，在上述第1至第9实施例中，显示出将本发明用于H驱动器及V驱动器中任一个例子，但是本发明并不限定于此，也可将本发明用于H驱动器及V驱动器两者。在此情况下，更可抑制电力消耗的增加。
此外，在上述第1至第9实施例中，显示出以相对于扫描方向为预定段的下一段的移位信号来做为第1信号，并且以相对于扫描方向为预定段的前一段的移位信号来做为第2信号而加以采用，但是本发明并不限定于此，只要第1信号及第2信号不会成为可使晶体管同时导通的电位者，也可采用移位信号以外的信号，来作为第1信号及第2信号。
此外，在上述第7实施例中，显示出均以n沟道晶体管，来构成本发明的H驱动器所采用的晶体管的例子，但是本发明并不限定于此，也可均以p沟道晶体管，来构成本发明的H驱动器所采用的晶体管。
此外，在采用n沟道晶体管的第1、第3、第5、第7及第8实施例中，可通过n沟道晶体管来构成所有的电容。此外，在采用p沟道晶体管的第2、第4、第6、第9实施例中，可通过p沟道晶体管来构成所有的电容。
权利要求
1.一种显示装置，具备移位缓存器电路，该移位缓存器电路包含移位缓存器电路部(51、52、53、54、55、501、502、503、504、505、511、512、513、514、515、521、522、523、524、525、531、532、533、534、535、541、542、543、544、545)，具备第1电路部(51a、52a、53a、54a、55a、501a、502a、503a、504a、505a、511a、512a、513a、514a、515a、521a、522a、523a、524a、525a、531a、532a、533a、534a、535a、541a、542a、543a、544a、545a)及第2电路部(51b、52b、53b、54b、55b、501b、502b、503b、504b、505b、511b、512b、513b、514b、515b、521b、522b、523b、524b、525b、531b、532b、533b、534b、535b、541b、542b、543b、544b、545b)，第1电路部具有连接于第1电位侧的第1晶体管(NT 1、NT 11、NT 21、NT 31、NT 41、PT1、PT 11、PT 21、PT 31、PT 41)、连接于频率信号线并响应第1信号而导通的第2晶体管(NT 2、NT 12、NT 22、NT 32、NT 42、PT 2、PT12、PT 22、PT 32、PT 42)，第2电路部具有响应频率信号而导通的第3晶体管(NT 4、NT 14、NT 24、NT 34、NT 44、PT 4、PT 14、PT 24、PT 34、PT 44)、连接于上述第1电位侧的第4晶体管(NT 5、NT 15、NT 25、NT 35、NT 45、PT 5、PT 15、PT 25、PT 35、PT 45)、连接于上述第3晶体管的栅极与上述第1电位之间的第5晶体管(NT 6、NT 16、NT 26、NT 36、NT 46、PT 6、PT 16、PT 26、PT 36、PT 46)、以及连接于上述第3晶体管的栅极与上述频率信号线之间，并响应第2信号而导通，借此将上述频率信号供应至上述第3晶体管的栅极的第6晶体管(NT 7、NT 17、NT 27、NT 37、NT 47、PT 7、PT 17、PT 27、PT37、PT 47)，而该第2信号可获得不与输入有上述第1信号的上述第2晶体管的导通状态的期间相重叠的导通状态的期间；扫描方向切换电路部(60、600、610、620、630、640)，用来切换扫描方向；以及输入信号切换电路部(70、700、710、720、730、740)，用来切换上述第1信号及第2信号，该第1信号及第2信号对应上述扫描方向，而各自被供应至上述第2晶体管的栅极与上述第6晶体管的栅极。
2.根据权利要求1所述的显示装置，其中，上述移位缓存器电路部设置多个段；上述第1信号是相对于上述扫描方向为预定段的下一段的上述移位缓存器电路部的移位信号；上述第2信号是相对于上述扫描方向为上述预定段的前一段的上述移位缓存器电路部的移位信号。
3.根据权利要求1所述的显示装置，其中，在上述第3晶体管的栅极与源极之间，连接有电容(C 2、C 12、C 22、C 32、C 42)；上述第1信号及第2信号为上述第3晶体管的栅极电位。
4.根据权利要求3所述的显示装置，其中，上述第3晶体管的漏极连接于第2电位侧。
5.根据权利要求3所述的显示装置，其中，上述第3晶体管的漏极连接于用来供应使上述第1电位及第2电位进行周期性切换的周期信号的周期信号线。
6.根据权利要求5所述的显示装置，其中，上述移位缓存器电路部设置多个段，且上述周期信号线包含第1周期信号线及第2周期信号线；在上述第3晶体管的漏极，在每一段交互连接有上述第1周期信号线及上述第2周期信号线。
7.根据权利要求1所述的显示装置，其中，上述输入信号切换电路部包含连接于上述第2晶体管的栅极的第7晶体管(NT 61、NT 63、NT 65、NT 67、NT 69、PT 61、PT 63、PT 65、PT 67、PT 69)、及第8晶体管(NT 71、NT 73、NT 75、NT 77、NT 79、PT 71、PT 73、PT 75、PT 77、PT 79)，并包含连接于上述第6晶体管的栅极的第9晶体管(NT72、NT 74、NT 76、NT 78、NT 80、PT 72、PT 74、PT 76、PT 78、PT 80)、以及第10晶体管(NT 62、NT 64、NT 66、NT 68、NT 70、PT62、PT 64、PT 66、PT 68、PT 70)；在往第1方向进行扫描时，通过上述第7晶体管的导通而将上述第1信号供应至上述第2晶体管的栅极，并且通过上述第10晶体管的导通而将上述第2信号供应至上述第6晶体管的栅极；在往与第1方向相反的第2方向进行扫描时，通过上述第8晶体管的导通而将上述第1信号供应至上述第2晶体管的栅极，并且通过上述第9晶体管的导通而将上述第2信号供应至上述第6晶体管的栅极。
8.根据权利要求1所述的显示装置，其中，上述第1晶体管在响应上述第1信号而导通的上述第2晶体管处于导通状态的期间，成为关断状态；上述第5晶体管在响应上述第2信号而导通的上述第6晶体管处于导通状态的期间，成为关断状态。
9.根据权利要求1所述的显示装置，其中，上述第5晶体管具备在上述第4晶体管为导通状态时，使上述第3晶体管成为关断状态的功能。
10.根据权利要求1所述的显示装置，其中，至少上述第1晶体管、上述第2晶体管、上述第3晶体管、上述第4晶体管、上述第5晶体管及上述第6晶体管，为相同导电类型的晶体管。
11.根据权利要求1所述的显示装置，其中，上述第1晶体管、上述第2晶体管、上述第5晶体管及上述第6晶体管中的至少一个，具备互相电性连接的2个栅极电极。
12.根据权利要求1所述的显示装置，其中，在上述第5晶体管的栅极与上述第2晶体管之间，连接有第1二极管(NT 3、NT 13、NT 23、NT 33、NT 43、PT 3、PT 13、PT 23、PT 33、PT 43)，在上述第3晶体管的栅极与上述第6晶体管之间，连接有第2二极管(NT 8、NT 18、NT 28、NT 38、NT 48、PT 8、PT 18、PT 28、PT 38、PT 48)。
13.根据权利要求12所述的显示装置，其中，上述第1二极管包含形成有二极管连接的第11晶体管，且上述第2二极管系包含形成有二极管连接的第12晶体管；上述第11晶体管及上述第12晶体管与上述第1晶体管、上述第2晶体管、上述第3晶体管、上述第4晶体管、上述第5晶体管及上述第6晶体管，为相同导电类型的晶体管。
14.根据权利要求1所述的显示装置，其中，上述移位缓存器电路适用于用来驱动栅极线的移位缓存器电路，以及用来驱动漏极线的移位缓存器电路中的至少之一。
15.一种显示装置，具备移位缓存器电路，该移位缓存器电路包含第1移位缓存器电路部(52、53、54、55、502、503、504、505、512、513、514、515、522、523、524、525、532、533、534、535、542、543、544、545)，由第1导电类型的晶体管所构成，并输出第1移位信号；第2移位缓存器电路部(52、53、54、55、502、503、504、505、512、513、514、515、522、523、524、525、532、533、534、535、542、543、544、545)，由第1导电类型的晶体管所构成，并输出第2移位信号，并且配置在上述第1移位缓存器电路部的下一段；以及逻辑合成电路部(81、82、83、801、802、803、811、812、813、821、822、823、831、832、833、841、842、843)，对上述第1移位信号及第2移位信号进行逻辑合成，并输出移位输出信号。
16.根据权利要求15所述的显示装置，其中，上述逻辑合成电路部包含第1导电类型的第1晶体管(NT 81、NT 91、NT 101、PT 81、PT 91、PT 101)，源极/漏极的一方连接于用来供应使第1电位及第2电位进行切换的第1信号的第1信号线，并且上述第1移位信号被输入至栅极；以及第1导电类型的第2晶体管(NT 81、NT 91、NT 101、PT 81、PT 91、PT 101)，源极/漏极的一方连接于上述第1晶体管的源极/漏极的另一方，并且上述第2移位信号被输入至栅极；在上述第1移位信号及上述第2移位信号为上述第1电位时，上述第1晶体管及上述第2晶体管均为导通状态，并且从上述第1信号线，将上述第1电位的上述第1信号供应至上述第1晶体管的源极/漏极的一方，借此，上述第1电位的上述移位输出信号经由上述第1晶体管及上述第2晶体管而输出；在上述第1移位信号从上述第1电位变化为上述第2电位时，从上述第1信号线，将上述第2电位的上述第1信号供应至上述第1晶体管的源极/漏极的一方，借此，上述第2电位的上述移位输出信号经由上述第1晶体管及上述第2晶体管而输出。
17.根据权利要求16所述的显示装置，其中，在上述第1信号成为上述第2电位的期间，上述移位输出信号被强制性保持在上述第2电位。
18.根据权利要求16所述的显示装置，其中，上述逻辑合成电路部包含电位固定电路部(81a、82a、83a、801a、802a、803a、811a、812a、813a、821a、822a、823a、831a、832a、833a、841a、842a、843a)，其在上述第1移位信号从上述第1电位变化为上述第2电位之后，用来将上述输出信号固定在上述第2电位。
19.根据权利要求18所述的显示装置，其中，上述电位固定电路部包含第1导电类型的第3晶体管(NT 83、NT 93、NT 103、PT 83、PT 93、PT 103)，其连接于上述第2电位侧及上述第2晶体管之间，且在上述第1移位信号成为上述第2电位时，将上述第1电位的预定信号输入于栅极，借此而成为导通状态。
20.根据权利要求19所述的显示装置，其中，上述移位缓存器电路包含第2移位缓存器电路部的下一段的第3移位缓存器电路部；在上述第1移位信号从上述第1电位变化为上述第2电位时，从上述第3移位缓存器电路部，将上述第1电位的输出信号输入至上述第3晶体管的栅极。
21.根据权利要求19所述的显示装置，其中，在上述第3晶体管的栅极，从用来供应使上述第1电位及上述第2电位进行切换的第2信号的第2信号线，供应上述第2信号；在上述第1移位信号成为上述第2电位时，上述第1电位的上述第2信号从上述第2信号线输入至上述第3晶体管的栅极。
22.根据权利要求19所述的显示装置，其中，在上述第3晶体管的栅极与源极之间，连接有第1电容(C 81、C 91、C 101)。
23.根据权利要求19所述的显示装置，其中，上述电位固定电路部包含连接于上述第3晶体管的栅极，并进行二极管连接的第1导电类型的第4晶体管(NT 85、NT 86、NT 95、NT 96、NT 105、NT 106、PT 85、PT 86、PT 95、PT 96、PT 105、PT 106)；上述预定信号经由上述第4晶体管而输入至上述第3晶体管的栅极。
24.根据权利要求19所述的显示装置，其中，上述第3晶体管在上述第1移位信号及上述第2移位信号为上述第1电位时，成为关断状态。
25.根据权利要求24所述的显示装置，其中，上述电位固定电路部包含第1导电类型的第5晶体管(NT 84、NT 94、NT 104、PT 84、PT 94、PT 104)，其连接于上述第2电位侧与上述第3晶体管的栅极之间，在上述第1移位信号及上述第2移位信号为上述第1电位时，经由上述第1晶体管及上述第2晶体管，将上述第1电位的上述输出信号输入至栅极，借此成为导通状态。
26.根据权利要求16所述的显示装置，其中，上述第1移位缓存器电路部包含第6晶体管(NT 14、NT 24、NT 34、NT 44、PT 14、PT 24、PT 34、PT 44)，在漏极供应上述第1电位，且栅极连接于输出有上述第1移位信号的节点；以及第2电容(C 12、C 22、C 32、C 42)，连接于上述第6晶体管的栅极与源极之间；上述第2移位缓存器电路部包含第7晶体管(NT 14、NT 24、NT34、NT 44、PT 14、PT 24、PT 34、PT 44)，在漏极供应上述第1电位，且栅极连接于输出有上述第2移位信号的节点；以及第3电容(C 12、C 22、C 32、C 42)，连接于上述第7晶体管的栅极与源极之间；上述第6晶体管的栅极电位以维持上述第2电容所连接的上述第6晶体管的栅极-源极间电压的方式，随着上述第6晶体管的源极电位的上升或下降而上升或下降；上述第7晶体管的栅极电位以维持上述第3电容所连接的上述第7晶体管的栅极-源极间电压的方式，随着上述第7晶体管的源极电位的上升或下降而上升或下降。
27.根据权利要求26所述的显示装置，其中，在上述第6晶体管的漏极，连接有用来供应使上述第1电位及上述第2电位进行切换的第3信号的第3信号线，且对栅极供应第1频率信号；在上述第7晶体管的漏极，连接有用来供应上述第3信号的上述第3信号线，且对栅极供应第2频率信号；上述第3信号在上述第1频率信号从上述第2电位成为上述第1电位之后，以及上述第2频率信号从上述第2电位成为上述第1电位之后，分别从上述第2电位切换为上述第1电位。
28.根据权利要求26所述的显示装置，其中，在上述第6晶体管的漏极，连接有用来供应使上述第1电位及上述第2电位进行切换的第3信号的第3信号线，且对栅极供应第1频率信号；在上述第7晶体管的漏极，连接有用来供应使上述第1电位及上述第2电位进行切换的第4信号的第4信号线，且对栅极供应第2频率信号；上述第3信号在上述第1频率信号从上述第2电位成为上述第1电位之后，从上述第2电位切换为上述第1电位；上述第4信号在上述第2频率信号从上述第2电位成为上述第1电位之后，从上述第2电位切换为上述第1电位。
全文摘要
本发明提供一种具备可抑制电力消耗的增加的移位缓存器电路的显示装置。此显示装置具备移位缓存器电路，该移位缓存器电路包含移位缓存器电路部，具备第1电路部及第2电路部，第1电路部具有响应第1信号而导通的第2晶体管；第2电路部具有响应第2信号而导通的第6晶体管，而该第2信号可获得不与上述第2晶体管的导通状态的期间相重叠的导通状态的期间；以及输入信号切换电路部，用来切换各自供应至第2及第6晶体管的第1及第2信号。
文档编号G11C19/00GK1783174SQ20051012592
公开日2006年6月7日 申请日期2005年11月25日 优先权日2004年11月25日
发明者千田满, 堀端浩行 申请人:三洋电机株式会社