专利名称：包括横向晶闸管和俘获层的硅绝缘体读写非易失性存储器的制作方法
技术领域：
本发明涉及集成电路的存储单元设计。
背景技术：
在所属领域中存在许多不同类型的存储单元设计，各有其自己的优点和缺点。例如，动态随机存取存储器(DRAM)单元包括一个电容器和一个存取晶体管。这种单元设计有利之处在于它可以做得非常密集。但是，DRAM单元是易失性的，也就是说，在从器件上去电后，这些单元会丢失它们所存储的数据。此外，DRAM单元，即使在有电时，也必须定期刷新，以保持它们的数据状态。静态随机存取存储器(SRAM)单元的有利之处在于它可以非常快地存取。但是，SRAM单元要提取较大量的电流，且不是很密集，因为它们通常在单个单元的设计中要有4或6个晶体管。此外，这些单元，和DRAM单元一样，也是易失性的。电可擦除可编程只读存储器(EEPROM)单元，例如闪存单元，是非易失性的、相当密集且读出快。但是，这些单元要花时间写入和擦除，且在一定数量的写入/擦除周期后易于磨损。
因此，本领域继续在寻找一种存储单元设计，它既有上述单元的优点，又没有它们的负面效果。在这方面，硅(或半导体)绝缘体(SOI)技术提供了令人感兴趣的备选方案。例如，在S.Okhonin等人的“A SOICapacitor-less IT-DRAM Concept”(2001 IEEE国际SOI会议，0-7803-6739-1/01(2001年10月1日))和P.Fazan等人的“Capacitor-less IT-DRAM Concept”(2002 IEEE国际SOI会议，pg.10-13，0-7803-7439-b/02(2002年10月2日))中，这两篇文章的内容通过引用全部结合在本文中，都建议使用单个晶体管来制造DRAM单元。存储单元的状态由浮体电位和关联的SOI晶体管电导来定义。通过在存储器晶体管的浮体中结合过量的空穴(正电荷)或过量的电子(负电荷)，体电位以及逻辑“1”和“0”存储器状态，即可被改变。但是，这种单元是易失性的，而且会有可靠性和滞后问题，这些问题最终会影响单元性能和存储器状态保持。而且，和典型的DRAM单元一样，它需要刷新。
本发明人在美国公布的专利申请US2004/0041206(序列号10/425,483，2003年4月29日提交)和2004/0041208(序列号10/232,846，2002年8月30日提交)中也提出了非易失性型的一个晶体管SOI浮体RAM单元，这两份专利的内容通过引用全部结合在本文中。在这些申请中，将电荷俘获层加到存取晶体管的下面，以提供一种材料，在其上可存储电荷。因此改进的一个晶体管单元是非易失性的，且还享有改进的可伸缩性、可靠性和性能。
本发明人在2003年7月2日提交的美国专利申请No.10/612,793中公开了另一种一个晶体管单元方法，其内容通过引用全部结合在本文中。在此方法中，将p-i-n二极管附连到晶体管的源/漏区之一，且单元的逻辑电平存储在本征区，它实质上起电介质作用。p-i-n二极管可以单独选通，与存取晶体管的选通无关，并实质上起到负微分电阻(NDR)器件的作用。但是，这种单元设计是易失性的，并要求刷新，因此限制了其实用性。
在所属领域已提出了使用晶闸管的其它NDR方法。例如，在Farid Nemati等人的“A Novel High-Density，Low Voltage SRAM Cellwith a Vertical NDR Device”(1998 Symp.on VLSI Tech.Digest ofTechnical Papers，§7.3，pg.66-67(1998))和Farid Nemati等人的“ANovel Thyristor-Based SRAM Cell(T-RAM)for High Speed，Low-Voltage，Giga-Scale Memories”(IEDM，11.5.1，pg.283-286(1999))(Nemati参考文献)中，这两篇文章的内容通过引用全部结合在本文中，建议将负微分电阻(NDR)纵向晶闸管(p-n-p-n器件)与存取晶体管结合使用，得到的单元设计在性能上类似于SRAM单元。晶闸管在写操作期间被选通，以改进导通和断开速度。这种单元在性能上像SRAM，但在密度上像DRAM。但该单元也是易失性的，并要求刷新。
在美国公布的专利申请2004/0041212(序列号10/232,855，2002年8月30日提交)(‘212申请)中公开的另一晶闸管方法中，其内容通过引用全部结合在本文中，在一个晶体管单元中使用了选通晶闸管。晶闸管连接到存取晶体管的外延上升源极，并层叠在存取晶体管上，使用的是金属引发横向结晶技术。因此，在这种基于晶闸管的方法中，晶闸管不是全部形成在衬底中，在某种意义上，其性质为部分横向和部分纵向。但是，通过将部分晶闸管横向形成在存取晶体管上，就可制造具有更快性能的密集单元。但是这种单元制造起来也相对复杂，而且又是易失性的并要求刷新。
图1示出了以上引述的基于晶闸管的方法(例如Nemati参考文献和‘212申请)的示范示意图。该单元包括N沟道存取晶体管118，其n+漏极121连接到位线(BL)112，并受第一字线(WL1)114控制。存取晶体管118串联到晶闸管120，该晶闸管由于其p-n-p-n结构，被画成两个串联的二极管。存取晶体管118的n+源极123包括晶闸管120的一端(阴极)，并包括该单元的存储节点，在此存储逻辑状态“0”或“1”，这在以后解释。晶闸管120被第二字线(WL2)116选通，这改进了单元的开关速度。晶闸管120的另一端(阳极)，p+区125，连接到基准电压(Vref)，基准电压设置在器件的工作电压(Vcc大约为2.0到2.5伏)和地(0伏)之间，并可以是1.0伏左右。
图2示出用于写和读图1单元的条件。当向单元写入逻辑“1”状态时，两个字线114和116都接通，位线112仍为低。存储(阴极)节点123取位线电位(低)，而晶闸管120的p+区(阳极)125保持在基准电压(Vref)。这就正向偏置晶闸管120，使它超过其转折电压(见图3)，因而进入高导电状态。结果，存储节点123的电位被升到接近Vref，且晶闸管中的结饱和。随后，当第一字线114被断开时，电荷停留在存储节点123上，相当于升高的电位，这代表逻辑“1”状态。然后，通过选通第一字线114，并感测位线112上电位的升高，就可读出该电荷。
写入逻辑状态“0”就意味着从存储节点123上去除由于较早饱和而引起的所有正电荷。为了写入逻辑“0”，如图2所示，第一位线112被升高，且很短时间以后第一字线114被升高。然后，第二字线116被选通，这显著增强了对以前存储的任何过量正载流子的去除。在第一字线114被断开后，位线112在短时期内保持高，这确保通过强导通晶体管118而通过位线112去除这些正载流子。由于在逻辑“0”状态时没有电荷存储在存储节点123上，因此没有电荷会流到位线112，这时通过在第一字线114上选通就读出“0”。因此，浮动位线112上的电位保持不变，如图2所示。
待机时，此时单元既不读出也不写入，逻辑“0”和“1”数据状态反映在晶闸管120的I-V曲线中，如图3所示。但这些数据状态不是十分稳定。如前所述，当逻辑“1”被存储时，正电位在存储节点123上浮动，因为该节点周围的结被反向偏置。但是，随着时间的推移，由于有限的漏电机制，例如在反向偏置结的耗尽层上空穴与电子的热复合，存储节点123上的正电位会下降，如图3中箭头所示。逻辑“1”数据状态的这种下降会在数十毫秒数量级的时间刻度上发生。同样，逻辑“0”数据状态也会降极。具体的说，存储节点123，它在存储“0”时接地，在数十毫秒数量级的时间刻度上，由于辐射效应和/或地噪声发射会缓慢升高其电位。
得到的效果是逻辑“1”和“0”状态之间的容限减少，这影响数据状态的完整性，最终影响存储器件的性能。因此，为确保高性能，可以需要定期刷新，以确保在数据状态之间有足够的容限，如同标准DRAM单元的情况。此外，这种基于晶闸管的方法是易失性的，因为在从器件上去电时，所存储的数据状态会丢失。这些基于晶闸管存储单元的数据状态降级、需要刷新、以及它们的易失性，都不是最佳的。
因此，每种上述单元都具有缺点，影响了它们的适用性。一种具有DRAM型密度、像SRAN的性能(快速)、非易失性、且可靠和易于制造的单元设计将会使所属领域受益。本公开提出了这样一种解决方案。
发明内容
本文公开的是一种改进的基于晶闸管的存储单元。在一个实施例中，使用硅绝缘体(SOI)技术将单元形成在浮动衬底中。该单元优选结合一个完全形成在浮动衬底中的横向晶闸管，该晶闸管由第二字线选通。晶闸管的阴极还包括存取晶体管的源极，其漏极连接到器件的位线，且该晶体管由第一字线选通。俘获层构建到浮动衬底中，并在写入单元时，加上脉冲，以对于逻辑状态“1”使空穴被俘获在俘获层上，而对于逻辑状态“0”使电子被俘获在俘获层上。将电荷俘获在俘获层上对存储的数据状态增加了额外的容限，防止它们的降级，并使单元成为非易失性的。
结合附图参阅以下详细说明，就可对本公开内容发明方面的实施例有最好的理解，附图包括图1示出现有技术基于晶闸管选通的存储单元的电路示意图。
图2示出用于写入和读出图1的存储单元的条件。
图3示出图1中存储单元的晶闸管的I-V曲线，并示出该单元的伪稳定逻辑“0”和“1”状态。
图4示出本发明改进的基于晶闸管选通的存储单元实施例的电路示意图。
图5示出图4的单元截面图，示出将俘获层和绝缘浮动衬底用于该单元。
图6示出用于写入和读出图4和5的存储单元的条件，包括提供额外的脉冲用于在俘获层中俘获电子或空穴。
图7示出图4和5中存储单元的晶闸管的I-V曲线，并示出该单元在逻辑“0”和“1”状态的容限改进。
图8A-8K用截面图示出制造图4和5的改进存储单元的步骤。
图9示出图4的改进存储单元的布局的顶视图。
具体实施例方式
图4和5分别示出了改进的基于晶闸管的单元设计10的电路示意图和截面图。单元10包括的元件类似于图1的基于晶闸管的单元，但有几个方面不同。首先，改进的单元10优选，但不必须，使用硅绝缘体技术形成，由此为每个单元提供一个浮动的衬底。如下详述，这就允许该单元提取较低的电流，并使用浮体效应来改进该单元的数据保持能力。第二，该单元设计优选，但不必须，结合一个完全形成在浮动硅衬底中的横向晶闸管。与基于纵向晶闸管的单元(例如Nemati参考文献)，或要求晶闸管至少部分形成在衬底上的单元(如‘212申请)相比，这使该单元相对容易制造。而且，每个单元的绝缘浮动衬底优选，但不必须，包括俘获层22，它用来对该单元提供非易失性，并有助于保持数据状态不随时间而降级。因此，所公开的单元具有改进的非易失性，可快速存取，并具有易于制造的密集布局。
图6示出用于写入和读出改进的单元设计10的条件。大部分写入/读出条件与图1-3所公开的单元无异。但是，优选将写入改为促进电荷在俘获层22上的存储，以改进单元性能。这些被俘获的电荷一般相当稳定，且在器件的使用寿命(如10年)内将保持不变，即使从器件上去电也如此。因此，和以前已知的基于晶闸管的存储单元方法不同，所公开的单元设计是非易失性的。
当向该单元写入逻辑“1”时，在通过第二字线16已停止晶闸管选通之后，且当第一字线14仍为高时，位线12被拉高(脉冲60)到Vcc，即器件的工作电压。存取晶体管18被强导通，因而在单元10的浮体中产生过量的空穴。这些过量的空穴漂移到俘获层22，在这里它们被俘获。将空穴俘获到俘获层22中建立了正电位，它又选通晶闸管20，甚至在第二字线16已被断开之后。这样，在存储逻辑“1”状态时，晶闸管20比它在其它情况下更强地导通，正如图7中箭头所示的电流增加所示。这样就加了额外的容限来克服上述逻辑“1”数据状态降级的效应。此外，被俘获空穴的正电位选通晶闸管20，从而维持晶闸管20进入“通”状态，即使从器件上去电。于是，即使在去电之后，该单元也维持逻辑“1”状态。因此，对于逻辑“1”状态的开关速度被加速了，因为存储的正电荷也降低了存取晶体管的阈值电压。简言之，在俘获层22上存储正电荷通常起到了增加通过存储单元的导电性的作用。
当向该单元写入逻辑“0”时，在通过第二字线16已停止晶闸管选通之后，且当第一字线14仍为高时，位线12被拉低(脉冲65)到-V，其可以是-1.5伏左右。这就前向偏置了在n+漏极(在位线上)和p-衬底之间形成的二极管，它产生电子，电子则被俘获在俘获层22中。因此俘获层22被充负电，这耗尽了来自存取晶体管18沟道区的大多数空穴载流子。这种效应趋向远离在晶闸管20上进行选通，并对存取晶体管18维持着强断开条件，漏电减少。这样，在存储逻辑“0”状态时，晶闸管20比它在其它情况下更强地断开，正如图7中箭头所示的电流减少所示。这样就加了额外的容限来克服上述逻辑“0”数据状态降级的效应。此外，被俘获的电子选通晶闸管20断开的趋势使晶闸管20和存取晶体管18进入“断开”状态，即使从器件上去电，这再次促进了逻辑“0”状态的稳定性。此外，存储的负电荷也增加了存取晶体管的阈值电压。简言之，在俘获层22上存储负电荷通常起到了降低通过存储单元的导电性的作用。
由于每个单元的浮动衬底部分32的体积很小，且由于这些层很薄，因此不需要在俘获层22上存储很多的电荷就可获得上述优点。
用于制造所公开的单元设计的步骤示于图8A-8K。所属领域的技术人员会理解，具有所公开功能的单元可用数种不同的方式、并使用未予示出的备选步骤来实现。所以，图示的过程仅应理解为示范性的。
工艺开始，衬底结构在两层结晶材料8和32(如硅)之间有一嵌入的氧化层24a，如图8A所示。这种嵌入的氧化物起始衬底常用在SOI技术中，且到处可获得。有源电路将形成于其上的结晶硅层32是轻p-掺杂的硅薄膜，它优选可具有厚度“t”大约为1000埃或更薄。必要时，这层可被抛光，以获得适合的厚度。
参阅图8B，衬底结构被屏蔽(未示出)，并将沟槽40向下蚀刻到嵌入的氧化层24a。虽未示出，但所属领域技术人员会理解，沟槽40包围所显示的结晶硅材料32，实际上形成一块浮动衬底32，它为阵列中的一个单元提供有源硅35(见图8C和9)。然后，参阅图8C，淀积和蚀刻或抛光介电层，以包围浮动衬底32，现在浮动衬底在所有侧面(24)上都已完全绝缘。
参阅图8D，一部分浮动衬底32用离子注入掩模(未示出)屏蔽，并由离子注入形成俘获层22。俘获层22优选包括一种电介质，例如氮氧化硅、氮化硅、富硅氮化物、富硅氧化物或氧化铝，虽然能俘获电荷的其它材料也可使用。有关形成俘获层的其它考虑可参阅上述美国公布的专利申请2004/0041208和2004/0041206。俘获层22的对准要求不高。但优选将俘获层形成在要形成的晶闸管20附近，虽然俘获层也可贯穿衬底区32。此外，俘获层不必发生在浮动衬底32的底部，即，它不一定需要触及嵌入的氧化层24。
接下来，参阅图8E，将栅极氧化物41形成在所得结构上。然后淀积一多晶硅层，它将包括存取晶体管栅极的材料，即，第一字线14。此多晶硅层为重n-掺杂，并可使其成硅化物以改进电导率，虽然这未予示出。然后将介电硬掩模层43a淀积在多晶硅层上，并对所得的叠层形成图案并蚀刻，以形成第一字线14，如图所示。然后，使用众所周知的各向异性蚀刻技术，将介电侧壁43b形成在硬掩模/多晶硅叠层的各侧上。如下可见，以这种方式用介电层43a、43b包围第一字线14将允许第二字线16形成为与第一字线重叠，而不用担心二者会短接在一起。这些包围的介电材料优选为氮化硅，但可包括二氧化硅或氮氧化硅。
接下来，参阅图8F，优选形成另一离子注入掩模42，以定义存取晶体管18的源区23，它也是要形成的晶闸管20的阴极。一旦该掩模42被对准、形成图案并蚀刻，如图所示，则使用离子注入将n掺杂物(如磷、砷)注入到衬底32的暴露部分，由此形成存取晶体管的源极23和漏极21。优选使用离子注入掩模42，以使下面对应于晶闸管20将来位置的浮动衬底部分不会受到n+离子注入步骤的影响。离子注入之后，形成源/漏区26，并去除硬掩模42。应注意，该离子注入步骤(以及随后的离子注入步骤)应有适当的高能量，以将注入的离子向下注入(或最后通过扩散驱动)到俘获层22和/或浮动衬底32的底部。
接下来，参阅图8G，淀积和蚀刻用于第二字线16(也是优选多晶硅)的材料，如图所示。一旦第二字线16被形成图案，则使用另一n-掺杂物离子注入步骤反掺杂暴露的浮动衬底，以形成n-掺杂区28，如图所示。如图所示，第二字线16的边缘优选用来自对准掺杂区28。在n掺杂物冲击n-掺杂的漏极21的地方，这种掺杂具有很小效果，于是在离子注入期间漏极21不必被屏蔽。
接下来，参阅图8H，将电介质侧壁45形成在第二字线16的边缘上。在侧壁45叠加在暴露硅上的地方(图8H中的右侧)，它起另一离子注入掩模的作用。因此，在侧壁45形成之后，使用侧壁45来自对准和形成p+掺杂区30，执行p掺杂，这样就完成了晶闸管20的形成。由于漏极21是n+掺杂，因此在此离子注入步骤期间，它可优选屏蔽漏极21(未示出)。
然后，参阅图8I，将暴露处的栅极电介质41去除。(栅极电介质41的这种去除可发生在形成侧壁45时)。然后，淀积和蚀刻导电层，以形成用于每个单元的Vref 13触点。如图9中可见，Vref 13触点(以及其它栅极结构14和16)优选包括跨越各个单元以形成存储器阵列中行的线。Vref触点13优选由多晶硅形成。虽然图中示为由从用来形成其它栅极结构14和16的分开的多晶硅层形成，但所属领域的技术人员会认识到，这些较早的多晶硅层之一可以用来同时形成Vref触点13，虽然在此情况下必须作出安排来蚀刻栅极电介质41，不然它会驻留在Vref触点13下面。
随后，参阅图8J，将介电层44淀积在所得结构上，其优选为二氧化硅。必要时，该层可以由数个子层形成，并可平面化(例如，用化学机械平面化)，使其平坦供随后形成图案。最后，如图8K所示，在介电层44中蚀刻触点孔或通孔以暴露漏极21，随继用适合的导电材料(多晶硅、铝等)填充，以形成位线触点12(例如插头)。然后，使用标准加工技术(未示出)将单元加工完成。
为形成单元阵列的图8A-8K的单元布局示于图9。图中示出的是单元的有源区35和包围每个单元的隔离体24。在优选实施例中，位线触点12连接到位线50，它们示为点画线，并从左到右形成存储阵列中的列。这些位线50优选形成在第一层金属(M1)中，这是众所周知的。如前所述，单元的Vref触点可包括共用的多晶硅线13，它接触每个单元的p+区30。最终，多晶硅线13与金属线51相接触，金属线51形成在与第一金属位线50正交并在其上的第二层金属(M2)中。第二金属线51将Vref基准电压通过触点61馈送到多晶硅线，触点61是通过在金属层(未示出)和介电层44(见图8J)之间的电介质蚀刻而成的。在形成该触点61处，在有源区35和第一金属电平位线50之间的额外空间就可很有利，且这些触点可发生在沿多晶硅线13长度的逻辑间隔处，例如每8条或16条位线50。
备选的是，虽未示出，连接到p+区30的Vref触点可以用插头制成，和位线插头形成的方式相同(见图8K)，且事实上它们可同时制成。如果使用这种备选技术，则在形成位线50时必须很小心，以确保它们不会短接到Vref插头，例如以某种形式使它们“轻碰(jogging around)”。然后，Vref插头可通过通孔连接到第二层金属线51，这是已知的。简言之，并如前所述，有许多不同的方式来形成所公开的单元，并将其布局以获得所需的功能和工艺方便性。公开的方法和布局仅是示范性的。
虽然优选将浮动衬底和俘获层结合使用，但所属领域的技术人员会认识到，这些方面的任一个都可单独使用。就是说，不必在所有实施例中使用俘获层，也不必在所有实施例中使用浮动衬底。确实，在一些实施例中，既不要求有浮动衬底，也不要求有俘获层，因为仅仅通过使用完全置于衬底中的横向晶闸管就已具有单元体系结构和设计方面的优点。在一些实施例中，除了通过使用嵌入的氧化层24a外(见图8A)，其它隔离方案也可使用。此外，虽然优选是存储单元使用横向晶体管，但这并不是在所有实施例中所严格要求的，因为晶闸管也可以是纵向的，或性质上是横向和纵向的。
应理解本文所公开的发明概念能够作许多改动。只要这些改动属于所附权利要求书及其等效物的范围之内，它们均应包括在本专利之内。
权利要求
1.一种存储单元，包括衬底；晶闸管，置于所述衬底中；存取晶体管，串联到所述晶闸管；以及俘获层，置于所述衬底中，用于存储电荷以影响所述存储单元的导电性。
2.如权利要求1所述的存储单元，其中影响所述存储单元的导电性包括影响所述晶闸管和所述存取晶体管的导电性。
3.如权利要求1所述的存储单元，其中所述晶闸管包括完全置于所述衬底中的横向晶闸管。
4.如权利要求1所述的存储单元，其中所述存取晶体管通过为二者共用的掺杂区连接到所述晶闸管。
5.如权利要求1所述的存储单元，其中所述俘获层包括电介质。
6.如权利要求5所述的存储单元，其中所述电介质选自包括氮氧化硅、氮化硅、富硅氮化物、富硅氧化物或氧化铝的组。
7.如权利要求1所述的存储单元，其中所述晶闸管的阳极连接到基准电压。
8.如权利要求7所述的存储单元，其中所述基准电压在所述存储单元的工作电压和地之间。
9.如权利要求1所述的存储单元，还包括晶闸管栅极。
10.如权利要求1所述的存储单元，其中所述晶闸管栅极由电介质与所述晶闸管分隔开。
11.如权利要求1所述的存储单元，其中所述衬底是浮动的。
12.如权利要求1所述的存储单元，其中所述衬底被绝缘体包围。
13.如权利要求1所述的存储单元，其中所述存储单元是非易失性的。
14.一种存储单元，包括衬底；晶闸管，置于所述衬底中；存取晶体管，串联到所述晶闸管；以及构件，置于所述衬底中，用于存储电荷以影响所述存储单元的导电性。
15.如权利要求14所述的存储单元，其中影响所述存储单元的导电性包括影响所述晶闸管和所述存取晶体管的导电性。
16.如权利要求14所述的存储单元，其中所述晶闸管包括完全置于所述衬底中的横向晶闸管。
17.如权利要求14所述的存储单元，其中所述存取晶体管通过为二者共用的掺杂区连接到所述晶闸管。
18.如权利要求14所述的存储单元，其中所述晶闸管的阳极连接到基准电压。
19.如权利要求14所述的存储单元，还包括晶闸管栅极。
20.如权利要求14所述的存储单元，其中所述衬底是浮动的。
21.如权利要求14所述的存储单元，其中所述存储单元是非易失性的。
22.一种存储单元，包括衬底；晶闸管，置于所述衬底中；以及存取晶体管，串联到所述晶闸管，其中所述衬底是浮动的。
23.如权利要求22所述的存储单元，其中所述晶闸管包括完全置于所述衬底中的横向晶闸管。
24.如权利要求22所述的存储单元，其中所述存取晶体管通过为二者共用的掺杂区连接到所述晶闸管。
25.如权利要求22所述的存储单元，还包括置于所述衬底中的俘获层，用以存储电荷以影响所述存储单元的导电性。
26.如权利要求25所述的存储单元，其中影响所述存储单元的导电性包括影响所述晶闸管和所述存取晶体管的导电性。
27.如权利要求22所述的存储单元，其中所述晶闸管的阳极连接到基准电压。
28.如权利要求22所述的存储单元，还包括晶闸管栅极。
29.如权利要求22所述的存储单元，其中所述存储单元是非易失性的。
30.一种存储单元，包括衬底；横向晶闸管，完全置于所述衬底中；以及存取晶体管，串联到所述晶闸管。
31.如权利要求30所述的存储单元，其中所述存取晶体管通过为二者共用的掺杂区连接到所述晶闸管。
32.如权利要求30所述的存储单元，还包括置于所述衬底中的俘获层，用以存储电荷以影响所述存储单元的导电性。
33.如权利要求32所述存储单元，其中影响所述存储单元的导电性包括影响所述晶闸管和所述存取晶体管的导电性。
34.如权利要求30所述的存储单元，其中所述晶闸管的阳极连接到基准电压。
35.如权利要求30所述的存储单元，还包括晶闸管栅极。
36.如权利要求30所述的存储单元，其中所述衬底是浮动的。
37.如权利要求30所述的存储单元，其中所述存储单元是非易失性的。
38.一种存储单元，包括衬底；晶闸管，置于所述衬底中；以及存取晶体管，串联到所述晶闸管，其中所述存储单元是非易失性的，且在从所述存储单元去电时保持数据状态。
39.如权利要求38所述的存储单元，其中所述存取晶体管通过为二者共用的掺杂区连接到所述晶闸管。
40.如权利要求38所述的存储单元，还包括置于所述衬底中的俘获层，用以存储电荷以影响所述存储单元的导电性。
41.如权利要求40所述的存储单元，其中影响所述存储单元的导电性包括影响所述晶闸管和所述存取晶体管的导电性。
42.如权利要求38所述的存储单元，其中所述晶闸管的阳极连接到基准电压。
43.如权利要求38所述的存储单元，还包括晶闸管栅极。
44.如权利要求38所述的存储单元，其中所述衬底是浮动的。
45.如权利要求38所述的存储单元，其中所述晶闸管包括完全置于所述衬底中的横向晶闸管。
46.一种存储单元，包括隔离的浮动衬底；横向晶闸管，完全置于所述衬底中，其中所述横向晶闸管被选通；存取晶体管，形成在所述衬底中，并串联到所述晶闸管；以及俘获介电层，置于所述浮动衬底中。
47.如权利要求46所述的存储单元，其中所述存储单元是非易失性的，且在从所述存储单元去电时保持数据状态。
48.如权利要求46所述的存储单元，其中所述存取晶体管通过为二者共用的掺杂区连接到所述晶闸管。
49.如权利要求46所述的存储单元，其中所述俘获层包括电介质。
50.如权利要求49所述的存储单元，其中所述电介质选自包括氮氧化硅、氮化硅、富硅氮化物、富硅氧化物或氧化铝的组。
51.如权利要求46所述的存储单元，其中所述晶闸管的阳极连接到基准电压。
52.如权利要求51所述的存储单元，其中所述阳极连接到第二层金属。
53.如权利要求51所述的存储单元，其中所述基准电压在所述存储单元的工作电压和地之间。
54.如权利要求46所述的存储单元，其中所述存取晶体管和晶闸管都包括多晶硅栅极。
55.如权利要求54所述的存储单元，其中所述栅极是重叠的。
56.如权利要求46所述的存储单元，其中所述存取晶体管的漏极连接到在第一层金属中形成的位线。
57.一种包括多个存储单元的集成电路，每个存储单元包括衬底；晶闸管，置于所述衬底中；存取晶体管，串联到所述晶闸管；以及俘获层，置于所述衬底中，用于存储电荷以影响所述存储单元的导电性。
58.如权利要求57所述的集成电路，其中影响所述存储单元的导电性包括影响所述晶闸管和所述存取晶体管的导电性。
59.如权利要求57所述的集成电路，其中所述晶闸管包括完全置于所述衬底中的横向晶闸管。
60.如权利要求57所述的集成电路，其中所述存取晶体管通过为二者共用的掺杂区连接到所述晶闸管。
61.如权利要求57所述的集成电路，其中所述晶闸管的阳极连接到基准电压。
62.如权利要求61所述的集成电路，其中所述基准电压在所述集成电路的工作电压和地之间。
63.如权利要求57所述的集成电路，其中所述晶闸管被选通。
64.如权利要求57所述的集成电路，其中每个存储单元的所述衬底是浮动的。
65.一种包括多个存储单元的集成电路，每个存储单元包括衬底；晶闸管，置于所述衬底中；存取晶体管，串联到所述晶闸管；以及构件，置于所述衬底中，用于存储电荷以影响存储单元的导电性。
66.如权利要求65所述的集成电路，其中影响所述存储单元的导电性包括影响所述晶闸管和所述存取晶体管的导电性。
67.如权利要求65所述的集成电路，其中所述晶闸管包括完全置于所述衬底中的横向晶闸管。
68.如权利要求65所述的集成电路，其中所述存取晶体管通过为二者共用的掺杂区连接到所述晶闸管。
69.如权利要求65所述的集成电路，其中所述晶闸管的阳极连接到基准电压。
70.如权利要求65所述的集成电路，其中所述晶闸管被选通。
71.如权利要求65所述的集成电路，其中每个存储单元的所述衬底是浮动的。
72.一种包括多个存储单元的集成电路，每个存储单元包括衬底；晶闸管，置于所述衬底中；以及存取晶体管，串联到所述晶闸管，其中每个存储单元的所述衬底是浮动的。
73.如权利要求72所述的集成电路，其中所述晶闸管包括完全置于所述衬底中的横向晶闸管。
74.如权利要求72所述的集成电路，其中所述存取晶体管通过为二者共用的掺杂区连接到所述晶闸管。
75.如权利要求72所述的集成电路，还包括置于所述衬底中的俘获层，用以存储电荷以影响所述存储单元的导电性。
76.如权利要求72所述的集成电路，其中所述晶闸管的阳极连接到基准电压。
77.如权利要求72所述的集成电路，其中所述晶闸管被选通。
78.如权利要求72所述的集成电路，其中所述衬底被绝缘体包围。
79.一种包括多个存储单元的集成电路，每个存储单元包括衬底；横向晶闸管，完全置于所述衬底中；以及存取晶体管，串联到所述晶闸管。
80.如权利要求79所述的集成电路，其中所述存取晶体管通过为二者共用的掺杂区连接到所述晶闸管。
81.如权利要求79所述的集成电路，还包括置于所述衬底中的俘获层，用以存储电荷以影响所述存储单元的导电性。
82.如权利要求79所述的集成电路，其中所述晶闸管的阳极连接到基准电压。
83.如权利要求79所述的集成电路，其中所述晶闸管被选通。
84.如权利要求79所述的集成电路，其中每个存储单元的所述衬底是浮动的。
85.一种包括多个存储单元的集成电路，每个存储单元包括衬底；晶闸管，置于所述衬底中；以及存取晶体管，串联到所述晶闸管，其中所述存储单元是非易失性的，且在从所述存储单元去电时保持它们的数据状态。
86.如权利要求85所述的集成电路，其中所述存取晶体管通过为二者共用的掺杂区连接到所述晶闸管。
87.如权利要求85所述的集成电路，还包括置于所述衬底中的俘获层，用以存储电荷以影响所述存储单元的导电性。
88.如权利要求85所述的集成电路，其中所述晶闸管的阳极连接到基准电压。
89.如权利要求85所述的集成电路，其中所述晶闸管被选通。
90.如权利要求85所述的集成电路，其中每个存储单元的所述衬底是浮动的。
91.如权利要求85所述的集成电路，其中所述晶闸管包括完全置于所述衬底中的横向晶闸管。
92.一种包括多个存储单元的集成电路，每个存储单元包括隔离的浮动衬底；横向晶闸管，完全置于所述衬底中，其中所述横向晶闸管被选通；存取晶体管，形成在所述衬底中，并串联到所述晶闸管；以及俘获介电层，置于所述浮动衬底中。
93.如权利要求92所述的集成电路，其中所述存储单元是非易失性的，且在从所述存储单元去电时保持数据状态。
94.如权利要求92所述的集成电路，其中所述存取晶体管通过为二者共用的掺杂区连接到每个单元的所述晶闸管。
95.如权利要求92所述的集成电路，其中每个单元的所述俘获层包括电介质。
96.如权利要求95所述的集成电路，其中所述电介质选自包括氮氧化硅、氮化硅、富硅氮化物、富硅氧化物或氧化铝的组。
97.如权利要求92所述的集成电路，其中每个单元的所述晶闸管的阳极连接到基准电压。
98.如权利要求97所述的集成电路，其中所述阳极连接到第二层金属。
99.如权利要求97所述的集成电路，其中所述基准电压在所述存储单元的工作电压和地之间。
100.如权利要求92所述的集成电路，其中每个单元的所述存取晶体管和晶闸管都包括多晶硅栅极。
101.如权利要求100所述的集成电路，其中所述栅极是重叠的。
102.如权利要求92所述的集成电路，其中所述存取晶体管的漏极连接到在第一层金属中形成的位线。
103.一种操作基于晶闸管的存储单元的方法，其中所述存储单元包括连接到位线和晶闸管的存取晶体管、用于存储电荷以影响所述存储单元导电性的俘获层，且其中所述晶闸管的阳极连接到基准电压，所述方法包括向所述单元发送第一信号，以将逻辑“1”状态写入所述单元，其中所述逻辑“1”状态意味着所述晶闸管的高导电状态；以及向所述单元发送第二信号，以将空穴注入到所述俘获层中。
104.如权利要求103所述的方法，其中第一信号包括选通所述存取晶体管和所述晶闸管并使所述位线接地。
105.如权利要求103所述的方法，其中所述基准电压包括在所述存储单元的工作电压和地之间的电压。
106.如权利要求103所述的方法，其中第二信号包括选通所述存取晶体管并在所述位线上置电位。
107.如权利要求106所述的方法，其中所述电位包括所述存储单元的工作电压。
108.一种操作基于晶闸管的存储单元的方法，所述存储单元具有用于存储电荷以影响所述存储单元导电性的俘获层，其中所述晶闸管的阳极连接到阳极，所述方法包括向所述单元发送第一信号，以将逻辑“0”状态写入所述单元，其中所述逻辑“0”状态意味着所述晶闸管的低导电状态；以及向所述单元发送第二信号，以将电子注入到所述俘获层中。
109.如权利要求108所述的方法，其中第一信号包括选通所述存取晶体管和所述晶闸管并在所述位线上置电位。
110.如权利要求109所述的方法，其中所述电位包括所述存储单元的工作电压。
111.如权利要求108所述的方法，其中所述基准电压包括在所述存储单元的工作电压和地之间的电压。
112.如权利要求108所述的方法，其中第二信号包括选通所述存取晶体管并在所述位线上置负电位。
全文摘要
本文公开的是一种改进的基于晶闸管的存储单元。在一个实施例中，使用硅绝缘体(SOI)技术将该单元形成在浮动衬底中。该单元优选包括完全形成在浮动衬底中的横向晶闸管，该晶闸管由第二字线选通。晶闸管的阴极还包括存取晶体管的源极，其漏极连接到器件的位线，该晶体管由第一字线选通。俘获层构建到浮动衬底中，并在写入单元时，加脉冲，对于逻辑状态"1"使空穴俘获在俘获层上，而对于逻辑状态"0"使电子俘获在俘获层上。在俘获层上俘获电荷对存储的数据状态增加了额外容限，防止它们降级并使单元成非易失性。
文档编号G11C16/34GK1981344SQ200580022557
公开日2007年6月13日 申请日期2005年4月28日 优先权日2004年5月6日
发明者A·巴塔查里亚 申请人:微米技术有限公司