专利名称：Sram电路及使用sram电路的缓冲电路的制作方法
技术领域：
本发明涉及由数据的传送速度或输入数据宽度和输出数据宽度不同 的金属氧化物半导体(Metal Oxide Semiconductor,以下称MOS)构成的 SRAM电路，以及使用SRAM电路的缓冲电路，特别涉及SRAM电路的 小型化和高速化。
背景技术：
通常的SRAM(Static Random Access Memory:静态随机存取存储器) 电路是单读/写的，读取端口和写入端口相同。此处，端口是进行读取或 写入的输入输出接口，是指指定存储地址的寄存器和解码地址的解码器 以及地址的位置的位线以及字线。在单读/写的情况下，不能同时进行写 入及读取。此外，读取及写入时，使用共同的地址解码器确定写入或读 取的位置。因此，用于写入和读取的地址的位数相同。
与此相对，提出了具有多个端口的SRAM电路(例如，参照非专利 文献l)。
作为具有多个端口的SRAM电路的一例的1读取/2写入的SRAM电 路，具有1个读取端口和2个写入端口。在该电路中，准备1个用于读 取的地址解码器和2个用于写入的地址解码器。
图7是现有的1读取/2写入的SRAM电路的结构图。
读取时，首先，表示读取位置的读取地址存储在读取地址寄存器RAR 中。被存储的读取地址被提供给读取列解码器RCDC及读取行解码器 RRDC。读取列解码器RCDC及读取行解码器RRDC分别指定存储器阵 列300中的读取位置即行和列。被指定的位置的存储单元的数据通过OR 电路400输出。
此外，对1读取/2写入的SRAM电路写入时，首先，分别表示2个
写入位置的2个写入地址被存储到写入地址寄存器WAR1及WAR2中。 写入地址寄存器WAR1中存储的写入地址被提供给写入列解码器 WCDC1及写入行解码器WRDC1。写入地址寄存器WAR2中存储的写入 地址被提供给写入列解码器WCDC2及写入行解码器WRDC2。 2个写入 列解码器及2个写入行解码器分别指定存储器阵列300中的写入位置即 行和列。被指定的位置的2个存储单元中，被存储在写入数据寄存器 WDR1及WDR2中的写入数据通过写入列解码器WCDC1及WCDC2写 入。
图8是用于现有的1读取/2写入的SRAM电路的SRAM单元的结构 图。现有的1读取/2写入的SRAM单元由P沟道MOS晶体管和N沟道 MOS晶体管、位线以及字线构成。
P沟道MOS晶体管101和N沟道MOS晶体管102并联构成反相电 路。此外同样地，P沟道MOS晶体管103和N沟道MOS晶体管104并 联构成反相电路。通过由这4个晶体管构成的2个反相电路的回路构成 触发器电路，保持1位信息。
将栅极连接在读取字线+RWL上的N沟道MOS晶体管105连接读 取位线+RBL和构成反相电路的晶体管101和102的栅极侧的结点。此外， 将栅极连接在写入字线+WWL0上的N沟道MOS晶体管106连接写入位 线+WBL0和构成反相电路的晶体管的101和102的栅极侧的结点。而且， 将栅极连接在写入字线+WWLl上的N沟道MOS晶体管107连接写入位 线+WBLl和构成反相电路的晶体管101和102的栅极侧的结点。
将栅极连接在读取字线+RWL上的N沟道MOS晶体管108连接读 取位线-RBL和构成反相电路的晶体管103和104的栅极侧的结点。此外， 将栅极连接在写入字线-WWL0上的N沟道MOS晶体管109连接写入位 线-WBL0和构成反相电路的晶体管的103和104的栅极侧的结点。而且， 将栅极连接在写入字线+WWLl上的N沟道MOS晶体管110连接写入位 线-WBLl和构成反相电路的晶体管103和104的栅极侧的结点。
对该SRAM单元进行写入时，首先，通过写入行解码器WRDC1指 定的写入字线+WWL0变为High状态(以下为H)。由此，N沟道MOS
晶体管106和109导通。接着，存储在写入数据寄存器WDR1中的想存 储的数据从通过写入列解码器WCDC1指定的写入位线+WBLO输入。同 时，从写入位线-WBLO输入与写入位线+WBLO相反的状态。
想存储的数据为H时，N沟道MOS晶体管102和P沟道MOS晶体 管103导通，构成反相电路的晶体管101和102的栅极侧的结点固定为H， 同样构成反相电路的晶体管103和104的栅极侧的结点固定为Low状态 (以下为L)。
而且，可以对该SRAM单元使用其他系统的端口同时进行写入。此 时，首先，将通过写入行解码器WRDC2指定的字线+WWL1设为H。由 此，N沟道MOS晶体管107和110导通。接着，存储在写入数据寄存器 WDR2中的想存储的数据从通过写入列解码器WCDC2指定的位线 +\\^1^1输入。同时，从位线-WBLl输入与位线+WBLl相反的状态。
想存储的数据为L时，N沟道MOS晶体管104和P沟道MOS晶体 管101导通，构成反相电路的晶体管101和102的栅极侧的结点固定为L， 同样构成反相电路的晶体管103和104的栅极侧的结点固定为H。通过 使用2个系统对各个单元同时进行写入，可以提高写入速度。此外，用 于禁止2个系统同时在同一位置进行写入的硬件是必需的。
从该SRAM单元进行数据的读取时，首先，根据读取行解码器RRDC 解码的结果所选择的读取字线+RWL变为H。由此，N沟道MOS晶体管 105和108导通。此外，在构成成为触发器(Flip-Flop)电路的回路的一 部分的反相电路的晶体管101和102的栅极侧存储的数据，从通过读取 列解码器RCDC指定的读取位线+RBL输出。同时，通过该反相电路使 读取位线+RBL的状态反相，由此从读取位线-RBL输出与读取位线+RBL 相反的状态。
这种1读取/2写入的SRAM电路可以用作如下的缓冲电路因为写 入端口的数量是读取端口数量的2倍，所以输入数据和输出数据的数据 宽度不同的缓冲电路；或者，通过使用2个系统对各个单元同时进行写 入，可以直观上将数据写入速度提高到2倍，数据的写入和读取速度不 同的缓冲电路。
图9是示出1读取/2写入的SRAM电路的使用例的图。中央运算装置(以下为CPU) 100对1读取/2写入的SRAM电路101a输出通过运算而得的数据D1。CPU100进行高速运算，所以马上输出所得到的数据，要求开始别的运算。
因此，1读取/2写入的SRAM电路101a使用2个写入端口接收数据，在1个读取端口输出数据D2。由此，因为读取端口数是写入端口数的1/2，所以直观上数据D2的读取相关的传送速度成为数据D1的写入相关的传送速度的1/2。
此外，1读取/2写入的SRAM电路101b接收来自1读取/2写入的SRAM电路101a的输出即数据D2，通过2个写入端口进行写入。所写入的数据D2通过1个读取端口读取，作为数据D3输出。由此，因为读取端口数是写入端口数的1/2，所以直观上数据D3的读取相关的传送速度成为数据D2的写入相关的传送速度的1/2。由此，数据D3的读取相 关的传送速度成为数据D1的写入相关的传送数据的1/4。
这样，逐渐减低从CPU输出的数据的传送速度。由于从CPU输出的数据D1并不会频繁输出，所以在尽可能高速地执行接收数据D1的处理后，可以降低速度。这样，CPU可以进行以下的一种不恢复(突色放 L )处理，即不等待连接到数据D3的后级的速度慢的存储电路的处理结束就输出数据。
非专利文献l: 「CMOS VLSI設計O原理 、乂7亍厶(D視点力、b」 Niel H.E.Weste， Kamaran Eshraghi著、丸善株式会卒土発行、310頁、1988 年
但是，在现有的l读取/2写入的SRAM电路中，准备了2个写入端口以2倍的速度进行写入，所以需要1个读取地址寄存器和2个写入地址寄存器。此外，同样需要1个读取地址解码器和2个写入地址解码器。因为重复设置这些电路，所以现有的1读取/2写入的SRAM电路的尺寸难以减小。
此外，在1读取/2写入的SRAM电路中，使用多个字线和晶体管，存储单元尺寸变大。因此，位线和字线变长，电阻和布线电容增大。如
果电阻和布线电容增大，则驱动晶体管的驱动电路减小(如果布线电容增大，则必须用晶体管驱动的负载增加)，所以难以在1读取/2写入的 SRAM电路中进行高速化。
发明内容
因此，本发明的目的在于提供一种存储单元尺寸小的1读取/2写入 的SRAM电路。
此外，本发明的目的在于提供一种存储单元尺寸小，可高速动作的 1读取/2写入的SRAM电路。
而且，本发明的其他目的在于提供一种使用了存储单元尺寸小的 SRAM电路的缓冲电路。
此外，本发明的其他目的在于提供一种使用了存储单元尺寸小，可 高速动作的SRAM电路的缓冲电路。
为了解决所述课题，本发明的第一方面的SRAM电路的特征在于， 该SRAM电路具有分别由一对存储部构成的多个存储单元；指定所述 多个存储单元的行的多个写入字线；指定所述多个存储单元的行的多个 读取字线对；在写入到所述一对存储部时，驱动所述一对存储部中共同 的所述写入字线的写入行解码器；从所述存储部读取时，驱动与所述存 储部连接的所述读取字线的读取行解码器；多个写入位线对，在写入到 所述一对存储部时，其指定所述一对存储部，并对通过与所述写入字线 共同指定的所述一对存储部的双方，分别写入分别被输入的数据；以及 读取位线，在从所述存储部读取时，其指定所述存储部，并从通过与所 述读取字线共同指定的所述存储部读取数据(也可以是1根。以下相同。)。
在上述发明的第一方面中，优选的实施例的特征在于，所述SRAM 电路还具有写入列解码器，所述写入列解码器基于输入的写入地址的末 位，从所述写入位线对选择进行写入的写入位线。
在上述发明的第一方面中，优选的实施例的特征在于，所述读取行 解码器基于输入的读取地址的末位，从所述读取字线对选择进行读取的 读取字线。
在上述发明的第一方面中，优选的实施例的特征还在于，所述写入 列解码器同时驱动所述一对写入位线，同时对所述一对存储部进行数据
的写入。
在上述发明的第一方面中，优选的实施例的特征还在于，还具有第 一及第二写入晶体管，所述第一写入晶体管的栅极侧连接有所述写入字 线，基于向栅极提供的信号，连接所述写入位线对的一方和所述一对存
储部的一方；所述第二写入晶体管的栅极侧连接有所述写入字线，基于 向栅极提供的信号，连接所述写入位线对的另一方和所述一对存储部的
另一方。
在上述发明的第一方面中，优选的实施例的特征还在于，还具有第 一及第二读取晶体管，所述第一读取晶体管的栅极侧连接有所述读取字 线对的一方，基于向栅极提供的信号，连接所述读取位线和所述一对的 存储部的一方；所述第二读取晶体管的栅极侧连接有所述读取字线对的 另一方，基于向栅极提供的信号，连接所述读取位线和所述一对存储部 的另一方。
在上述发明的第一方面中，优选的实施例的特征还在于，写入到所 述一对存储部时，被所述写入字线指定的所有所述存储单元被所述写入 位线对指定，对指定的所有所述一对存储部同时进行写入。
在上述发明的第一方面中，优选的实施例的特征还在于，从所述存 储部读取时，被所述读取字线指定的所有所述存储单元被所述读取位线 指定，从指定的所有所述存储部同时进行读取。
此外，所述发明的第二方面的缓冲电路的特征在于，其具有多个 SRAM电路，该SRAM电路具有分别由一对存储部构成的多个存储单 元；指定所述多个存储单元的行的多个写入字线；指定所述多个存储单 元的行的多个读取字线对；在写入到所述一对存储部时，驱动所述一对 存储部共同的所述写入字线的写入行解码器；从所述存储部读取时，驱 动与所述存储部连接的所述读取字线的读取行解码器；多个写入位线对， 在写入到所述一对存储部时，其指定所述一对存储部，并对通过与所述 写入字线共同指定的所述一对存储部的双方，分别写入分别被输入的数
据；以及多个读取位线，在从所述存储部读取时，其指定所述存储部， 并从通过与所述读取字线共同指定的所述存储部读取数据，所述SRAM 电路的所述读取位线和其他的所述SRAM电路的所述写入位线对的一方 互相连接。
本发明的SRAM电路通过使用共同的写入字线对2位信息进行存 取，可以实现处理高速化和存储器尺寸的小型化。
图1是使用了本发明的SRAM单元的结构图。
图2是本发明第一实施方式中的SRAM电路的结构图。
图3是将本发明的SRAM使用于缓冲电路的例子。
图4是保持CPU 100的运算结果的寄存器102的结构图。
图5是使用于缓冲电路的本发明的SRAM电路。
图6是使用于缓冲电路的本发明的SRAM电路101b。
图7是现有的1读取/2写入的SRAM电路的结构图。
图8是使用于现有的1读取/2写入的SRAM电路的SRAM单元的结 构图。
图9是示出1读取/2写入的SRAM电路的使用例的图。
具体实施例方式
以下，参照
本发明的实施方式。但本发明的技术范围并不 限于此类实施方式，也可以是涉及记载在专利请求的范围内的事项和其 等同事项的技术。
图1是使用了本发明的一个实施方式的SRAM单元的结构图。本实 施方式的SRAM单元含有一对存储1位的存储部219和220，由4个P 沟道MOS晶体管，12个N沟道MOS晶体管构成。此外，包含在SRAM 单元中的一对存储部通过6根位线及3根字线存取。此外，进行读取的 端口为1个，相对于此，使用2个端口进行写入。
P沟道MOS晶体管201和N沟道MOS晶体管202并联。此外同样
地，晶体管203和204、 211和212以及213和214并联。由这8个晶体 管构成一对存储部219和220，因此在图1的SRAM单元中保持2位的息。
将栅极连接在读取字线+RWLl上的N沟道MOS晶体管205连接读 取位线+RBL和构成反相电路的晶体管201和202的栅极侧的结点。此外， 同样地，将栅极连接在读取字线+RWLl上的N沟道MOS晶体管207连 接读取位线-RBL和同样构成反相电路的晶体管的203和204的栅极侧的 结点。而且，将栅极连接在读取字线+RWLO上的N沟道MOS晶体管216 连接读取位线+RBL和构成反相电路的晶体管211和212的栅极侧的结 点。此外，同样地，将栅极连接在读取字线+RWL0上的N沟道MOS晶 体管218连接读取位线-RBL和同样构成反相电路的晶体管213和214的 栅极侧的结点。将栅极连接在写入字线+WWL上的N沟道MOS晶体管 206、 208、 216及218分别与写入位线+WBLl 、 -WBL1 、 +WBL0及-WBLO 连接。
对该SRAM单元进行写入时，首先，将写入字线+WWL设定为H。 由此，N沟道MOS晶体管206、 208、 215及217导通。接着，想存储的 数据从写入位线+WBLO及+WBLl输入。同时，从写入位线-WBLO输入 与写入位线+WBLO相反的状态，从写入位线-WBLl输入与写入位线 +WBL1相反的状态。
从写入位线+WBLl通过N沟道MOS晶体管206输入的数据保持在 构成反相电路的晶体管201和202的栅极侧。此外，从写入位线+WBLO 通过N沟道MOS晶体管215输入的数据保持在构成反相电路的晶体管 211和212的栅极侧。
想存储到构成反相电路的晶体管201和202的栅极侧的结点的数据 为H时，N沟道MOS晶体管202和P沟道MOS晶体管203导通，构成 反相电路的晶体管201和202的栅极侧的结点固定为H，同样构成反相 电路的晶体管203和204的栅极侧的结点固定为L。
在构成反相电路的晶体管201和202的栅极侧的结点存储数据的同 时，还可以利用其他系统的端口在同样构成反相电路的晶体管211和212的栅极侧的结点进行写入。此时，在写入字线+WWL变为H的定时，从 写入位线+WBL0输入想存储的数据。想存储到构成反相电路的晶体管 211和212的栅极侧的结点的数据为L时，N沟道MOS晶体管214和P 沟道MOS晶体管211导通，构成该反相电路的晶体管211和212的栅极 侧的结点固定为L，同样构成反相电路的晶体管213和214的栅极侧的结 点固定为H。
从该SRAM单元进行数据的读取时，首先将读取字线+RWLl设为 H。由此，N沟道MOS晶体管205和207导通。此外，在构成反相电路 的晶体管201和202的栅极侧的结点存储的数据，从读取位线+RBL输出。 同时，从读取位线-RBL输出与读取位线+RBL相反的状态。
然后，将读取字线+RWLO设为H。由此，N沟道MOS晶体管216 和218导通。此外，在构成反相电路的晶体管211和212的栅极侧的结 点存储的数据，从读取位线+RBL输出。同时，从读取位线-RBL输出与 读取位线+RBL相反的状态。
图1所示的本实施方式的SRAM单元保持图8所示的现有的SRAM 单元的2倍的信息。但图8所示的现有的SRAM单元由IO个晶体管、3 根字线及6根位线构成，相对于此，本实施方式的SRAM单元由16个晶 体管、3根字线及6根位线构成。本实施方式的SRAM单元因为保持现 有电路的2倍的信息，所以以2位单位的容量相比较时，与由20个晶体 管、6根字线及12根位线构成的现有的SRAM单元相比，可以节约4个 晶体管、3根字线及6根位线。由此，通过使用本发明，与现有例比较， 可以削减每单位存储容量的晶体管和字线等物理量。
通过削减此类晶体管和字线及位线，可以进行SRAM电路的小型化。 此外，通过伴随每单位存储容量的物理量的削减的SRAM电路的小型化， 字线和位线的线长縮短，字线和位线的电阻值也降低，所以可以增大驱 动晶体管的驱动电流。并且，增大驱动电流时，可以实现晶体管的动作 高速化和SRAM电路自身的高速化。
图2是本发明第一实施方式中的SRAM电路的结构图。
从由本发明的SRAM单元构成的存储器阵列200进行读取时，首先，
存储表示向读取地址寄存器RAR进行读取的地址的位串。基于除被存储的位串的最低位之外的低位(列地址)，读取列解码器RCDC驱动对应的读取位线。同时，基于被存储的位串的高位(行地址)，以及最低位(选择位)221，读取行解码器RRDC驱动对应的读取字线。最低位221是用于确定驱动图1中读取字线+RWLl以及+RWLO中的哪一个的选择位。最低位为0时(偶数地址时)，驱动读取字线+RWLO，最低位为1时(奇数地址时)，驱动读取字线+RWLl。
通过该位线及字线的驱动，图1中的晶体管205、 207、 216或218 导通，可以向所期望的存储单元中存储的数据进行读访问。基于存储在读取地址存储器RAR中的位串而被存取的存储器阵列200内的数据，通过取连接到存储器阵列200上的所有位线的逻辑和(OR逻辑运算)而输出。
此外，对由本发明的SRAM单元构成的存储器阵列200进行写入时， 首先存储表示向写入地址寄存器WAR进行写入的地址的位串。此时，若用于读取的地址的位数设为N，则用于写入的地址的位数成为N-1。这是因为，用于读取的地址的最低位的选择位为1时(奇数地址时)和为0时(偶数地址时)，数据可存储在同一单元中，对于同一单元，对应奇数地址的数据和对应偶数地址的数据可以同时进行写入。
表示向除相当于最低位的选择位之外的写入地址寄存器WAR进行写入的地址的N-l位的位串被存储时，写入列解码器WCDC基于所存储 的位串的低位(列地址)，进行该列地址的解码并驱动写入位线。写入行解码器WRDC基于所存储的位串的高位(行地址)，进行该行地址的解码并驱动写入字线+WWL。此外，位线驱动时，写入位置的地址的最低位为0(偶数地址)的数据WDO和写入位置的地址的最低位为1 (奇数地址)的数据WD1，与驱动图1中的写入位线+WBLO及+WBLl的信号取逻辑积(AND逻辑运算)，并写入到单元内。例如，以同时向本实施方式中的图1的SRAM单元中的偶数地址和奇数地址写入数据WDO和 数据WD1的情况为例进行说明。对该SRAM单元进行写入时，首先， 将写入字线+WWL设为H。由此，N沟道MOS晶体管206、 208、 215及217导通。接着，数据WD0从对应于偶数地址的写入位线+WBLO输 入，数据WD1从对应于奇数地址的写入位线+WBLl输入。此处，数据 WDO为0时，与驱动写入位线+WBLO的信号的值1的逻辑积(AND逻 辑运算)的结果即0从+WBLO输入，数据WDO为1时，与驱动写入位 线+WBLO的信号的值1的逻辑积(AND逻辑运算)的结果即1从+WBLO 输入。同样地，数据WD1为0时，与驱动写入位线+WBLl的信号的值 l的逻辑积(AND逻辑运算)的结果即0从+WBLl输入，数据WD1为 1时，与驱动写入位线+WBLl的信号的值1的逻辑积(AND逻辑运算) 的结果即1从+WBLl输入。同时，从写入位线-WBLO输入与写入位线 +\￥60)相反的状态，从写入位线-WBLl输入与写入位线+WBLl相反的 状态。
从写入位线+WBLl通过N沟道MOS晶体管206输入的数据保持在 构成反相电路的晶体管201和202的栅极侧。此外，从写入位线+WBLO 通过N沟道MOS晶体管215输入的数据保持在构成反相电路的晶体管 211和212的栅极侧。
通过这样的结构，在以往的1读取/2写入的SRAM电路中，需要写 入地址寄存器WAR、写入列解码器WCDC、写入行解码器WRDC以及 写入数据寄存器WDR各2个，与此相对，在本实施方式的SRAM电路 中可以通过各一个上述元件发挥功能。并且由于不需要与进行偶数地址 或奇数地址的选择位相当的最低位，写入列解码器WCDC变得小型且高 速。由此，通过简化存储器阵列的周边电路，可以实现SRAM电路的小 型化。
此外，以往的l读取/2写入的SRAM电路中，写入系统存在2个系 统，所以需要用于禁止2个系统在同一位置进行写入的排他控制的硬件。 但是，在本实施方式的SRAM电路中，因为不在同一位置同时进行写入， 所以还可以省略用于这种排他控制的硬件，实现小型化。
接下来，说明本发明的第二实施方式。
图3是将SRAM电路使用于缓冲电路的例子。CPU 100的运算结果 存储到寄存器102中。此处，寄存器102设为64位的数据长度，虚拟地包含存储高位的32位数据的高位部102x与存储低位的32位数据的低位 部102y。
此外，为了开始CPU100下面的运算，临时保持在寄存器102中的 数据必须马上存储到缓冲电路101a中。
作为缓冲电路使用的本实施方式的SRAM电路101a的数据宽度为 32位长，但通过对于1个单元可存储2位信息的本实施方式的电路结构， 可以从寄存器102的高位部102x及低位部102y的2个系统同时进行写 入。
首先，写入行解码器WRDCa为了同时指定与SRAM电路101a的奇 数地址对应的地址1部101a—lx和与偶数地址对应的地址O部101a—ly， 驱动两者之间的写入字线WLa—1。寄存器102的高位部102x的32位长 度数据写入SRAM电路101a的地址1部101a—lx。此外，寄存器102的 低位部102y的32位长度数据写入SRAM电路101a的地址0部lOla一ly。
此处，说明寄存器102与SRAM电路101a如何连接，以便同时向 上述说明的与SRAM电路的奇数地址对应的地址1部和与偶数地址对应 的地址O部进行写入的动作。
图4是保持CPU 100的运算结果的寄存器102的内部结构图。此外， 图5是使用于缓冲电路的本实施方式的SRAM电路lOla。寄存器102分 别通过由图1所示的P沟道MOS晶体管(图1中202、 204、 212及214) 和N沟道MOS晶体管(图1中201、 203、 211及213)并联的反相电路 的回路构成的64个触发器FOO到F63构成。此外，64个触发器F00到 F63中，触发器F00到F31分配到寄存器102的高位部102x，触发器F32 到F63分配到寄存器102的低位部102y。向64个触发器，分别输入重置 触发器保持的内容的清除信号CR和驱动触发器的时钟信号CLK。此外， CPU100的运算结果即位D0到D63作为数据输入连接到64个触发器F00 至IJF63。
触发器F00到F63到输入清除信号CR为止，作为输出信号OUT0 到OUT63，输出从位D0到D63输入的数据。即，CPU 100的运算结果 到清除信号CR的输入为止保持在寄存器102中。
来自寄存器102的输出信号OUTO到OUT63输入到图5中构成各个 触发器CL00到CL31的本实施方式的SRAM电路101a的写入位线 +WBL0及+WBLl。此外，来自寄存器102的输出信号OUTO到OUT63 的反相信号输入到图5中构成各个触发器CL00到CL31的本实施方式的 SRAM电路101a的写入位线-WBL0及-WBLl。
进一步详细说明的话，对应于寄存器102的高位部102x的触发器 F00到F31的输出信号OUTO到OUT31分别输入到图5中的写入位线 +WBL1—00至IJ+WBL1—31。此外，触发器FOO到F31的输出信号OUTO 到OUT31的反相信号同样输入到图5中的写入位线-WBLl一00到 -WBL1—31。
此外，对应于寄存器102的低位部102y的触发器F32到F63的输出 信号OUT32至U OUT63同样输入到图5中的写入位线+WBLO—00到 +WBL0—31。另外，触发器F32到F63的输出信号OUT32到OUT63的 反相信号同样输入到图5中的写入位线-WBLO—00至lj-WBL0—31。
向上述说明的写入位线输入数据的同时，图3中的写入行解码器 WRDCa基于行地址的解码结果驱动图5中的字线+WWL。对于由字线 +WWL指定的存储单元CLOO到CL31，从写入位线+WBLlJ)0到 +WBL1—31输入的信号存储在与写入地址为奇数地址的情况相对应的地 址1部101a一lx，输入到写入位线+WBLOJ)0至IJ+WBL0一31的信号存储在 与写入地址为偶数地址的情况相对应的地址0部101a—ly。
接下来，从图3中的SRAM电路101a读取数据，并且说明对SRAM 电路101b进行写入的情况。
首先，图3中的读取行解码器RRDCa基于行地址的解码结果指定从 SRAM电路101a进行读取的行。在图3的情况下，从4个行101a—lx、 101a—ly、 101a—2x及101a—2y中进行选择。此处，驱动图5中与奇数地 址对应的地址1部101a—lx所对应的读取字线+RWL。此外，写入行解码 器WRDCb选择应进行写入的SRAM电路101b内的行。此处，为了同时 指定SRAM电路101b的地址1部101b—lx和地址0部101b—ly，驱动处 于图5中的两者之间的写入字线+WWL。
与SRAM电路101a内的奇数地址对应的地址1部101a—lx的16位 长度的高位数据写入到与SRAM电路101b的奇数地址对应的地址1部 101b—lx。此外，与SRAM电路101a内的奇数地址对应的地址1部101a—lx 的16位长度的低位数据写入到与SRAM电路101b内的偶数地址对应的 地址O部101b—ly。
此处，为了进行上述说明的动作，说明SRAM电路101a和101b如 何连接。
图6是使用于缓冲电路的本发明的SRAM电路101b。从图5中的 SRAM电路101a进行输出的读取位线+RBL一00到+RBL一31分别输入到 图6中的写入位线+WBLl—00到+WBLl—15以及+WBLO—00到 +WBU)—15。
进一步详细说明的话，输出来自图3中的SRAM电路101a的输出 即16位长度的高位数据的读取位线+RBLJ)0至U+RBL一15输入到图6中 的写入位线+WBLl—00至IJ+WBL1—15。此外，输出来自图3中的SRAM 电路101a的输出即16位长度的低位数据的读取位线+RBL—16到 +RBL—31输入到图6中的写入位线+WBLO—00至U+WBLO—15。
此外，输出来自图3中的SRAM电路101a的输出即16位长度的高 位数据的反相信号的读取位线-RBLJ)0到-RBL一15输入到图6中的写入 位线-WBL1—00至U-WBL1—15。此夕卜，输出来自图3中的SRAM电路101a 的输出即16位长度的低位数据的反相信号的读取位线-RBL—16到 -RBL—31输入到图6中的写入位线-WBLO一OO至lJ-WBLO—15。
向写入位线输入数据的同时，图3中的写入行解码器WRDCb基于 行地址的解码结果驱动图6中的字线+WWL。对于由字线+WWL指定的 存储单元CLOO到CL15，从写入位线+WBL1—00至J+WBL1—15输入的信 号存储在与写入地址为奇数地址的情况相对应的地址1部101b—lx，输入 到写入位线+WBLO一00至U+WBL0J5的信号存储在与写入地址为偶数地 址的情况相对应的地址0部101b_ly。
这样，上述说明的缓冲电路由使用了本实施方式的SRAM电路的存 储单元构成，所以通过削减晶体管和字线等，可以进行电路的小型化。此外，由于小型化，字线和位线縮短，字线和位线的电阻值也降低，所 以可以增大驱动晶体管的驱动电流。驱动电流变大时，可以实现晶体管
的动作高速化和SRAM电路自身的高速化。
此外，通过省略2个必要的写入行解码器中的1个，可以实现SRAM
电路的小型化。
权利要求
1.一种存储电路，其特征在于，该存储电路具有第1及第2触发器电路，其并联连接到共同的写入字线上；第1写入控制电路，其连接到所述第1触发器电路上，通过提供给所述写入字线的写入控制信号而导通，将第1写入信号提供给所述第1触发器电路；以及第2写入控制电路，其连接到所述第2触发器电路上，通过提供给所述写入字线的写入控制信号而导通，将第2写入信号提供给所述第2触发器电路。
2. 根据权利要求l所述的存储电路，其特征在于，所述存储电路还具有第1读取控制电路，其连接到所述第1触发器电路上，通过提供给 第1读取字线的第1读取控制信号而导通，进行来自所述第1触发器电 路的读取信号的读取控制；以及第2读取控制电路，其连接到所述第2触发器电路上，通过提供给 第2读取字线的第2读取控制信号而导通，进行来自所述第2触发器电 路的读取信号的读取控制。
3. 根据权利要求2所述的存储电路，其特征在于，所述写入控制电路分别包括第1写入控制开关元件，其连接到所述触发器电路上，通过提供给 所述写入字线的写入控制信号而导通，将第1写入信号提供给所述触发 器电路；以及第2写入控制开关元件，其连接到所述触发器电路上，通过提供给 所述写入字线的写入控制信号而导通，将所述写入信号的反相信号提供 给所述触发器电路，所述读取控制电路分别包括第1读取控制开关元件，其连接到所述第1触发器电路上，通过提 供给第1读取字线的第1读取控制信号而导通，进行来自所述第1触发器电路的读取信号的读取控制；以及第2读取控制开关元件，其连接到所述第2触发器电路上，通过提 供给第2读取字线的第2读取控制信号而导通，进行来自所述第2触发 器电路的所述读取信号的反相信号的读取控制。
4. 根据权利要求2所述的存储电路，其特征在于，所述存储电路还 具有高位地址用写入解码器和低位地址用写入解码器以及高位地址用读 取解码器和低位地址用读取解码器，所述第1及所述第2的写入控制信号被所述高位地址用写入解码器 控制；所述第1及所述第2的写入信号被所述低位地址用写入解码器控制；所述读取控制信号被所述高位地址用读取解码器控制；所述读取信号被所述低位地址用读取解码器控制。
5. —种信息处理装置，其特征在于，该信息处理装置具有缓冲单元 以及运算处理单元，该缓冲单元具有高位地址用写入解码器，其连接有写入控制信号； 低位地址用写入解码器，其连接有写入信号； 高位地址用读取解码器，其连接有读取控制信号； 低位地址用读取解码器，其连接有读取信号；第1写入控制电路，其通过第1所述写入控制信号对第1触发器电 路及第1所述写入信号之间的导通进行控制；第2写入控制电路，其通过第2所述写入控制信号对第2触发器电 路及第2所述写入信号之间的导通进行控制；第1读取控制电路，其通过所述读取控制信号对所述第1触发器电 路及所述读取信号之间的导通进行控制；以及第2读取控制电路，其通过所述读取控制信号对所述第2触发器电 路及所述读取信号之间的导通进行控制。
6. —种存储电路的控制方法，其特征在于，该控制方法具有以下步 骤进行第1写入的步骤，在该步骤中，连接到第1触发器电路上，通 过提供给写入字线的写入控制信号而导通，将第1写入信号提供给所述 第1触发器电路；进行第2写入的步骤，在该步骤中，连接到第2触发器电路上，通 过提供给所述写入字线的写入控制信号而导通，将第2写入信号提供给 所述第2触发器电路；进行第1读取的步骤，在该步骤中，连接到所述第1触发器电路上， 通过提供给第1读取字线的第1读取控制信号而导通，进行来自所述第1 触发器电路的读取信号的读取控制；以及进行第2读取的步骤，在该步骤中，连接到所述第2触发器电路上， 通过提供给第2读取字线的第2读取控制信号而导通，进行来自所述第2 触发器电路的读取信号的读取控制。
全文摘要
本发明提供一种SRAM电路，其具有分别由一对存储部构成的多个存储单元；指定所述多个存储单元的行的多个写入字线；指定所述多个存储单元的行的多个读取字线对；在写入到所述一对存储部时，在所述一对存储部中驱动共同的所述写入字线的写入行解码器；从所述存储部读取时，驱动与所述存储部连接的所述读取字线的读取行解码器；多个写入位线对，在写入到所述一对存储部时，其指定所述一对存储部，并将各个输入数据写入通过与所述写入字线共同指定的所述一对存储部的双方；以及读取位线，在从所述存储部读取时，其指定所述存储部，并从通过与所述读取字线共同指定的所述存储部中读取数据(也可以是1根)。
文档编号G11C11/41GK101346772SQ20058005243
公开日2009年1月14日 申请日期2005年12月27日 优先权日2005年12月27日
发明者金成克直 申请人:富士通株式会社