半导体器件的制作方法

专利名称：半导体器件的制作方法
技术领域：
本发明涉及半导体器件，尤其涉及适用于利用电阻差来区别存储 信息的存储单元、包括例如使用了相变材料的存储单元的高密度集成 存储电路、存储电路和逻辑电路被设置在同 一半导体衬底上的逻辑混 装型存储器、具有模拟电路的半导体集成电路器件、以及具有非易失 性的随机存取存储器等的有效技术。
背景技术：
作为本发明人所研究的技术，例如对使用了相变材料的存储器考 虑以下技术。
作为使用了由相变材料构成的电阻元件的存储器的相变存储器 是由置位动作将相变材料结晶化、或由复位动作将其非晶化而利用由
性存储器。其中，作为低电阻状态的置位和作为高电阻状态的复位不 一定需要为完全的结晶状态、非结晶状态，可采用作为完全结晶状态 的低电阻状态和作为完全非结晶状态的高电阻状态中间的任意值。
在复位时，为了使相变材料的温度上升至融点以上而施加高电 压。另外，在相变材料的溶融后为防止结晶化而采用急速衰减的短时 间的脉沖。置位是使相变材料在结晶化温度以上、未达到融点的温度 下保持一定时间。因此，置位脉冲为低于复位脉冲的电压，为时间长 的脉冲。
相变存储器的应用首先可列举出替换作为主流的非易失性存储
器的FLASH存储器。相变存储器与FLASH存储器相比，可低电压工 作、高速重写，因此可以称为更高性能的非易失性存储器。另外，若 进一步实现高速化，则可实现高速的非易失RAM。目前，许多便携设备中安装有非易失性FLASH存储器和作为高速易失性RAM的 DRAM这两种存储器，但若能够实现具有这两种存储器的特征的非易失RAM，则能够将FLASH存储器和DRAM统一为1块芯片，可对所有半导体存储器进行替换。作为与本发明相关的技术文献包括例如专利文献1和非专利文件 1等。专利文献1:日本特开2003 - 100085号公报 非专利文献1:"日本应用物理(Japanese Journal of Applied Physics) " 、 1991年1月、第30巻、p.97 — 100。发明内容但是，对于上述相变存储器的技术，本发明人经过研究发现以下 问题。例如，在现有的相变存储器的复位动作中，施加矩形电压脉冲， 使相变材料的温度上升至融点以上，暂时溶化相变材料后再急速冷 却。例如，在相变材料为Ge2Sb2Tes的情况下，当施加了矩形复位脉 沖时，相变材料Ge2Sb2Te5的温度变化的时间常数大约为2ns(纳秒)， 因此，即使复位脉冲宽度为30ns,相变材料超过融点然后急速冷却也 能够进行复位。而在现有方式的置位动作中，施加矩形电压脉冲，使相变材料的 温度上升使其小于融点且处于结晶化温度以上，通过在该温度下保持 大约lns,使相变材料及其周围升温。在将电压脉冲为OV后，利用 周围的热量，相变材料在进行相变材料的结晶化的未达到融点且处于 结晶温度以上的温度带下慢慢冷却而进行结晶化。在该现有方式中， 相变材料周围的温度充分升温需要大约lMs的时间，因此，置位需 要大约1 jus的时间。这样，在现有方式中控制相变存储器的写入时间的是置位动作。 本发明的上述以及其他目的和新特征将通过本说明书的记载和 附图来得到明确。简单说明在本申请公开的发明中具有代表性的技术方案的概要 ^口下。即，本发明的半导体器件具有如下功能，即在置位动作中，施 加通过电压的施加而使相变材料的到达温度为融点以上的电压脉冲作为施加给相变材料的电压脉沖，而使相变材料的温度急速上升，在 达到融点前停止施加电压力永冲。另外，本发明的半导体器件具有如下功能将施加给相变材料的 置位电压取为2级，在施加第一电压后，施加低于第一电压的第二电 压。简单说明通过在本申请公开的发明中具有代表性的技术方案所 得到的效果如下。能够提高要求高速置位动作的使用了相变材料的存储单元元件 的重写速度。


图1的(a)和(b)是表示在本发明实施方式1和实施方式2中 脉冲电压波形的图。图2的(a)和(b)是表示在本发明实施方式1和实施方式2中 相变材料的温度变化的图。图3是表示在本发明的实施方式1中相变存储器的结构的框图。图4是表示在本发明的实施方式1中存储单元阵列的结构的电路图。图5是表示在本发明的实施方式1中存储单元阵列的结构的版图。图6是表示在本发明的实施方式1中存储单元的结构的剖视图。 图7是表示在本发明的实施方式1中列选择器的结构的电路图。 图8是表示在本发明的实施方式1中写緩存模块的结构的电路图。图9是表示在本发明的实施方式1中写动作的定时的波形图。图IO是表示在本发明的实施方式1中读动作的定时的波形图。 图11是表示在本发明的实施方式2中相变存储器的结构的框图。 图12是表示在本发明的实施方式2中字线控制电路的结构的电 路图。
图13是表示在本发明的实施方式2中短脉冲发生电路的结构的 电路图。
图14是表示在本发明的实施方式2中2级脉沖控制信号的定时 的波形图。
图15是表示在本发明的实施方式2中可产生2级脉冲的字线驱 动器的结构的电路图。
图16是表示在本发明的实施方式2中相变材料的结晶化速度的 温度依赖性的图。
图17是表示在本发明的实施方式2中在实验中使用的2级脉沖 波形的图。
图18是在本发明的实施方式2中表示由2级脉沖得到的置位/复 位电阻比的实验结果。
图19的(a) ~ (h)是在本发明的实施方式2中表示脉冲波形和 相变材料的温度变化的关系的图。
图20是在本发明的实施方式3中表示在位线施加了 2级脉冲时 的晶体管特性曲线的图。
图21是在本发明的实施方式3中表示在字线施加了 2级脉冲时 的晶体管特性曲线的图。
图22是在本发明的实施方式4中表示插入了界面层时的相变材 料附近的结构的剖视图。
图23是在本发明的实施方式4中表示仅在插塞上插入了界面层 时的相变材料附近的结构的剖视图。
图24的(a)和(b)是在本发明的实施方式4中表示插入了界面 层时的存储单元结构的电路图。
具体实施方式
以下，根据附图详细说明本发明的实施方式。在用于说明实施方 式的所有附图中，原则上对相同部件标记相同标号，并省略对其的重 复说明。[实施方式1]图3是本发明实施方式1的非同步式相变存储器的结构例的要部 框图。首先，根据图3说明本实施方式1的非同步式相变存储器的结构 的一个例子。虽然没有特别限制，但非同步式相变存储器根据控制信 号状态而进4于动作，并纟全测地址的变化而进4于动作。本实施方式1的 非同步式相变存储器包括指令緩存器CB、控制信号发生电路CPG、 地址緩存器AB、地址转变检测电路ATD、行预译码器RPD、列预译 码器CPD、输入緩存DIB、输出緩存DOB、读出放大器模块SA、写 緩存模块WB等，还与存储单元阵列MCA对应地设有行译码器 RDEC、字线驱动器WD、列译码器CDEC、列选择器CSEL等。这 里，仅示出1个存储单元阵列MCA，但根据存储单元容量也可以将 存储单元阵列MCA取为多个。各电路模块发挥以下作用。控制信号发生电路CPG根据指令緩存 器CB读取的来自外部的控制信号CMD，产生用于控制输入緩存器 DIB、输出緩存器DOB、读出放大器模块SA、写緩存模块WB等的 控制信号CTL。地址緩存器AB读取来自外部的地址ADR，将内部 地址AI发送至地址转变检测电路ATD、行预译码器RPD、列预译码 器CPD。地址转变检测电路ATD检测内部地址AI的变化，将地址转 变信号AT输出至控制信号发生电路CPG。具体而言，取得检测地址 各位的变化的逻辑，取它们的逻辑和作为地址转变信号AT。行预译码器RPD对行地址进行预译码，将行预译码地址RPA输 出至行译码器RDEC。行译码器RDEC进一步对行预译码地址RPA 进行译码，由此，字线驱动器WD选择性地驱动存储单元阵列MCA 中的字线。列预译码器CPD对列地址进行预译码，将列预译码地址CPA输出至列译码器CDEC。列译码器CDEC进一步对列预译码地址 CPA进行译码，由此，列选择器CSEL选择性将存储单元阵列MCA 中的位线连接在输入输出线10上。
输入緩存器DIB以所期望的定时读取与外部的输入输出数据 DQ,将输入数据DI发送至写緩存模块WB。写緩存;t莫块WB由于写 入动作，根据输入数据DI驱动输入输出线10。读出放大模块SA包 括与同时动作的位数对应的个数的读出放大器，为了读出动作而放大 输入输出线10的信号来进行判断，输出读出数据DO。输出緩存器 DOB以所期望的定时向输入输出数据DQ输出读出数据DO。
图4示出存储单元阵列MCA的结构例。存储单元MC被设置于
连接在字线驱动器WD上的字线WLO、 WL1、 WL2、 WL3.......和
连接在列选择器CSEL上的位线BLO、 BL1、 BL2、 BL3的交点上。
另外，设有源极线SLOl、 SL23.......，其被连接在接地电压VSS上。
各存储单元MC由相变电阻PCR和存储单元晶体管MT构成。相变 电阻PCR的一端连接在位线上，另一端连接在存储单元晶体管MT 的源极、漏极之一上。相变电阻例如由含有Te等的硫属化物材料构 成。存储单元晶体管的源极、漏极的另一个连接在源极线上，栅极连 接在字线上。在图4中，作为存储单元晶体管MT使用MIS (Metal Insulator Semiconductor)型晶体管，但也可以使用双极型晶体管。
这里为了简单起见并没有示出，但根据需要，还设有用于产生读 出时的参考信号的定时单元。另外，这里作为存储单元晶体管示出了 NMOS晶体管，但也可以使用PMOS晶体管、双极晶体管。其中， 从高集成化的观点考虑优选MOS晶体管，与PMOS晶体管相比，优 选导通状态下沟道电阻小的NMOS晶体管。以下以使用NMOS晶体 管作为存储单元晶体管时的电压关系来说明工作等情况。
图5示出与图4的存储单元阵列结构对应的布局图。图4所示的 电路的各要素被标记相同标号。在图5中，以粗黑线划分的区域是与 图4所示的存储阵列MCA对应的区域。在图5中，Ml是第一金属 层，M2是第二金属层，FG是作为在硅衬底上形成的晶体管的栅电极使用的层，FCT是连接FL上表面和M1下表面的接触孔，R是存储 元件PCR和其上部电极层UE的层叠膜，SCT是连接M1上表面和R 的下表面的接触孔，TCT是连接M1上表面和M2下表面的接触孔。 存储元件R在与同一位线连接的存储单元之间，经由接触孔TCT而 被引至第二金属层M2上。该第二金属层M2作为各个位线使用。字 线WL0 ~ WL3由FG形成。在FG使用多晶硅和硅化物(硅与高融点 金属的合金)的层叠层。构成存储单元MCll的1个MOS晶体管为 QM1。构成存储单元MC21的晶体管QM2与晶体管QM1共用源极 区域。如图所示，构成其他单元的MOS晶体管也是按如上方式构成。图6是存储单元阵列的主要部分剖视图。本例是用于实现图5所 示的阵列结构的具体结构例。图6是逻辑混装存储器、逻辑电路区域 和相变存储单元的存储单元区域的剖视图。在形成于半导体衬底SUB 上的阱PW内形成有所期望的晶体管QM1、 QM2等。在层间绝缘膜 ILI c的位置配置有第 一 层间布线M1和源极线布线等。并且，在上述存储单元区域中，在其上部经由下部电极插塞PLUG 形成有相变材料PCR，形成有构成存储单元的主要部分。并且，该存 储单元部经由配置在其上部的插塞状金属接触We而连接在位线BL 上。在存储单元区域形成有例如n沟道型存储单元选择用MOS晶体 管QM1、 QM2。 n沟道型存储单元选择用MOS晶体管QM1、 QM2 在p阱PW的上部彼此分离而形成。这些晶体管包括LDD (Lightly DopedDmin:轻掺杂漏极)结构的半导体区域DN、 DNC;形成在半 导体衬底上的栅极绝缘膜；以及形成在其上的栅极电极。半导体区域 DNC被在同一元件有源区域内形成的相邻的n沟道型存储单元选择 用MOS晶体管所共用。 、这样的存储单元选择用n沟道型MOS晶体管QM1、 QM2被淀积 在半导体衬底SUB上的层间绝缘膜ILIa、 ILIb所覆盖。该层间绝缘膜ILIa、 ILIb例如由氧化硅膜构成，例如由通常的等 离子体CVD法等形成。在存储区域和逻辑电路区域，层间绝缘膜ILIb的上表面形成得较平坦，以使其高度大体一致。
在存储单元区域的层间绝缘膜ILIa、 ILIb上穿有连接孔，使得存 储单元选择用MOS晶体管QM1、 QM2的半导体区域DN、 DNC的 上表面露出。
在该连接孔埋入例如由钨构成的导电材料Wa、 Wb,形成接触电 极。另外，当在导电材料使用钨时，在相关绝缘膜ILIa、 ILIb之间存 在例如10nm左右的TiN作为隔离金属层。
该接触电极与存储单元选择用MOS晶体管QM1、 QM2的半导体 区域DN、 DNC电链接。
在存储单元区域的层间绝缘膜ILIc穿有连接孔，该连接孔使得由 导电材料Wc、 Wd构成的接触电极露出，其中，该导电材料Wc、 Wd例如由鴒构成。另外，当在导电材料使用鵠时，在与相关绝缘膜 ILIc之间作为隔离金属层存在例如10nm左右的TiN。该接触电极与 被存储器选择用n沟道型MOS晶体管QM、 QM2所共有的半导体区 域DNC电连接。
在层间绝缘膜ILIc的上表面淀积有层间绝缘膜ILId。该层间绝缘 膜ILId例如由氧化石圭构成。
在存储单元区域中的层间绝缘膜ILId上穿有连接孔，使得源极布 线SL露出。在该连接孔埋入例如由钨构成的导电材料PLUG,形成 接触电极。另外，当在导电材料使用钨时，在与相关绝缘膜ILId之间 作为隔离金属层存在例如10nm左右的TiN。该接触电极与源极布线 SL电连接。
在存储单元区域的层间绝缘膜ILIe中形成有作为存储元件的电 阻元件R。电阻元件R形成为带状，由相变材料PCR和覆盖其表面 的例如由鵠构成的上部电极UE构成。构成电阻元件R的相变材料 PCR包括例如Ge-Sb —Te类相变材料、或Zn — Te类相变材斗牛、或 添加了这些材料的添加元素X的X- Ge- Sb-Te类相变材料、或添 加添加物Y的Y-Zn-Te类相变材料。作为添加元素X列举出In、 Cr、 O、 N、 Zn、 Bi、 Ag、 Au、 Se等。作为添加元素Y列举出Sb、In、 Cr、 O、 N、 Ge、 Bi、 Ag、 Au、 Se等。
用于相变存储器的下部电极插塞PLUG的材料列举出例如W、 TiN、 TiW、 TiAlN、多晶石圭等。
电阻元件R的下部与存^[渚元件下部接触电极电连接，通过该接触 电极而与存储单元选择用n沟道型MOS晶体管QM1、 QM2的半导 体区域DN电连接。
在电阻元件R的上表面淀积有硬掩模绝缘膜HM。该硬掩模绝缘 膜HM例如由氧化硅构成。硬掩模绝缘膜HM是为了将电阻元件R 图形化而淀积的，形成为带状。
在存储区域中的层间绝缘膜ILIe、硬掩模绝缘膜HM中穿有接触 孔，使得上部电极UE的上表面露出。在该接触孔内埋入例如由钨构 成的金属膜We而形成存储单元上部电极触点。另外，当在导电材料 使用鴒时，在与相关绝缘膜ILIe之间作为隔离金属层存在例如10nm 左右的TiN。
该存储单元上部电极触点与电阻元件R的上表面电连接，通过该 电阻元件而与存储单元选择用n沟道型MOS晶体管QM1、 QM2的 半导体区域DN电连接。
在层间绝缘膜ILIe的上表面形成有位线BL。该位线是淀积由铝 构成的金属层ML而形成的。该位线BL与例如由隔离金属BM和钨 We构成的位线触点电连接，进而通过位线触点与电阻元件R电连接。
图7示出图3中的列选择器CSEL的结构例。这是从存储单元阵 列每次2位地选择存储单元而使之动作的情况的例子。即使同时选择 的存储单元数量不同也可为同样的结构。每两条位线设有列开关 CSL2,由列译码器CDEC输出的列选择信号控制，将位线每两条地 连接在输入输出线IOO、 IOl上。列选择信号是与C01b、 C01t、 C23b、
C23t.......彼此互补的信号。列开关CSL2由4个NMOS晶体管MNP0、
MNP1、 MNS0、 MNS1以及2个PMOS晶体管MPS0、 MPS1构成。 NMOS晶体管MNP0、 MNP1将非选择的位线保持为接地电压VSS。 NMOS晶体管MNS0、 MNS1和PMOS晶体管MPS0、 MPS1构成2个CMOS传输门(pass gate ),将所选择的位线连接在输入输出线IOO、 IOl上。这样，通过使用CMOS传输门，在宽电压范围内，能够以低 电阻连接位线和输入输出线。由此，使位线的施加电压范围变宽，当 以在相变电阻中流过的电流值来划分读出动作和写入动作的低电阻 化和高电阻化时，能够确保容限。
图8示出图3中的写緩存模块WB的结构例。写緩存模块WB由 写入脉沖发生电路WPG和2个写緩存器WB1构成。这也是同时向存 储单元阵列中的2个存储单元写入时的例子。只要是根据同时写入的 存储单元数量设置写緩存器WB1,则也能够对应于其他存储单元的 数量。写入脉冲发生电路WPG产生低电阻化用和高电阻化用的脉冲， 分别在写入脉冲线WPO和WP1上输出。写緩存器WB1由3个反相 器、2个输入NAND门、以及由2个NMOS晶体管MNC0、 MNC1 和2个PMOS晶体管MPC0、 MPC1构成的2个CMOS传输门构成。 写緩存器WB1由写入控制信号WRIT激活，根据写入数据DIO、 DIl， 将输入输出线IOO、 101连接在写入脉冲线WP0、 WP1上。这里，能 够通过使用CMOS传输门，利用写入脉冲发生电路WPG,在输入输 出线IOO、 IOl的下降沿驱动到接地电压。由此，能够防止在输入输 出线的寄生电容中所充电的电荷通过位线和存储单元而放电，能够使 位线电流的脉沖波形的下降陡峭，实现稳定的写入动作。
接着，说明以上所述的非同步式相变存储器的动作。图9示出写 动作的定时的例子。根据外部地址ADR的转变，地址转变检测电路 ATD在地址转变信号AT中产生脉冲，切换字线WL(图4中的WLO、
WL1、 WL2、 WL3.......)。作为控制信号CMD的一部分的芯片选
择条状(bar)信号CSb和写使能条状(bar)信号WEb成为低电平， 由此写入控制信号WRIT成为'1',进行写入动作。根据向输入输 出数据DQ的输入Din,驱动所选择的位线BL(图4中的BL0、 BLl、
BL2、 BL3.......)。这里，若输入Din为'0，，则将位线BL驱动
为置位电压VSET，但若为'1，，则将位线BL保持为接地电压VSS。 另外，若输入Din为'1，，则将位线BL驱动为复位电压VRST。为了使高电阻化的脉冲成为所期望的脉冲宽度，写入控制信号WRIT成 为'0，，使位线BL返回接地电压VSS,结束写入动作。这里以Din 为1位进行说明，在为多位的情况下，对每位进行与数据对应的工作。 以下也同样简单说明其他工作定时。
在一般的非同步SRAM的规格中，写动作的期间结束时，确定输 入Din为有效。在图7的动作中，若输入Din为'0，，则直接驱动 位线，确保低电阻化期间。而若输入Din为'l，，则确定为有效后 驱动位线，缩短驱动位线的脉沖宽度，防止温度上升至选择存储单元 的相变电阻的周围所需要的温度以上而使冷却时间延长。结果无论是 '0，还是'1，，都能实现稳定的写入动作。另外，通过这样地限制 高电阻化的脉冲宽度，不流过不需要的写入电流，因此可实现低功耗 的写入动作。
图10示出读动作的定时的例子。与图9所示的写动作同样，根 据外部地址ADR的转变，切换字线WL。作为控制信号CMD的一部 分的芯片选择低电平有效信号CSb和输出使能低电平有效信号OEb 成为低电平，由此，激活输出緩存器，将输入输出数据DQ驱动为与 读出输出Do对应的输出Dout。芯片选择低电平有效信号CSb和输出 使能低电平有效信号OEb的任一个成为高电平，读动作期间结束， 由此输出緩存器DOB成为高阻状态。
在相变存储器的重写时施加的电压脉冲作为与下部电极插塞 PLUG相对的上部电极UE的电压或与上部电才及UE相对的下部电极 插塞PLUG的电压而进行施加。当在上部电才及UE和下部电极插塞 PLUG之间产生电位差时，通过相变材料PCR而流过电流，在电阻高 的下部电极插塞PLUG和相变材料PCR中产生焦耳热。该焦耳热引 起相变材料PCR的相变，进行相变存储器的重写。
图1是表示在相变材料PCR上施加的脉冲电压的波形的图，图1 的(a)表示复位动作，图1的(b)表示置位动作。图2是表示相变 材料PCR的温度变化的图，图2的(a)表示复位动作，图2的(b) 表示置位动作。另外，在图1的(b)和图2的(b)中，标记"本发明1"的是实施方式1的波形，标记"本发明2"的是后述的实施方 式2的波形。另外，为了便于理解本发明的特征，还示出作为本发明 的前提来讨论的现有方式的波形。
相变存储器的复位施加图1的(a)所示的矩形脉冲。通过施加该 脉冲，使温度上升到融点以上，暂时融化相变材料PCR后，急速冷 却。例如，说明在相变材料PCR使用了 Ge2Sb2Tes时的温度变化。因 为Ge2Sb2Tes的温度变化的时间常数为大约2ns，所以若施加足够高的 电压脉冲，则如图2的(a)所示那样，在30ns以下相变材料PCR的 温度超过融点。接着，使电压脉沖返回0V,进行急速冷却。结果可 在30ns以下的时间充分地进行复位动作。
相变存储器的置位施加图1的(b)所示的"本发明1"的矩形电 压^K冲。施加该电压时，如图2的(b)所示那样，通过施加"本发 明1"的电压，相变材料PCR的温度急速上升，在施加了足够长的时 间情况下会达到融点以上的温度，但在达到融点之前使脉冲电压为0 而进行冷却。使用本方式，例如相变材料PCR为Ge2Sb2Tes时，从超 过作为结晶化开始的温度的160。C的时刻开始，到通过冷却而低于160 。C为止，存在促进相变材料PCR的结晶化的温度带，即作为结晶化 温度的160。C以上而未达到作为融点的600°C，因此在此之间进行结 晶化。当通过施加电压脉冲而使相变材料PCR达到融点以上时，相 变材料PCR非晶化，因此从没有达到融点的时刻开始，结晶化开始， 从高速化观点考虑是不利的。通过使用本方式，可实现相变材料PCR 的高速结晶化。
图11是本发明实施方式2的非同步式相变存储器的结构例的要 部框图。在上述实施方式1的图4~图10中说明的存储阵列电路、存 储阵列结构、存储单元剖面结构、列选择器CSEL的结构、写緩存模 块WB、写定时、读定时是相同的，因此省略i兑明。大部分与在上述 实施方式1中进行说明的图3的框图相同，但在其基础上安装有对字 线施加2级电压的电路。来自根据外部时钟CLK输入信号的外部时钟緩存器CLKB的信号被输入至控制信号发生电路CPG，产生低置 位脉冲RSP，该脉冲被输入至字线控制电路WDCTL。
图12是示出图11所示的字线控制电路WDCTL的一部分的图， 图13是示出图12所示的短脉沖发生电路SPG的结构例的图，图14 是示出图12所示的2级脉沖控制信号clM、 cj)2、小3的波形的图，图 15是示出可产生2级脉冲的字线驱动器WD的结构例的图。
图12所示的电路连接在图15所示的各字线驱动器WD上，制作 有与字线驱动器相同的数量。在字线控制电路WDCTL中，接收输入 的低置位脉冲RSP,使用包括延迟电路DLS等的短脉冲发生电路SPG 处理输入至图13所示的短脉沖发生电^各的输入SPGin的脉冲，由短 脉冲发生电路的输出SPGout输出图14所示的ch、巾2、 c))3的脉沖波 形。这些脉冲被输入至图15所示的字线驱动器WD,产生2级脉冲。
在以上所示的电路中，可在字线施加2级电压，但若在位线驱动 器应用图12、图13和图15所示的电路，则也可在位线施加2级电压。
图1的(b)示出用于本实施方式2的置位的脉沖波形(本发明2)。 另外，图2的(b)示出此时的温度变化(本发明2)。本实施方式2 的置位脉冲波形为使用2级电压的2级脉沖。与实施方式l相比，使 用本实施方式2的2级脉冲的优点可说明如下。实施方式1所示的方 法的施加电压较高，因此温度上升速度非常快，停止脉冲施加的时间 容限较小。也就是，当相变材料PCR的电阻有较低的标准离差时， 温度变化的时间常数降低，相变材料的升温速度增快，结果有可能实 施方式1所示的置位脉冲时间会超过融解温度。而采用能够使用更低 电压的置位脉冲的2级脉沖是如下的置位方法，即即使相变材料 PCR的温度变化的时间常数变化，超过融解温度的误复位的可能性也 较小。
图16是示出相变材料PCR的结晶化速度的温度依赖性的图。 根据非专利文献1，相变材料PCR的结晶化的过程可分为前半段 的核生成和后半段的结晶生长。并且，在各个过程中存在图16所示 的结晶化速度的温度依赖性。在核生成中存在使核生成速度最快的温度T!,无论是高于该温度的温度还是低于该温度的温度，核生成速度 都减小。在温度T,以上核生成速度减小的原因是在相变材料的核生 成中的与非晶状态的自由能相对应的结晶状态的自由能较低的缘故。
在温度T,以下核生成速度减小的原因是构成相变材料的原子的扩散
系数与温度共同急剧减小的缘故。
另外，在结晶生长中存在结晶化速度最快的比温度T,低的温度 T2，无论该温度以上的温度还是该温度以下的温度，结晶化速度都减 小。其理由是与核生成速度的温度依赖性相同的机制。也就是，为了 使结晶化最快，如图2的(b)所示那样，相变材料的温度应在结晶 化的前半段取为T!，在结晶化的后半段取为T2。
当以2级脉冲进行置位时，为了验证可实现高速化，对复位状态 的相变材料PCR施加各种形状的置位脉冲，进行调节置位电阻的原 理实验。图17示出施加的置位脉沖。第一电压施加30ns的相变材料 PCR成为核生成速度最快的温度的电压2.0V。接着作为第二电压施 加t2ndns的V2ndV电压。特别将V^选择为与第一电压相等的矩形波 脉沖的2.0V和相变材料PCR的温度成为结晶生长速度最快的温度的 1.8V,分别从10ns开始到40ns的期间以5ns间隔使t^变化。在施 加这些脉冲中，相变材料PCR的温度不超过融点。对于复位电阻， 测定施加这些置位脉冲后的置位电阻，求出复位电阻与置位电阻的 比。图18示出其结果。
在V2nd为2.0V时，若缩短t2nd,则相变材料PCR的结晶化不充分， 置位电阻增大。为了高速进行写入的信息的读出，置位电阻和复位电 阻的比优选1个数量级以上。为满足该电阻比的要求值，根据图18 的结果，t2nd需要30ns以上。也就是，矩形波脉沖的置位时间成为第 一电压的施加时l可30ns与第二电压的施加时间30ns之和的60ns。
而当V2。d为1.8V时，与V^为2.0V时相比，t2nd即使相同，电 阻比也成为较大的值。这是因为，通过使V^成为1.8V,相变材料
PCR的温度从核生成速度最快的温度向结晶生长速度最快的温度变
化，与V2nd为2.0V时相比，能以短时间进行结晶化。结果，V2nd为1.8V时，满足电阻比的要求值的最短的t^为10ns。也就是，使用2 级脉冲时，置位时间为第一电压的施加时间30ns与第二电压的施加 时间10ns之和的40ns 。
也就是，实验表示在置位使用2级脉冲时，与l级脉冲相比，可 实现高速化。
图19示出依赖于脉冲波形的相变材料PCR的温度变化。在图19 中，图19的(a) ~ (d)示出脉冲波形，图19的(e) ~ (h)示出 温度变化，图19的(a)和(e) 、 (b)和(f)、 (c)和(g)、 (d) 和(h)分别对应。Tm为融解温度(融点)、Tc为结晶化温度，相 变材料在Tc以上、未达到Tm的温度时进行结晶化。在图19的(e)、 (f) 、 (g) 、 (h)中，通过施加各脉冲，以t!、 t2、 t3、 U示出相变 材料的温度为Tc以上、Tm以下的时间。并且，在时间t!、 t2、 t3、 t4
中关系式t^t产t^t2成立。
图19的(a)的脉冲宽度为30ns的复位脉冲。施加电压比置位脉 冲大，因此如(e)所示那样，温度上升速度较快，在刚刚施加复位 脉冲之后超过融点Tm。施加复位脉冲后，温度急剧下降，但处于Tc 以上、Tm以下的温度的时间t!极短，因此几乎不进行结晶化。结果 相变材料PCR的复位结束。
图19的(b)的脉冲宽度为30ns的置位脉冲。对应于在上述实施 方式l中说明的置位方法。通过施加高于通常的置位电压的脉沖电压， 如图19的(f)所示那样，相变材料的温度上升，脉沖电压较高，因 此若一直施加则会达到温度为Tm以上，^旦在超过Tm之前停止脉冲 的施加。然后，降低相变材料的温度。结果相变材料存在于Tc以上、 Tm以下的温度带的时间12如图19的(f)所示那样，不超过Tm，因 此与图19的(a)的情况相比，能确保较长的时间t2,进行结晶化。
图19的(c)是相当于在图18中说明的1级脉冲的置位脉冲。电 压是相变材料成为使核生成最快的温度那样的值，与图19的(b)相 比，脉沖电压较低，因此表示温度变化的图19的(g)与图19的(f) 相比，温度上升緩慢。结果，超过Tc的时间也变慢，脉冲宽度与50ns和图19的(b)的30ns相比，与长度无关，位于Tc以上、Tm以下 的温度带的时间t3比t2短，结果结晶化进行得不充分。
图19的(d)是相当于在图18中说明的2级脉冲的置位脉冲。 对应于在本实施方式2中说明的置位方法。通过施加图19的(h)所 示的第l级脉冲的温度的上升与图19的(g)相同。结果相变材料成 为核生成速度最快的温度。接着，切换为低于第一电压的使相变材料 成为结晶生长速度最快的温度的第二电压。结果，可快速地进行结晶 化过程的核生成、结晶生长，相变材料处于Tc以上、Tm以下的温度 带的时间t4与图19的(c) 、 (g)所示的t3大致相同，但可充分地 进行结晶化。
图20是示出在位线施加了 2级脉冲时的晶体管特性曲线的图， 图21是示出在字线施加了 2级脉冲时的晶体管特性曲线的图。
在本实施方式2中的相变材料上施加的2级脉冲是通过在位线BL 或字线WL上施加2级脉冲来完成的。当相变材料PCR例如为 Ge2Sb2Te^t,电流电压特性如图20、图21的晶体管负载曲线所示那 样，具有非欧姆特性。该非欧姆特性的特征是随着施加在相变材料 PCR上的电压增加，微分电阻减小。基于该机制，根据在位线BL或 字线WL施加了 2级脉冲的情况下的相变材料的电阻变化和施加在相 变材料上的电压变化，考察在相变材料PCR中产生的焦耳热。
当在位线BL上施加2级脉沖时，如图20所示那样，当4吏之从施 加在位线上的第一电压VBLlst开始减少为施加在位线上的第二电压 V礼2nd时，施加在选择晶体管上的电压从位线2级脉冲施加时的源极 -漏极之间的第 一 电压VBDS1 st开始减少为位线2级脉沖施加时的源极 -漏极电压之间的第二电压VBDS2nd。 2条负载曲线成为在橫轴方向使 之移位的关系，当考虑在先示出的非欧姆特性的特征时，可知相变材 料PCR的电阻变化为RPCR ( VBDS2nd) - RPCR ( VBDSlst) 〉0,是增大的。 另外，施加在相变材料PCR上的电压变化为(VBL2nd - VBDS2nd) -(VBLlst-VBDSlst) <0,是减小的。也就是说，在相变材料PCR产生 的焦耳热E以E = VVR表示，但使位线BL电压从第一电压变化为第二电压时，相变材料PCR的电阻增大，施加在相变材料PCR上的电 压减小，因此在施加位线2级脉冲时相变材料PCR产生的焦耳热E 的变化量AEBL—定为AE礼O。这适于产生从核生成温度向比其温度 低的结晶生长温度的温度变化。
接着，使用图21考虑在字线WL施加2级脉冲的情况。当使在 字线上施加的电压从在字线上施加的第 一 电压VWLlst减少为在字线上 施加的第二电压VWL2nd时，在选择晶体管上施加的电压从字线2级脉 沖施加时的源极-漏极之间的第一电压VwD化t增加为字线2级脉冲 施加时的源极-漏极之间的第二电压VWDS2nd。结果根据在先示出的 非欧姆特性的特征，可知相变材料的电阻变化成为RPCR(VWDS2nd)-RPCR (VWDSst) >0，是增大的。另外，在相变材料上施加的电压变化
为(VbL - VwDS2nd ) - ( Vbl - V\vds〗st ) = VwDSst - V\VDS2nd<0， 是减少 的。也就是说，当使字线WL电压从第一电压变化为第二电压时，相
变材料PCR的电阻增大，在相变材料PCR上施加的电压减小，因此 在字线2级脉沖施加时相变材料产生的焦耳热E的变化量△ EWL —定 为AEWL<0。这适于产生从核生成温度向比其温度低的结晶生长温度 的温度变化。
也就是说，当在位线BL或字线WL上施加2级脉沖时，使之共 同由第一电压向第二电压变化，由此焦耳热减少，可使之从核生成速 度最快的温度变化为比其低的结晶生长快的温度。但是，由于相变材 料PCR的电阻的施加电压依赖性，可温度变化的宽度不同。该温度 变化的宽度至少必须大于核生成速度最快的温度和结晶生长最快的 温度之间的温度差。因此，根据相变材料PCR的电阻的施加电压依 赖性，在位线BL2级脉冲和字线WL2级脉沖中，通过4吏用焦耳热变 化最大的方法，可进行预定的温度控制的可能性最高。也就是，在A Eb^AEwl的情况下，优选在位线施加2级脉冲的方法，在AEbl〈A EWL的情况下，优选在字线WL上施加2级脉冲的方法。
实施方式3的存储单元电路和剖面结构与图4~图15所示的内容相同，因此省略其"i兌明。
在本实施方式3的相变材料上施加的2级脉冲在施加位于位线BL 上的某一定电压的状态下，通过在字线WL上施加2级电压脉冲来完 成。在字线WL上施加的电压由字线WL的第一电压Vwust和比字线
WL的第一电压Vw化t低的字线WL的第二电压VwL2nd构成。字线
WL的第一电压Vwust由选择晶体管TR的漏极电流、漏极电压和字 电压的关系求得，以使得在相变材料PCR上适当地施加第一电压 VPCRlst 。设字线WL的第一电压VWLlst的时间与要得到的第一电压
Vpoust的时间相同。字线WL的第二电压V肌2nd由选择晶体管TR的
漏极电压、漏极电流和字电压的关系求得，使得在相变材料PCR上
适当地施加有第二电压VpcR2nd。字线WL的第二电压VwL2nd的时间与
在相变材料PCR上施加的第二电压VPCR2nd的时间相同。
将2级脉冲不直接施加在位线BL上而是施加在字线WL上的理 由在于，用于抑制选择晶体管TR、例如MISFET (Metal Insulator Semiconductor Field Effect Transistor)的漏才及电才及的标准离差。
图20示出在位线BL上施加2级电压时选择晶体管TR的负载曲 线的变化。在位线BL施加位线BL第一电压VBLlst，然后，使之变化 为位线的第二电压VBL2nd。此时，MISFET的源极和漏极间的施加电 压从位线电压施加时的源极-漏极间第一电压VBDSlst减少为位线电 压施加时的源极-漏极间第二电压VBDS2nd。另外，在相变材料PCR 上施加的电压也减小。结果漏极电流移动至线形区域，与位线BL电 压的标准离差对应的漏极电流的标准离差变大。当漏极电流在变小的 方向上产生离差时，相变材料PCR的温度未充分上升，因此置位变 得不充分。
而图21示出在字线WL上施加了 2级电压时选择晶体管TR的负 载曲线的变化。在字线WL上施加字线WL的第一电压VWLlst，然后， 使之变化为字线WL的第二电压VWL2nd。此时，在MISFET的源极和 漏极之间的施加电压从字线电压施加时的源极-漏才及间的第 一 电压 VWDSlst增加为字线电压施加时的源极-漏极间的第二电压VWDS2nd。另外，施加在相变材料PCR上的电压减小。结果漏极电流移动至饱 和区域，与位线BL电压对应的漏极电流的标准离差变小。另夕卜，施 加在相变材料上的相对于固定电压的脉冲优选固定电流的脉冲。固定 电压脉冲在置位脉冲施加中，使相变材料PCR的电阻降低，在恒定 电压脉沖下，电流急剧增大，结果焦耳热急剧增加，相变材料PCR 的温度会超过融点。而固定电流脉冲不会产生焦耳热的急剧增大。下 面示出该现象的详细内容。
当在字线WL上施加恒定电流时，在上部电极UE和下部电极 PLUG之间施加恒定的电流Io。此时，设置位脉冲施加开始时的上部 电极UE和下部电极PLUG之间的电阻为Ro，设复位状态的上部电极 UE和下部电极PLUG之间的电压为VG，根据欧姆定律，有下式成立。
V0 = R。 x 10 ( 1 )
接着，设置位脉冲施加结束时的上部电极UE和下部电极PLUG 之间的电阻为Ri时，R^Ro成立。这是因为通过施加置位脉冲而电阻 值减小的缘故。另外，设复位状态的上部电极UE和下部电极PLUG 之间的电压为Vp在置位脉冲施加结束之前，根据欧姆定律，有下式 成立。
V=Rx 10 ( 2 )
根据R^Ro、式(1 )和式(2)可知V^Vq成立。置位脉冲针对 相变材料PCR的复位状态而施加，在置位脉冲的施加中，慢慢变化 为低电阻状态。因此，在相变材料PCR消耗的功率从VJo变化为V山。 根据电压关系V5Vo可知，这些功耗的大小关系为VoIo〉V山。在相变 材料消耗的功率与产生的焦耳热成比例，因此通过施加置位脉沖产生 的焦耳热处于慢慢减小的方向，不可能会成为液相生长。
而在位线BL上施加恒定电压的方法中，在上部电极UE和下部 电极PLUG之间施加恒定电压V2。设置位脉冲施加开始时的复位状 态的上部电极UE和下部电极PLU G之间的电阻为R2,设复位状态的 上部电极UE和下部电极PLUG之间的电压为V2，根据欧姆定律有下
式成立o
22<formula>formula see original document page 23</formula>接着，设置位脉冲施加结束时的上部电极UE和下部电极PLUG 之间的电阻为R3， R^R3成立。另外，设复位状态的上部电极UE和 下部电极PLUG之间的电流为I3,在置位状态中，根据欧姆定律有下 式成立。
<formula>formula see original document page 23</formula>根据113<112的关系、式(3)和式(4)可知13>12成立。 在相变材料中消耗的功率从V2I2变化为V2I3,但根据I3〉I2的关系 可知V2I2<V2I3的关系成立。也就是，当在位线施加恒定电压时，在
置位脉冲施加中焦耳热增大。焦耳热的增大率13/12与R2/R3相等，因
此根据112为113的IO倍以上的较大值可知焦耳热增大IO倍以上。结 果相变材料PCR的温度超过结晶化温度，成为液相生长的可能性非 常高。根据液相生长和上述理由而无法实现高速的置位。也就是，为 了进行高速的置位，优选对相变材料PCR施加电流脉冲，在字线WL 上施加电压脉冲是其方案之一。
图11 ~图15示出可生成本发明使用的2级脉冲的电路图。图15 示出控制字电压的字线驱动器WD。根据施加在字线WL上的第一电 源电压V,和第二电源电压V2分别经由PMOS晶体管MP1和MP2控 制字线电压VWL。该PMOS晶体管的栅极分别连接在写使能信号cj)i 和cj) 2上。另外，在该PMOS晶体管和字线电压VWL之间，经由NMOS 晶体管MN而被引至接地电位。该NMOS晶体管MN的栅极连接在 写使能信号cK上。
图14示出从待机时开始在字线上施加2级电压时的写使能信号 巾。小2、小3的变化。施加第一级电压时，使写使能信号cj)o、 4>1从 高电位VDD变化为接地电位VSS。接着，在施加第二级电压时，使 写使能信号cj),从接地电位VSS变化为高电位VDD,另外使写使能信 号小2从高电位VDD变化为接地电位VSS。最后在第二级电压的施加 结束时使写使能信号d)。从接地电位VSS变化为高电位VDD,使写使 能信号(j) 2从接地电位VSS变化为高电位VDD。[实施方式4]
图22和图23是示出本发明实施方式4的相变存储单元的插塞电 极附近的结构的剖视图，图22示出在层间绝缘膜ILId上的整个表面 上形成界面层IL的情况，图23示出仅在下部电极插塞PLUG上形成 界面层IL的情况。
界面层IL是在层间绝缘膜ILId和下部电极插塞PLUG上、以及 图23所示的下部电极插塞PLUG上形成的高电阻的膜。
插入界面层IL的目的是强化层间膜INS、下部电极插塞PLUG、 相变材料PCR之间的粘合力或通过插入电阻使发热效率增大而降低 重写电压。作为用于界面层IL的材料列举出例如Ti膜、Al膜、Ta， 膜、Si膜、TiN膜、A1N膜、TaN膜、WN膜、TiS膜、TaSi膜、WSi 膜、TiW膜、TiAlN膜、TaSiN膜、TiSiN膜、WSiN膜。另外，在相 变材料PCR中含有的Te利用Ti和Al容易反应而可以使用Ti和Te 的化合物、Al和Te的化合物作为导电性界面层。作为绝缘性界面层 列举出例如TiO膜、A10膜、TaO膜、NbO膜、VO膜、CrO膜、 WO膜、ZrO膜、HfO膜、SiO膜。
本实施方式4的存储单元的电路图表示为图24的(a)和(b)。 因此，界面层的电阻依赖于在界面层施加的电压VIL,所以表示为RIL (VIL)。设在相变材料上施加的电压为VPCR,相变材料PCR的电阻 表示为RPCR ( VPCR),因此设在上部电极UE和下部电极插塞PLUG 之间施加的电压为VT0TAL,则插入了界面层IL时在相变材料PCR和 介面层发生的焦耳热E丁oTAL表示为ET0TAL = VT0TAL2/ ( RPCR ( VPCR) + Ril(Vil))。在Vtotal、 Vpcr、 V化之间，VTOTAL = VPCR +V仏的关系 成立，因此若确定了 VT0TAL,则VT0TAL#>X Rpcr和R化的比而电压分 配为Vpcr和VIL。定义为Rtotal = Rpcr + Ril时，Rtotal为Vtotal的 函凄丈，4居ot匕可表示为 Rtotal ( vtotal )。即可表示为ET0TAL = VT0TAL2/RT0TAL ( VT0TAL ) 。 Rpcr和R!l都为非欧姆特性，因此作为其
和的RTOT^也为非欧姆特性。
RTOTAL在相对于VTOTAL的增加而减少时，根据与记载于上述实施方式2中的内容相同的讨论，可判断2级脉冲是适于施加在位线BL 上，还是适于施加在字线WL上。另外，通过上述实施方式3中记载 的在字线WL上施加2级脉冲，同样也可以降低漏极电流的偏差。
以上根据其实施方式具体说明了由本发明人完成的发明，但本发 明不限于上述实施方式，在不脱离其主旨的范围内，当然可以进行各 种变更。
工业上的可利用性
本发明可用于半导体器件、电子设备等的制造业。
权利要求
1.一种半导体器件，其特征在于，包括多条字线；多条位线；以及设置在上述多条字线和上述多条位线的预定交点上的包括相变材料和选择元件的存储单元，具有如下功能在使上述相变材料结晶化的置位动作时，将低于使上述相变材料非晶化的复位动作时的电压、且若一直施加则会达到上述相变材料的融点的电压施加在上述相变材料上，使上述相变材料的温度上升，并在达到上述融点之前停止上述电压的施加，冷却上述相变材料。
2. 根据权利要求1所述的半导体器件，其特征在于 上述选择元件为MIS型晶体管。
3. 根据权利要求1所述的半导体器件，其特征在于 上述选择元件为双极型晶体管。
4. 根据权利要求1所述的半导体器件，其特征在于 上述相变材料至少含有Te。
5. —种半导体器件，其特征在于，包括多条字线；多条位线；以及设置在上述多条字线和上述多 条位线的预定交点上的包括相变材料和选择元件的存储单元， 具有如下功 能在使上述相变材料结晶化的置位动作时，将第一电压施加在上述 相变材料上，使上述相变材料的温度上升到未达到融点的温度，将低 于上述第一电压的第二电压施加在上述相变材料上，使上述相变材料 的温度变化为比通过施加上述第一电压而达到的温度低的温度。
6. 根据权利要求5所述的半导体器件，其特征在于 从上述第一电压向上述第二电压的变化由施加在字线上的电压的变化来控制。
7. 根据权利要求5所述的半导体器件，其特征在于-. 从上述第一电压向上述第二电压的变化由施加在位线上的电压的变化来控制。
8. 根据权利要求5所述的半导体器件，其特征在于 通过施加上述第一电压，使上述相变材料达到的温度与核生成速度最快的温度大致一致。
9. 根据权利要求5所述的半导体器件，其特征在于 通过施加上述第二电压，使上述相变材料达到的温度与结晶生长速度最快的温度大致一致。
10. 根据权利要求5所述的半导体器件，其特征在于 上述选择元件为MIS型晶体管。
11. 根据权利要求5所述的半导体器件，其特征在于 上述选择元件为双极型晶体管。
12. 根据权利要求5所述的半导体器件，其特征在于 上述相变材料至少含有Te。
全文摘要
本发明提供如下的技术在包括使用了相变材料的存储单元的半导体器件中，使控制写入速度的置位动作高速化。采用如下方案将施加在相变材料上的置位脉冲电压取为2级，以第一级电压使相变材料的温度成为核生成最快的温度，以第二级脉冲使之成为结晶生长最快的温度，不溶化相变材料地使其固相生长。另外，采用如下方案在相变材料上施加的2级脉冲电压由可降低漏极电流标准离差的施加在字线上的2级电压来控制。
文档编号G11C13/00GK101292299SQ20058005186
公开日2008年10月22日 申请日期2005年10月17日 优先权日2005年10月17日
发明者外村修, 松崎望, 高浦则克, 黑土健三 申请人:株式会社瑞萨科技