专利名称：支持虚拟页存储的非易失性存储器件及其编程方法
技术领域：
本发明涉及集成电路存储器件，尤其涉及非易失性存储器件和编程非易失性存储器件的方法。
背景技术：
一类非易失性存储器件包括电可擦除可编程只读存储器(EEPROM)，它可以用于许多应用中(包括嵌入式应用和大容量存储应用中)。在典型的嵌入式应用中，例如在可能需要快速随机存取读取时间的个人计算机或移动电话中，EEPROM器件可以用于提供代码存储。典型的大容量存贮器应用包括需要大容量和低成本的存储卡应用。
一类EEPROM器件包括NAND型闪存，它可以提供替代其它形式非易失性存储器的高容量和低成本。图1图解其中具有多个NAND型串的常规闪存阵列10。这些NAND型串中的每一个包括多个EEPROM单元，它们与相应偶和奇位线(BL0_e、BL0_o、...、BLn_e、BLn_o)相关联。这些位线连接到其中具有多个缓冲器电路(PB0、...、PBn)的页缓冲器12。每个EEPROM单元包括浮动栅电极和控制栅电极，其电连接到相应字线(WL0、WL1、...WLn)。通过在读取和编程操作期间驱动串选择线(SSL)到逻辑1电压来存取每个NAND串。每个NAND串还包括相应的地选择晶体管，它电连接到地选择线(GSL)。
如图1B所示，在图1A中的闪存阵列10中的EEPROM单元可以是支持单个编程状态的单元。仅支持单个编程状态的EEPROM单元通常称为单级单元(SLC)。特别地，SLC可以支持擦除状态(可以当作逻辑1存储值)和编程状态(可以当作逻辑0存储值)。当擦除时，SLC可以具有负阈值(Vth)(如-3V＜Vth＜-1V)，并且当编程时，具有正阈值(如1V＜Vth＜3V)。如图1C所示，通过设置位线BL到逻辑0值(如，0伏)，将编程电压(Vpgm)施加到所选择的EEPROM单元，并且将通过电压(Vpass)施加到串中未选择的EEPROM来获得编程状态。此外，在编程期间通过将正电压(如电源电压Vdd)施加到串选择线(SSL)并将地电压(如，0伏)施加到地选择线(GSL)可以使NAND串有效。
此外，通过对选择的单元执行读取操作可以检测EEPROM单元的编程状态或擦除状态。如图1D所示，当选择的单元处于擦除状态，并且选择的字线电压(如，0伏)大于所选单元的阈值电压时，NAND串将操作来放电预充电的位线BL。然而，当所选单元处于编程状态时，由于所选字线电压(如，0伏)小于所选单元的阈值电压，并且所选单元保持“关”，因此对应的NAND串将向预充电的位线B2提供开路。在Jung et al.名为A 3.3 Volt Single PowerSupply 16-Mb Nonvolatile Virtual DRAM Using a NAND Flash MemoryTechnology，@ IEEE Journal of Solid-State Circuits，Vol.32，No.11，pp.1748-1757，November(1997)的文章中公开了NAND型闪存的其它方面，其公开援引于此以供参考。
支持多编程状态的EEPROM单元通常称为多级单元(MLC)。如图2所示，支持擦除状态和三个不同编程状态的MLC操作来每单元存储两个数据位。在Takeuchi et al.名为A Multipage Cell Architecture for High-SpeedProgramming Multilevel NAND Flash Memories，@ IEEE Journal of Solid StateCircuits，Vol.33No.8，pp.1228-1238，August(1998)的文章中公开了每单元具有两个数据位的MLC的这些和其它方面。美国专利No.5862074和5768188还公开了在NAND型配置中布置的多级EEPROM的方面，它们的公开援引于此以供参考。
图3A-3B图解三态EEPROM单元对如何可以支持3位编程。在图3A中，MLC图解为支持擦除状态和两个可能的编程状态。本领域技术人员将理解，通过在读取操作期间将第一参考电压VR1施加到所选择的EEPROM单元的控制电极可以将擦除状态与两个可能的编程状态区分开。该第一参考电压VR1应该设置到在擦除的单元的最大可接受阈值电压(示为V0)和编程为状态1的单元的最小可接受阈值电压(示为V1)之间的电平上。相似地，通过在读取操作期间将第二参考电压VR2施加到所选择的EEPROM单元，可以将第二编程状态(状态2)与擦除状态和第一编程状态区分开。该第二参考电压VR2应该设置到在编程为状态1的单元的最大可接受阈值电压(示为V0)和编程为状态2的单元的最小可接受阈值电压(示为V2)之间的电平上。如图3B所示，存储器的同一物理行中的两个相邻的3级EEPROM单元可以编程为8个可能状态之一((111)、(110)、...、(001)、(000))来支持每单元对3位数据。在Tanaka et al.名为A 3.4-Mbyte/sec Programming 3-LevelNAND Flash Memory Saving 40％Die Size Per Bit，@ 1997 Symposium onVLSI Circuits Digest of Technical Papers，Section 9.3，pp.65-66(1997)的文章中中公开了3状态EEPROM单元的附加方面。然而，由于单个单元故障通常导致在对应对中的两个单元的3位数据出现差错，因此在图3B的对配置中使用3状态EEPROM单元可能需要复杂的差错检测和校正电路。
发明内容
本发明的实施例包括使用奇态存储单元支持虚拟页存储的非易失性存储器件及编程非易失性存储器件的方法。在某些实施例中，提供在其中具有非易失性存储器阵列的集成电路器件。该存储器阵列包括至少两个非易失性奇态存储单元，它们作为相应物理存储单元独立运行，并且整体作为单个的虚拟存储单元运行。还配置该存储器阵列，使得对于包含在虚拟存储单元中的数据的所有值，仅以单个参考电压来验证虚拟存储单元的编程。存储器阵列还可以配置为闪存阵列，并且通过评估与虚拟存储单元相关的任何物理存储单元是否编程为高过单个参考电压的阈值来进行虚拟存储单元的读取操作。
本发明其它实施例包括其中具有至少一个第一和第二块三态存储单元的闪存阵列。这些存储单元块中的每个可以包含多页存储单元。这些第一和第二块三态存储单元分别作为第一和第二块物理存储单元独立运行，并且整体作为虚拟存储单元块运行。第一块存储单元可以包括EEPROM单元的多个NAND串。在某些实施例中，EEPROM单元的多个NAND串中的每一个包括不支持虚拟单元编程的至少一个SLC EEPROM单元。
本发明的另一些实施例包括操作闪存器件的方法。这些方法包括通过从NAND型EEPROM阵列初始读取第一和第二数据页、然后使用修改的数据重写第一和第二数据页来用第三数据页编程NAND型EEPROM阵列。该重写操作将NAND型EEPROM阵列中的三页数据编码到EEPROM单元的两页中。
额外的操作方法包括将第三页闪存数据编码到第一和第二页闪存数据中，由此产生第一和第二页编码的闪存数据。然后用第一页编码的闪存数据编程闪存器件中的第一页闪存单元。此外用第二页编码的闪存数据编程闪存器件中的第二页闪存单元。然后可以响应于分别从第一和第二页闪存单元中读取第一和第二页编码的闪存数据来产生第三页闪存数据。
图1A是在其中具有EEPROM单元的NAND型串的常规非易失性存储器件的电示意图。
图1B是图解根据现有技术的擦除和编程的EEPROM单元的相对阈值电压的图。
图1C是显示编程偏置条件的EEPROM单元的NAND型串的电示意图。
图1D图解根据现有技术的在从擦除的EEPROM单元和编程的EEPROM单元读取数据的操作期间在NAND型串中的电流流动。
图2是图解根据现有技术的四状态EEPROM单元的相对阈值电压的图。
图3A是图解根据现有技术的三态EEPROM单元的相对阈值电压的图。
图3B图解当在存储器的相同行中配对时，支持3位数据的两个相邻的三态EEPROM单元的阈值电压分布。
图4A是根据本发明实施例的支持虚拟页编程的EEPROM单元的上和下NAND型串的电示意图。
图4B是根据本发明实施例的NAND型EEPROM器件的电示意图。
图4C是图解根据本发明实施例的用于编程三态EEPROM单元的操作的图。
图4D是图解根据本发明实施例的用于编程三态EEPROM单元的操作的图。
图4E是图解根据本发明实施例的用于编程EEPROM单元的“虚拟”页的流程图。
图5A图解根据本发明实施例用于编程虚拟EEPROM单元的操作。
图5B是图解根据本发明实施例的从三态EEPROM单元读取数据的操作的流程图。
图5C是图解根据本发明实施例的从三态EEPROM单元读取数据的操作的流程图。
具体实施例方式
将参照附图在这里全面描述本发明，在附图中显示了本发明优选实施例。然而，本发明可以以许多不同形式实现，并且不应该理解为限制到这里阐述的实施例。提供这些实施例以便本公开更加透彻和完整，并且将本发明的范围完全提供给本领域技术人员。相同的幅图标记指相同的元件，并且由相同的附图字母指代其中相同的信号线和信号。还可以同步信号和/或对其进行较小的逻辑运算(如，反相)，而不考虑不同的信号。
参照图4A，图解了像包括一对NAND型串那样的一单列EEPROM单元40a。该对NAND型串包括上NAND型串(它可以属于包含多个单元页的上块EEPROM单元)，和下NAND型串(它可以属于包含多个单元页的下块EEPROM单元)。上和下NAND型串连接到公共源线CSL。上NAND型串包括具有连接到上串选择线SSLU的栅极端的NMOS晶体管和具有连接到上地选择线GSLU的栅极端的NMOS晶体管。上NAND型串还包括多个三态EEPROM单元。这些三态EEPROM单元具有连接到相应字线的控制栅极，字线与非易失性存储器的多个页PAGE1、PAGE3、...、PAGE39相关。还提供与PAGE41和PAGE43相关的SLC EEPROM单元对。这些SLC EEPROM单元可以在虚拟页编程和读取操作的地址空间之外。同样地，下NAND型串包括具有连接到下串选择线SSLL的栅极端的NMOS晶体管和具有连接到下地选择线GSLL的栅极端的NMOS晶体管。下NAND型串还包括多个三态EEPROM单元。这些三态EEPROM单元具有连接到相应字线的控制栅极，字线与非易失性存储器的多个页PAGE0、PAGE2、...、PAGE38相关。还提供与PAGE40和PAGE42相关的一对SLC EEPROM单元。正如在下面关于图4B-4E和5A-5C更全面地描述的那样，关于存储器的下块的PAGE0、PAGE2、...、PAGE38的EEPROM单元和关于存储器的上块的PAGE 1、PAGE3、...、PAGE39的EEPROM单元可以整体形成非易失性存储器的多个“虚拟”页。这些“虚拟”页图示为VPAGE44、VPAGE45、...、VPAGE63。因此，EEPROM单元的列40a图示为支持64页非易失性存储器的一列。本发明的实施例不限于存储器的任何特定容量、页宽或NAND串长度。
图4B图解根据本发明实施例的EEPROM器件40b。EEPROM器件40b包括具有上和下存储器块的非易失性存储器阵列、页缓冲器和数据输入/输出电路。特别地，EEPROM器件40b图示为支持非易失性存储器的2N个“物理”页(如，行)和非易失性存储器的N个“虚拟”页的8列器件，但是仅招致支持2N页SLC EEPROM单元的常规非易失性存储器的存储器阵列布局的占地(即，面积损失)。
图4C图解以顺序方式编程对应一对三态EEPROM单元的操作，其中在对中的下单元之前编程对中的上单元。该编程顺序可以相反。为了在这里进行说明，上单元可以是与图4B中的字线WLU<0>和位线BL<0>相关的EEPROM单元，并且下单元可以是与图4B中的字线WLL<0>和位线BL<0>相关的EEPROM单元。如图4C所示，将“物理”数据的两位编程为1/1不引起对中的上和下单元的阈值电压的任何变化。因此，对中的上和下单元的阈值电压保持在它们的原始“擦除”电平(即，Vth＜VR1，其中VR1是第一参考电压)。将“物理”数据的两位编程为1/0不引起上单元的阈值电压的任何变化，但是使下单元的阈值电压增加到VR1和VR2之间的电平。同样地，将“物理”数据的两位编程为0/1使上单元的阈值电压增加到VR1和VR2之间的电平，但是不引起下单元的阈值电压的任何变化。最后，如图所示，将“物理”数据的两位编程为0/0使上和下单元的阈值电压增加到VR1和VR2之间的电平。上单元的编程和读取操作独立于下单元的编程和读取操作，反之亦然。
图4D图解在根据图4C使用2位“物理”数据编程对应一对三态EEPROM单元之后，使用第三位“虚拟”数据编程该对的操作。这些编程操作包括情况(a)-(h)。在情况(a)中，“虚拟”编程操作不要求单元对的阈值电压发生任何变化来获得3位数据(1/1/1)。在作为特定情况(S)的情况(b)中，“虚拟”编程操作要求对中的上和下单元的阈值电压都增加到高于VR2(即，Vth＞VR2，其中VR2是第二参考电压)来获得3位数据(1/1/0)。在情况(c)中，“虚拟”编程操作不要求单元对的阈值电压的任何额外的变化来获得3位数据(1/0/1)。在情况(d)中，“虚拟”编程操作要求对中下单元的阈值电压增加到高于VR2来获得3位数据(1/0/0)。在情况(e)中，“虚拟”编程操作不要求单元对的阈值电压的任何额外的变化来获得3位数据(0/1/1)。在情况(f)中，“虚拟”编程操作要求对中上单元的阈值电压增加到高于VR2来获得3位数据(0/1/0)。在情况(g)中，“虚拟”编程操作不要求单元对的阈值电压的任何额外的变化来获得3位数据(0/0/1)。最后，在情况(h)中，虚拟”编程操作要求对中上单元的阈值电压增加到高于VR2来获得3位数据(0/0/0)。
特别地，每个虚拟页编程操作包括从具有上和下块的多页存储器阵列中的对应上和下物理页中的多个读取操作。如方框102所示，使用普通SLC读取操作可以读取存储器阵列的上页中的EEPROM单元。该SLC读取操作包括将在存储器阵列中的上块中的所选择的字线设置为第一参考电压VR1。由附图字母A1标识该上页读取数据。然后，在方框104，使用普通SLC读取操作可以读取数据的对应下页。该SLC读取操作包括将在存储器阵列中的下块中的所选择的字线设置为第一参考电压VR1。由附图字母A2标识该下页读取数据。
然后将虚拟数据页(这里称为第三页数据A3)编程进存储阵列的“虚拟”页，这是通过使用该第三页数据A3编码上页“物理”数据A1和下页“物理”数据A2来进行的。数据的虚拟页编程到存储器阵列的“虚拟”页。这些编码操作导致“编码的”上单元数据A1*和“编码的”下单元数据A2*的产生。如图5B所示，这些编码操作是非破坏性的，这表示可以从A1*直接解码A1，并且可以从A2*直接解码A2。通过参照图4D和5A更加完全地图解这些编码操作，例如在其中第一页数据A1<7:0>等于<10110001>，第二页数据A2<7:0>等于<01110110>，并且第三页数据A3<7:0>等于<10001010>的情况下A1<7:0>＝<10110001>
A2<7:0>＝<01110110>；和A3<7:0>＝<10001010>
□(编码)A1*<7:0>＝<10PSS00P01>；和A2*<7:0>＝<01SS0110P>。
在该实例中，在A1*<7:0>和A2*<7:0>中的上标“P”指示进一步编程来将阈值电压升高到高于VR2，并且“S”指示图4D所示的特定情况(b)，其中对中的下和上单元进一步编程到具有高于VR2的阈值电压。因此，其中上述事例说明在EEPROM器件40b的第六列(6)中的一对EEPROM单元被编程来支持3位数据(0/1/0)(即，A1<6>＝0，A2<6>＝1和A3<6>＝0)，这对应于图4D的情况(f)。EEPROM器件40b的第零列(0)中的另一对EEPROM单元被编程来支持3位数据(1/0/0)(即，A1<0>＝1，A2<0>＝0和A3<0>＝0)，这对应于图4D的情况(d)。
再次参照图4E和图5A，一旦响应于从上和下页数据A1和A2的读取操作来产生编码的数据A1*和A2*(方框102-104)，就使用编码的数据A1*编程与A1相关的EEPROM单元的对应上页，然后以第二参考电压VR2验证(方框106和108)。然后，使用编码的数据A2*编程与A2相关的EEPROM单元的对应下页，然后以第二参考电压VR2验证(方框110和112)。在本发明的另一实施例中，该上和下编程顺序可以相反。
图5B图解用于从EEPROM单元的所选择的页中读取“物理”数据的操作200。该“物理”数据对应于图5A所示的三位数据的BIT1和BIT2。这些读取操作200包括执行从非易失性存储器阵列的对应上页和下页的特定情况读取操作。如方框202和204所示，该特定情况读取操作包括分别以第二参考电压VR2设置所选择的字线来用于上和下块中的上和下页，同时以VREAD同步设置未选择的字线。如方框206所示，然后做出检查来确定连接到上和下块的任何对应位线是否放电。在方框210，如果检查导致否定答案，这表示存在特定情况(即，BIT1/BIT2/BIT3＝1/1/0)，然后用于对应的物理单元的读取数据等于逻辑1值。然而在方框208，如果检查导致肯定的答案，则使用设置到第一参考电压VR1的所选择的字线对所选择的单元执行普通SLC读取。在方框212，从页缓冲器输出所选择的物理页的读取数据。因此，在方框202-204，对于以上实例，所选择的上页的特定情况读取(使用A1*<7:0>＝<10PSS00P01>编程)将导致下列第一位线条件BL1<7:0>＝<00110000>，这指示A1<5:4>＝<11>。相反在方框208，所选择的上页的普通SLC读取(使用A1*<7:0>＝<10110001>编程)将导致下列第二位线条件BL2<7:0>＝<01111110>。在方框212，这些第一和第二位线条件(BL1<7:0>＝<00110000>和BL2<7:0>＝<01111110>)在页缓冲器中组合，由此产生A1<7:0>的值(<10110001>)。由于存在特定情况编程，通过反转与第二位线条件相关的每个位来产生A1值，经受由第一位线条件设置的约束(要求A1<5:4>＝<11>)。
图5C图解用于从EEPROM单元的一对页中读取“虚拟”数据的操作300。在方框302和304，上块的所选择的和未选择的字线分别设置到VR2和VREAD，来检测在所选择的上页中的任何单元是否满足图4D标识的情况(b)、情况(f)或情况(h)条件。因此，在方框306，对于上述实例(使用A1*<7:0>＝<10PSS00P01>编程)，该读取操作将导致下面的第三位线条件BL3<7:0>＝<01110100>，它存储在页缓冲器的第一锁存器中。然后在方框308和310，下块的所选择的和未选择的字线分别设置到VR2和VREAD，来检测在所选择的下页中的任何单元是否满足图4D标识的情况(b)或情况(d)条件。因此在方框312，对于上述实例(使用A2*<7:0>＝<01SS0110P>编程)，该读取操作将导致下列第四位线条件BL4<7:0>＝<00110001>，它存储在页缓冲器的第二锁存器中。
在方框314，逐位地将第一和第二锁存中数据进行比较BL3<7:0>＝<01110100>
BL4<7:0>＝<00110001>
由于在方框316，仅仅BL3<5:4>＝BL4<5:4>＝<11>，A3<5:4>＝<00>。在方框318，对剩余位执行NOR操作来获得A3<7:6:3:0>＝<10；1010>。然后在方框320，从页缓冲器输出该数据。在本发明的其他实施例中，页缓冲器可以执行另外的操作来解决上述读取操作。
图4D所示的上述编程操作说明本发明的实施例如何相对不受响应于阈值电压错误引起的多位差错的影响。例如，如果在读取时，情况(a)所示的编程状态被错误地反映为情况(c)或情况(e)状态，则正确的3位数据1/1/1在读取中将错误地反映为1/0/1(表示在A2中的单个位错误)，或0/1/1(表示在A1中的单个位错误)。同样地，如果在读取时，情况(g)所示的编程状态被错误地反映为情况(c)、情况(e)或情况(h)状态，则正确的3位数据0/0/1在读取中将错误地反映为1/0/1(表示在A1中的单个位错误)，0/1/1(表示在A2中的单个位错误)或0/0/0(表示在A3中的单个位错误)。在图4D中所示的其他编程状态中也是一样的。
在附图和说明书中，公开了本发明典型的优选实施例，虽然采用了特定术语，但是它们仅用于通用和描述的目的，并且不意欲限制，在所附权利要求中阐明本发明的范围。
权利要求
1.一种集成电路器件，包括其中具有至少第一和第二块三态非易失性存储单元的存储器阵列，所述第一和第二块存储单元被配置来分别独立支持第一和第二数据块，并且进一步被配置来整体支持被编码到第一和第二数据块上的第三数据块。
2.如权利要求1所述的集成电路器件，其中所述存储器阵列被配置使得对于包含在第三数据块中的数据的所有值，仅以单个参考电压验证第三数据块的编程。
3.一种集成电路器件，包括其中具有至少两个非易失性奇态存储单元的存储器阵列，其中所述奇态存储单元被配置来作为相应物理存储单元独立运行，并且整体作为单个虚拟存储单元运行。
4.如权利要求3所述的集成电路器件，其中所述存储器阵列被配置使得对于包含在虚拟存储单元中的数据的所有值，仅以单个参考电压来验证虚拟存储单元的编程。
5.如权利要求4所述的集成电路器件，其中所述存储器阵列是闪存阵列，被配置来通过评估与虚拟存储单元相关的任何物理存储单元是否被编程为高过单个参考电压的阈值来进行虚拟存储单元的读取。
6.一种闪存阵列，包括第一和第二块三态存储单元，其被配置来分别作为第一和第二块物理存储单元独立运行，并且整体作为一块虚拟存储单元运行。
7.如权利要求6所述的闪存阵列，其中所述第一块存储单元包括EEPROM单元的多个NAND串。
8.如权利要求7所述的闪存阵列，其中EEPROM单元的多个NAND串中的每一个包括至少一个SLC EEPROM单元。
9.一种操作闪存器件的方法，包括步骤通过从NAND型EEPROM阵列读取第一和第二数据页、然后使用其中编码三个数据页的修改数据重写第一和第二数据页，来用第三数据页编程NAND型EEPROM阵列。
10.如权利要求9的方法，其中在所述编程步骤之后是从NAND型EEPROM阵列的两页中读取3页数据的步骤。
11.如权利要求10的方法，其中EEPROM单元是三态EEPROM单元。
12.一种操作闪存器件的方法，包括步骤将第三页闪存数据编码到第一和第二页闪存数据中，由此产生第一和第二页编码的闪存数据；用第一页编码的闪存数据编程闪存器件中的第一页闪存单元；用第二页编码的闪存数据编程闪存器件中的第二页闪存单元；和响应于分别从第一和第二页闪存单元中读取第一和第二页编码的闪存数据，产生第三页闪存数据。
13.如权利要求12所述的方法，其中在所述编码步骤之前是从第一和第二页闪存单元分别读取第一和第二页闪存数据的步骤。
14.如权利要求12所述的方法，其中在所述用第一页编码的闪存数据编程第一页闪存单元的步骤之后，是响应于从第一页闪存单元读取第一页编码的闪存数据来产生第一页闪存数据的步骤。
15.如权利要求12所述的方法，其中在所述用第二页编码的闪存数据编程第二页闪存单元的步骤之后，是响应于从第二页闪存单元读取第二页编码的闪存数据来产生第二页闪存数据的步骤。
16.一种集成电路器件，包括NAND型闪存阵列，其中包括至少第一和第二N页的EEPROM单元块，第一和第二N页的EEPROM单元块被配置来作为N页的EEPROM单元物理块独立运行，并且整体作为N页的EEPROM单元虚拟块运行。
17.一种操作闪存器件的方法，包括步骤从存储器阵列的第一页EEPROM单元中读取第一数据页；从存储器阵列的第二页EEPROM单元中读取第二数据页；和通过分别从第一和第二页EEPROM单元中将第一和第二数据页读取到页缓冲器、并且将页缓冲器中的第一和第二数据页解码为第三数据页，来从存储器阵列中读取第三数据页。
18.如权利要求17所述的方法，其中第一和第二页EEPROM单元处于不同的多页EEPROM单元块中。
19.如权利要求17所述的方法，其中在读取第一数据页和第二数据页之前读取第三数据页。
20.一种非易失性半导体存储器件，包括包含多个存储器串的存储单元阵列，在存储器串中电可擦除和可编程存储单元串联，每个所述存储器串具有至少一个其中存储奇数个阈值电压状态的存储单元；电连接到串的多条位线；和连接到串中相应单元的多条字线，其中通过使能选择多于一条字线来执行从奇态单元读取并编程数据位。
21.如权利要求20所述的非易失性半导体存储器件，其中以两个单元为单位操作奇态存储单元。
22.如权利要求21所述的非易失性半导体存储器件，其中存储单元串包括十一个三态单元和一个两态单元。
23.如权利要求22所述的非易失性半导体存储器件，其中两态单元连接到靠近位线的串的一端。
24.如权利要求21所述的非易失性半导体存储器件，其中存储单元串包括22个三态单元和两个两态单元。
25.如权利要求24所述的非易失性半导体存储器件，其中至少一个两态单元连接到靠近位线的串的一端。
26.一种非易失性半导体存储器件，包括包含多个存储器串的存储单元阵列，在存储器串中电可擦除和可编程存储单元串联，每个所述存储器串具有至少一个其中存储奇数个阈值电压状态的存储单元；电连接到串的多条位线；和连接到串中相应单元的多条字线，其中通过激活位线来执行从奇态单元读取并编程数据位。
27.如权利要求26所述的非易失性半导体存储器件，其中存储单元是存储单元是三态单元。
28.如权利要求26所述的非易失性半导体存储器件，其中以两个单元为单位操作奇态存储单元。
29.如权利要求27所述的非易失性半导体存储器件，其中存储单元包括十一个三态单元和一个两态单元。
30.如权利要求29所述的非易失性半导体存储器件，其中两态单元连接到靠近位线的串的一端。
31.如权利要求27所述的非易失性半导体存储器件，其中存储单元串包括22个三态单元和两个两态单元。
32.如权利要求31所述的非易失性半导体存储器件，其中至少一个两态单元连接到靠近位线的串的一端。
33.一种闪存阵列，包括包括多个存储器块的存储单元阵列，每个存储器块包括多个存储器串和多条位线，每条位线连接到第一存储器串和第二存储器串，其中三态存储单元的第一存储器串和第二存储器串分别作为第一和第二页块独立运行，并且整体作为第三页块虚拟存储单元运行。
34.如权利要求33所述的闪存阵列，其中所述第一页块存储单元包括EEPROM单元的多个NAND串。
35.如权利要求34所述的闪存阵列，其中EEPROM单元的多个NAND串中的每一个包括至少一个SLC EEPROM单元。
全文摘要
非易失性存储器阵列其中包括第一和第二块三态存储单元。这些第一和第二块被配置来分别作为第一和第二块物理存储单元独立运行，并且整体作为另一块虚拟存储单元运行。可以独立地读取第一和第二块存储单元和另一块虚拟存储单元来提供总共三块读取数据。
文档编号G11C16/10GK1855304SQ20061005951
公开日2006年11月1日 申请日期2006年3月10日 优先权日2005年4月27日
发明者黄相元 申请人:三星电子株式会社