专利名称：具有等待时间计数器的半导体器件的制作方法
技术领域：
本发明涉及一种诸如半导体存储器件的半导体器件，例如，动态随机存取存储器(DRAM)器件或者包括这种半导体存储器件的器件。特别是，本发明涉及一种包括在半导体器件内的等待时间计数器。
背景技术：
在Ho Young Song等人编写的标题为“A1.2 Gb/s/pin Double DataRate SDRAM with On-Eie-Termination”，ISSCC 2003/SESSION17/SRAM AND DRAM/PAPER 17.8建议了一种包括在DRAM器件内的等待时间计数器。所建议的等待时间计数器适于以比另一个主要包括移位寄存器的传统等待时间计数器高的频率工作。
然而，所建议的等待时间控制方法需要两个耗散大量能量的环形计数器。
发明内容
本发明的目的是提供一种具有等待时间计数器的半导体器件，与已经建议的等待时间计数器相比，该等待时间计数器可以降低功率消耗。
本发明的一个方面提供了一种包括新颖等待时间计数器的半导体器件。配置该等待时间计数器，以利用内部时钟信号，根据预定等待时间，将内部命令保存预定周期，从而产生等待时间超时信号。该等待时间计数器包括单循环信号发生器和命令延迟电路。例如，该单循环信号发生器是单环形计数器，而且配置它，以根据该内部时钟信号，周期性地产生第零至第n基信号。该命令延迟电路包括第零至第n锁存元件，而且配置它，以响应第q基信号(q是整数，0≤q≤n)，利用第p锁存元件(p是整数，0≤p≤n)，锁存内部命令，而且响应第r基信号(r是整数，0≤r≤n)，其中如果q+s≤n，则r＝q+s，而如果q+s＞n，则r＝q+s-(n+1)，s是等于或者小于n的自然数，通过其输出对应于等待时间超时信号的锁存内部命令。
根据本发明的一个方面，不必采用双循环信号发生器，单循环信号发生器产生的基信号用于使内部命令锁存在锁存元件，而且用于从其取出被锁存的内部命令。因此，可以降低该半导体器件的功率消耗。
通过参考附图研究下面描述的优选实施例，可以领会本发明的目的，而且可以更全面理解其结构。
图1是示出根据本发明一个实施例的半导体器件的原理框图；图2是示出包括在图1所示半导体器件内的等待时间计数器的原理框图；图3是示出图2所示等待时间计数器的运行过程的时序图；以及图4是示出对于具有自复位功能的锁存部分的改进的电路原理图。
尽管本发明可以有各种修改形式和替换形式，但是附图仅作为例子示出其特定实施例，而且将在此做详细说明。然而，应该明白，附图和对其所做的详细说明无意使本发明仅限于所公开的特定形式，相反，本发明涵盖了落入所附权利要求所述本发明实质范围内的所有修改、等效和替换。
具体实施例方式
参考图1，根据本发明实施例的半导体器件1是包括多个端子2的DRAM器件，该多个端子2包括时钟相关端子20、命令相关端子21、地址相关端子22以及数据相关端子23。在该实施例中，时钟相关端子20是用于时钟CK、/CK以及时钟使能CKE的端子；命令相关端子21是用于片选/CS、行地址选通/RAS、列地址选通/CAS、写使能/WE以及ODT(片内终接)功能的端子；地址相关端子是用于16位地址A0至A15以及2位bank地址BA0、BA1的端子，数据相关端子23是用于数据DQ0至DQx的端子。
所示的半导体器件1进一步包括内部时钟发生器3、方式寄存器4、内部命令发生器5、等待时间计数器6以及数据输入/输出(I/O)电路7。例如，在该实施例中，内部时钟发生器3是延迟锁相环(DLL)电路，而且响应时钟相关端子20的信号，它产生内部时钟信号11。内部时钟信号11的相位比时钟CK超前(t3+t4)的时钟周期，如图3所示。回到图2，对于根据地址信号的特定组合，设置的预定等待时间，方式寄存器4存储等待时间信息。例如，内部命令发生器5进一步包括命令解码器和控制逻辑，而且响应命令相关端子21上利用特定组合信号表示的命令，发出内部命令12。内部命令发生器5还响应包括在方式寄存器4内的预定等待时间，发出表示移位值的移位信号13。
根据预定等待时间，等待时间计数器6将内部命令12保存预定时段，以产生等待时间超时信号14，该等待时间超时信号14表示经历了等于预定等待时间和内部时钟信号的一个时钟周期或者时钟CK的乘积的预定等待时间周期。例如，数据I/O电路7包括I/O缓冲器、ODT控制开关、端子电阻器、数据FIFO(先进先出)等。一旦进行读操作，数据I/O电路7通过数据相关端子23输出数据，一旦进行写操作，通过数据相关端子23接收数据。在ODT控制开关导通时，利用端子电阻器，数据I/O电路7终接数据输入通路。在进行读操作过程中，上述等待时间超时信号14表示从数据I/O电路7输出数据的时间。在进行写操作过程中，等待时间超时信号14表示数据I/O电路7接收数据的时间。在ODT模式下，等待时间超时信号14表示ODT控制开关的导通时间。
参考图2，等待时间计数器6包括单循环信号发生器61和命令延迟电路63。根据内部时钟信号11，单循环信号发生器61周期性地产生第零至第八个基信号。在该实施例中，单循环信号发生器61是单环形计数器，它包括第零至第八个触发器100至108。第零至第八触发器100至108的输出分别是第零至第八基信号，然后，使它们分别输入到后续触发器，即，第1至第零触发器101至108。
命令延迟电路63包括进/出控制器65、第零至第八入口门320至328、第零至第八锁存元件330至338以及第零至第八出口门340至348。根据第零至第八基信号，进/出控制器65产生第零至第八进信号和第零至第八出信号。将第零至第八进信号送到第零至第八入口门320至328，以使第零至第八入口门320至328分别打开。另一方面，将第零至第八出信号送到第零至第八出口门340至348，以使第零至第八出口门340至348分别打开。
如图2所示，移位信号13确定第零至第八基信号与第零至第八进信号之间的相互对应关系，下面做详细说明。在该实施例中，命令延迟电路63直接将第零至第八基信号作为第零至第八出信号送到第零至第八出口门340至348。然而，本发明并不局限于此。命令延迟电路63可以循环移位第零至第八基信号与第零至第八出信号之间的相互对应关系。
进/出控制器65包括第零至第八延迟元件200至208和第零至第八选择器310至318。第零至第八延迟元件200至208分别使第零至第八基信号延长，以产生第零至第八延迟基信号。第零至第八延迟元件200至208具有共同延迟周期，它等于因为半导体器件的电路系统产生的不可避免的延迟周期。具体地说，该不可避免延迟周期是图3所示时间周期t1至t4之和，t1是命令相关端子21与等待时间计数器6的输入之间的延迟时间，t2是等待时间计数器6的输入延迟时间，t3是等待时间计数器6的输出延迟时间，t4是等待时间计数器6与数据I/O电路7的操作之间的延迟时间。
将第零至第八延迟基信号分别输入到第零至第八选择器310至318，以使第零至第八选择器310至318根据移位信号13选择第零至第八延迟基信号之一，作为进信号。在该实施例中，因为移位信号13的移位值等于8，所以第八选择器318选择第零延迟信号作为第八进信号。同样，第零选择器310选择第一延迟信号作为第零进信号，第一选择器311选择第二延迟信号作为第一进信号，第七选择器317选择第八延迟信号作为第七进信号。
在该实施例中，延迟元件200至208连接在单循环信号发生器63的触发器100至108与选择器310至318之间。然而，本发明并不局限于此。延迟元件200至208还可以分别连接在选择器310至318与入口门320至328之间。此外，如果对于工作频率，不可避免延迟周期基本上不产生问题，则可以省略延迟元件200至208。
此外，在该实施例中，选择器310至318连接在延迟元件200至208与入口门320与328之间。然而，本发明并不局限于此。选择器310至318也可以连接在单循环信号发生器63的触发器100至108与出口门340至348之间。换句话说，可以将选择器310至318移位的基信号作为出信号送到出口门340至348。
第零至第八入口门320至328还连接到其上传输内部命令12的线路。在根据第零至第八进信号相应之一开启时，第零至第八入口门320至328分别使内部命令12通过它们。第零至第八锁存元件330至338分别连接到第零至第八入口门320至328。第零至第八锁存元件330至338分别锁存通过第零至第八入口门320至328相应之一的内部命令12。例如，每个锁存元件330至338均是交叉耦合倒相器。每个锁存元件可以是触发器，在这种情况下，可以省略入口门。第零至第八出口门340至348分别连接到第零至第八锁存元件330至338。在根据第零至第八出信号相应之一开启时，如果第零至第八锁存元件330至338相应之一锁存了内部命令12，则第零至第八出口门340至348分别使锁存内部命令15通过其。
因此，响应第q基信号(q是整数，0≤q≤n)，利用第p锁存元件(p是整数，0≤p≤n)，所示的公用延迟电路63锁存内部命令12，然后，响应第r基信号(r是整数，0≤r≤n)，通过其输出对应于等待时间超时信号的锁存内部命令。总之，满足下面的条件r＝q+s，如果q+s≤nr＝q+s-(n+1)，如果q+s＞n其中s是移位信号13表示的移位值，而且它是等于或者小于n的自然数。特别是，在该实施例中，p＝r＝8。
参考图2，命令延迟电路63进一步包括2位移位寄存器400。该2位移位寄存器400包括两个串联在一起，而且根据内部时钟信号11工作的触发器401、402。2位移位寄存器400使锁存的内部命令15延迟内部时钟信号11的两个时钟周期，以产生等待时间超时信号14。考虑到对锁存内部命令15施加的延迟周期，2位移位寄存器400可以是寄存器或者t位移位寄存器(t是大于1的自然数)。可以省略该移位寄存器400。然而，移位寄存器400优选用于缩短等待时间计数器6的输出延迟时间t3。
现在，将进一步参考图3，说明半导体器件1的运行过程。内部时钟信号11比时钟CK(20)超前时间周期(t3+t4)。另一方面，在时间(t1+t2)，在CK＝0时输入到命令相关端子21的读命令到达等待时间计数器6。延迟元件200吸收该时差(t1至t4的和)。因此，在入口门328根据第八选择器318输出的第八进信号开启时，第八锁存元件338确实可以锁存内部命令12。在出口门318根据第八出信号，即，第八触发器108的输出，开启时，第八锁存元件338输出锁存内部命令15。2位移位寄存器400使锁存内部命令15延迟，然后，作为等待时间超时信号15输出。当在发出等待时间超时信号15后，经过时间t4时，通过数据相关端子23，以猝发方式，输出多个数据。同样，在入口门323根据第三选择器313输出的第三进信号开启时，第三锁存元件333锁存另一个对应于CK＝时的读命令的内部命令。在入口门327根据第七选择器317输出的第七进信号开启时，第七锁存元件337锁存另一个对应于CK＝8时的读命令的内部命令。从图3可以看出，锁存元件338、333、337的锁存操作互相独立。
每个锁存元件330至338都具有复位功能。参考图4，基于交叉耦合倒相器的锁存器用作锁存元件330。利用双输入NOR电路代替倒相器之一。一个输入是复位部分350供给的复位信号。在通过出口门340输出了锁存内部命令15之后，在经历了预定时间时，复位部分350复位锁存元件330的状态。利用包括在复位部分350内的延迟351调节预定时间。在将复位指令RESET输入到复位部分350时，复位部分350也复位锁存元件330的状态。例如，一旦起动半导体器件1，就将复位指令RESET送到复位部分350。
尽管对据信是本发明优选实施例的内容进行了说明，但是本技术领域内的技术人员明白，在不脱离本发明实质内容的情况下，可以对其进行其他进一步修改，而且对落入本发明范围内的所有这种实施例要求专利权。
权利要求
1.一种具有等待时间计数器的半导体器件，配置该等待时间计数器，以利用内部时钟信号，根据预定等待时间，将内部命令保存预定周期，从而产生等待时间超时信号，该等待时间计数器包括单循环信号发生器，被配置，以根据该内部时钟信号，周期性地产生第零至第n基信号；以及命令延迟电路，包括第零至第n锁存元件，而且被配置，以响应第q基信号(q是整数，0≤q≤n)，利用第p锁存元件(p是整数，0≤p≤n)，锁存内部命令，而且响应第r基信号(r是整数，0≤r≤n)，其中如果q+s≤n，则r＝q+s，而如果q+s＞n，则r＝q+s-(n+1)，s是等于或者小于n的自然数，通过其输出对应于等待时间超时信号的锁存内部命令。
2.根据权利要求1所述的半导体器件，其中该命令延迟电路进一步包括进/出控制器，配置该进/出控制器，以根据第零至第n基信号，产生第零至第n进信号和第零至第n出信号，第q基信号对应于第p进信号，第r进信号对应于第p出信号，响应第p进信号，第p锁存元件锁存内部命令，而响应第p出信号，输出锁存内部命令。
3.根据权利要求2所述的半导体器件，其中进/出控制器包括第零至第n选择器，配置该第零至第n选择器，以根据第零至第n基信号，分别产生第零至第n进信号，以使第p选择器选择第q基信号，作为第p进信号。
4.根据权利要求3所述的半导体器件，预定等待时间是变量，而从该半导体器件的外部提供，该半导体器件进一步包括内部命令发生器，配置该内部命令发生器，以响应预定等待时间，发出表示s的移位信号，其中根据该移位信号，第零至第n选择器分别选择第零至第n基信号之一。
5.根据权利要求4所述的半导体器件，其中p＝r。
6.根据权利要求2所述的半导体器件，其中命令延迟电路进一步包括第零至第n入口门和第零至第n出口门，配置第零至第n入口门，以分别响应第零至第n进信号，开启，从而使内部命令通过其，第零至第n锁存元件分别连接在第零至第n入口门与第零至第n出口门之间，而且配置该第零至第n锁存元件，以分别锁存通过第零至第n入口门的内部命令，配置第零至第n出口门，以分别响应第零至第n出信号，开启，从而使锁存内部命令通过其。
7.根据权利要求6所述的半导体器件，其中第零至第n锁存元件分别是基于交叉耦合倒相器的锁存器。
8.根据权利要求6所述的半导体器件，其中命令延迟电路进一步包括第零至第n复位部分，配置该第零至第n复位部分，以在第零至第n出口门开启时，分别复位第零至第n锁存元件。
9.根据权利要求2所述的半导体器件，其中通过使第零至第n基信号之一延迟预定延迟周期，进/出控制器分别产生第零至第n进信号。
10.根据权利要求9所述的半导体器件，其中进/出控制器进一步包括第零至第n延迟元件，配置该第零至第n延迟元件，以使第零至第n基信号延迟预定延迟周期，从而分别产生第零至第n延迟基信号，根据第零至第n延迟基信号之一，分别产生第零至第n进信号。
11.根据权利要求9所述的半导体器件，其中预定延迟周期等于因为半导体器件的电路系统产生的不可避免延迟周期。
12.根据权利要求1所述的半导体器件，其中单循环信号发生器是单环形计数器。
13.根据权利要求1所述的半导体器件，其中内部时钟信号包括多个周期；以及命令延迟电路进一步包括根据内部时钟信号工作的寄存器或者t位移位寄存器，配置该寄存器或者两个或者更多位移位寄存器，以使锁存内部命令延迟等于内部时钟信号的一个周期或者t个周期的时段，从而产生等待时间超时信号。
14.根据权利要求13所述的半导体器件，预定等待时间等于u(u是自然数)，其中对于寄存器，u＝s+1，或者对于t位寄存器，u＝s+t。
15.根据权利要求1所述的半导体器件，预定等待时间是读等待时间、写等待时间或者ODT(片内终接)等待时间。
全文摘要
一种用于半导体器件的等待时间计数器包括单循环信号发生器和命令延迟电路。该单循环信号发生器根据内部时钟信号周期性地产生第零至第n基信号。该命令延迟电路包括第零至第n锁存元件，而且响应第q基信号(q是整数，0≤q≤n)，利用第p锁存元件(p是整数，0≤p≤n)，它锁存内部命令，而且响应第r基信号(r是整数，0≤r≤n)，其中如果q+s≤n，则r＝q+s，而如果q+s＞n，则r＝q+s－(n+1)，s是等于或者小于n的自然数，通过其输出对应于等待时间超时信号的锁存内部命令。
文档编号G11C11/4076GK1945737SQ20061014208
公开日2007年4月11日 申请日期2006年10月8日 优先权日2005年10月5日
发明者藤泽宏树 申请人:尔必达存储器株式会社