专利名称：可实现双端口存储功能的存储装置与相关方法
技术领域：
本发明涉及一种可实现双端口存储功能的存储装置与相关方法，特别是涉及一种能在一时钟周期中触发单端口存储阵列先后分别进行读取/写入而实现双端口存储功能的存储装置与相关方法。
背景技术：
在现代化的信息社会中，各种数据、文件、数据及影音讯息都能以电子讯号(尤其是数字电子讯号)的形式来快速地处理、传播、管理及储存，而各式各样用来传输电子讯号、管理电子数据的电子电路也就成为现代信息厂商研发的重点。其中，能同步进行数据读取/写入的双端口存储装置就具有广泛的用途。在时钟的触发下，双端口存储装置能同步接收数据读取及写入的指令，并在同一时钟周期中完成数据读取及写入；也就是说，在将给定数据写入至存储装置中某个地址的同时，还能将储存于另一个地址的数据读出。
双端口存储装置能同时读写的特性使得双端口存储装置能方便地用来实现各种进行序列管理的缓存器，像是先入先出(FIFO，first-in-first-out)缓存器，也能在数据传输路径上中实现出缓冲器等等，其用途十分广泛。
然而，在现有技术中，双端口同步存储装置是以成本较高、布局面积较大的双端口存储阵列(也就是双端口静态随机存取存储器，two-port staticrandom access memory)来实现的。在双端口存储阵列中，每个用来存储一位数据的存储单元(cell)均需设有两个存取端口，各个存取端口都要设置特定的存取控制晶体管。而双端口存储阵列中也要设置两个独立的数据传输线路；各数据传输线路分别经由各个存储单元的一个存取端口连接于各个存储单元。当双端口同步存储装置要同步进行读取以及写入时，利用存储单元的写入端口进行写入，而利用存储单元的读取端口进行读取。
虽然上述的现有双端口存储阵列确能实现双端口存储装置的双端口存储功能，但由于双端口存储器中每个存储单元都要设置两个存取端口及对应的存取控制晶体管，也使得双端口存储单元所占用的布局面积较大，电路结构较为复杂，设计、生产制造的时间与成本也相对较高，不利于双端口存储装置的普及运用。
发明内容
本发明提供一种可实现双端口存储功能的装置，此装置设有一控制模块及一单端口存储阵列。控制模块用来提供一预充电讯号以及一致能讯号，以操控单端口存储阵列的运作。其中预充电讯号以及致能讯号于一个时钟周期内致能两次用以存取该单端口存储阵列。
本发明还提供一种单端口存储阵列同步读取与写入的方法，包含有根据一时钟讯号产生一预充电讯号以及一致能讯号；其中预充电讯号以及致能讯号于该时钟讯号一时钟周期的前半周期以及后半周期致能用以读取以及写入单端口存储阵列。
综上所述，本发明可以利用低成本、布局面积小的单端口存储单元/单端口存储阵列来实现双端口存储装置所需具备的各种双端口存储功能，节省使用双端口存储单元的布局面积与成本，使双端口存储装置的优点更能被普遍运用。
图1为一双端口存储装置的示意图。
图2A与2B为双端口存储单元与单端口存储单元的电路示意图。
图3为本发明双端口存储装置的示意图。
图4为图3中控制模块的电路示意图。
图5为图4中主控电路相关讯号的波形时序示意图。
图6为图4中读取时钟电路/写入时钟电路相关讯号的波形时序示意图。
图7为图4中写入闸除电路相关讯号的波形时序示意图。
图8为图4中整合电路相关讯号的波形时序示意图。
附图符号说明10、20双端口存储装置12、22存储阵列24控制模块 28整合电路30主控电路 32读取时钟电路
34写入时钟电路36写入闸除电路Bf 缓冲器Ad与门Or 或门 T0周期Xr 异或门D0-D3延迟器F1-F2触发器 Nr或非门Inv 反相器 C1-C3 时钟周期rd、wr、WAD、RAD、MDI、MDO、pre0、en0、PRE、EN、pre、en、SApre、wg讯号Ba-Ba′、B-B′、Bb′ 位线CK、wck、rck、CKd、CKdd、CKddd时钟讯号M1-M4、M 晶体管Wa、Wb、W字符线具体实施方式
请先参考图1；图1示意一个以双端口存储阵列12所实现的双端口存储装置10。双端口存储装置10可受控于写入致能讯号wr、读取致能讯号rd与时钟CK，以根据讯号WAD、RAD中的写入地址、读取地址而将讯号MDI中的待写入数据写入至双端口存储阵列12，并将双端口存储阵列12中的待读取数据输出于讯号MDO中。为实现双端口存储装置的功能，双端口存储阵列12中是由多条字符线、位线将多个双端口存储单元连接为存储阵列，而双端口存储装置10则可用讯号pre0及en0来触发双端口存储阵列12的运作。其中，讯号pre0为一位线预充电讯号，用来触发双端口存储阵列12，使双端口存储阵列12能对其位线进行预充电，准备进行数据存取；而讯号en0则为一字符线致能讯号，其可触发双端口存储阵列12进行字符线的致能，导通字符在线各存储单元对位线的连接。
为了在同一时钟周期中同步完成数据的读取与写入，双端口存储装置10必须采用具有双端口存储单元的双端口存储阵列12。
图2A所示为双端口存储阵列12中各双端口存储单元的电路，其是以可记录1位数据的两个反相器形成存储核心，两个受控于字符线Wa的晶体管M1、M2形成一存取端口，控制此存储核心对位线Ba/Ba’的连接，另两个晶体管M3、M4则形成另一存取端口，受控于字符线Wb以控制存储核心对位线Bb的连接。如前述，由于双端口存储单元中具有双存取端口，故由双端口存储单元形成的双端口存储阵列就可在某一时间内同时读取某存储单元并对另外的存储单元进行写入。也因此，不论双端口存储装置10是否需要在同一时钟周期中同步进行读取与写入，双端口存储阵列12在同一时钟中仅需进行一次存取运作即可完成读取与写入。
不过，由于双端口存储单元的电路较为复杂，其成本较高，占用的布局面积也较大。如图2A所示，在双端口存储单元中，双反相器形成的存储核心需用4个晶体管实现，另外还要加上双存取端口上的4个晶体管M1至M4，总共需要至少8个晶体管才能实现一个双端口存储单元。也因此，双端口存储单元占用的布局面积势必较大。当要以较多的双端口存储单元实现出一个存储容量较大的双端口存储阵列时，其所需的布局面积当然也就相当可观。
图2B中所示的单端口存储单元具有较小的布局面积。单端口存储单元是以双反相器形成可记录一位数据的存储核心，两个受控于字符线W的晶体管M形成单一存取端口以控制存储核心对位线B/B’的连接。相对于双端口存储单元中所需的8个晶体管，单端口存储单元仅需6个晶体管就能实现，故单端口存储单元占用的布局面积较小。连带地，以单端口存储单元形成的单端口存储阵列当然也只需占用较小的布局面积，其电路架构较为简单，成本也较低。但现有单端口存储阵列无法实现同时存取的目的，因此本发明提供一种利用单端口存储单元形成的单端口存储阵列来实现双端口存储装置的功能，包括在同一时钟周期中同步完成数据读取/写入的功能。
图3为本发明以一单端口存储阵列22来实现一存储装置20的功能方块示意图。本发明的存储装置20能在时钟CK的触发之下读取致能讯号rd、写入致能讯号wr，以根据讯号WAD、RAD携载的地址而将讯号MDI中的数据写入单端口存储阵列22及/或将单端口存储阵列22中的数据读取输出至讯号MDO。基本上，由于单端口存储单元中仅有单一存取端口，故单端口存储阵列22在同一时间只能进行读取或写入其中之一，不能两者同时进行。也因此，本发明存储装置20中特别增设有一控制模块24，使得单端口存储阵列22可在同一时钟周期中的不同时刻先后分两次分别进行读取与写入(譬如说是在前半周期进行读取，后半周期进行写入)，这样就如同双端口存储阵列能在同一时钟周期中完成数据的读取与写入。
本发明控制模块24内可设有下列电路一主控电路30、一读取时钟电路32、一写入时钟电路34、一写入闸除电路36及一整合电路28。主控电路30可根据时钟CK提供各控制讯号，譬如一前预充电讯号PRE或是一前致能讯号EN；而单端口存储阵列22就可依据这些控制讯号的触发与否，而在同一时钟周期的不同时间区段分别进行数据读取及写入。
在本发明中，主控电路30使得前预充电讯号PRE以及前致能讯号EN在一个周期内致能两次，藉此使得单一存储阵列20可在一个周期内同时被读取以及写入，以达到双端口存储装置的功能。
此外，存储装置20会根据读取致能讯号rd/写入致能讯号wr是否被致能而判断是否要同步进行读取与写入。在本发明的控制模块24中，读取时钟电路32、写入时钟电路34及写入闸除电路36就是根据读取致能讯号rd/写入致能讯号wr而分别提供相关的读取时钟rck、写入时钟wck与写入闸除讯号wg，使整合电路28利用这些时钟/讯号来提供对应于读取致能讯号rd以及写入致能讯号wr的预充电讯号pre、致能讯号en以及感测放大器预充电讯号SApre用以控制单端口存储阵列22的运作。
如图3所示，读取时钟电路32可根据读取致能讯号rd与时钟CK而提供读取时钟讯号rck当读取致能讯号rd致能时，读取时钟电路32会使读取时钟rck维持于致能状态(例如读取时钟rck和时钟CK同步)；当读取致能讯号rd为失能时，读取时钟电路32就会使读取时钟讯号rck维持于失能状态(例如在一时钟周期中皆维持为低电平)。同理，写入时钟电路34则可根据写入致能讯号wr与时钟CK而提供写入时钟讯号wck当写入致能讯号wr致能/失能时，写入时钟电路34就会使写入时钟讯号wck分别维持于致能状态/失能状态。另外，写入闸除电路36可根据写入致能讯号wr与时钟讯号CK而提供一写入闸除讯号wg；当写入致能讯号wr致能时，写入闸除电路36可使写入闸除讯号wg维持于致能状态(例如在时钟周期的前半周期维持于低电平，在后半周期则致能为高电平)；当写入致能讯号wr为失能时，写入闸除电路36可使写入闸除讯号wg维持于失能状态(例如在时钟周期中持续为低电平)。
利用写入时钟讯号wck、读取时钟讯号rck、写入闸除讯号wg，整合电路28就可提供对应的预充电讯号pre、感测放大器预充电讯号SApre与致能讯号en而控制单端口存储阵列22的运作。
举例来说，当读取时钟讯号rck与写入闸除讯号wg皆为致能状态时，整合电路28使单端口存储阵列22在同一时钟周期中的不同时间被触发以分别进行读取及写入的动作，亦即预充电讯号pre以及致能讯号en会在一个周期中进行两次「预充电-致能」。同样地，假设当读取时钟讯号rck为致能状态，而写入闸除讯号wg为失能状态时，代表存储装置20仅需进行数据读取。在此情况下，整合电路28使得讯号pre、SApre以及en在一时钟周期中的前半周期触发单端口存储阵列22进行读取。换句话说，预充电讯号pre以及致能讯号en只会在前半周期触发单端口存储阵列22进行单一的「预充电-致能」以进行数据读取。同理，当读取时钟rck为失能状态，而写入闸除时钟wg为致能状态时，代表双端口存储装置20仅需进行数据写入。此时，整合电路28使得讯号pre、SApre以及en在一时钟周期中之后半周期触发单端口存储阵列22进行写入。如此一来，本发明就能以单端口存储阵列22来实现双端口存储装置的功能。
为进一步更详细地说明本发明的实施情形，请继续参考图4；延续图3，图4进一步示意了本发明控制模块24的一实施例。
如图4所示，本发明主控电路30是将时钟为失能状态CK延迟后进行逻辑运算以提供各对应的预充电讯号PRE以及致能EN。如图4所示，本发明主控电路30中可设缓冲器Bf以增强时钟CK的驱动力，并设有串连的三级延迟器D1～D3。第一延迟器D1可将时钟讯号CK延迟而产生一第一延迟时钟CKd；第二延迟器D2可将第一延迟时钟CKd延迟而产生一第二延迟时钟CKdd；第三延迟器D3则可将第二延迟时钟CKdd延迟而产生一第三延迟时钟CKddd。利用时钟讯号CK、第一延迟时钟CKd、第二延迟时钟CKdd及第三延迟时钟CKddd相互逻辑运算的结果，主控电路24就可提供预充电讯号PRE以及致能EN。
举例来说，将时钟CK与第三延迟时钟CKddd以异或门Xr进行异或运算，就可得到前预充电讯号(pre-charge)PRE。将第一延迟时钟CKd与第二延迟时钟CKdd以另一异或门Xr进行异或运算就可以得到前致能讯号(enable)EN。
图5示意主控电路30在运作时各相关讯号的波形时序，其横轴为时间。
如图5所示，根据时钟CK与第三延迟时钟CKddd异运算所得到的前预充电讯号PRE可在一时钟周期中以两次的低电平触发两次预充电。当前预充电讯号PRE维持为高电平而不触发预充电时，依据第一延迟时钟CKd与第二延迟时钟Ckdd异运算所得到的前致能讯号EN则在一时钟周期中触发两次。以这两个讯号PRE/EN为基础，单端口存储阵列22就可在同一时钟周期中先后进行两次的「预充电-致能」，而在同一时钟周期中先后完成数据的读取与写入。
此外，主控电路30提供的主要控制讯号PRE/EN还可依据读取致能讯号rd与写入致能讯号wr做进一步进行整合。亦即依据读取时钟电路32、写入时钟电路34与写入闸除电路36所提供的读取时钟rck、写入时钟wck及写入闸除讯号wg进行讯号的整合。
如图4所示，本发明的读取时钟电路32可利用一延迟器D0来延迟读取致能讯号rd，触发器F1所实现的锁存电路在时钟讯号CK的触发下对延迟的读取致能讯号rd进行取样/锁存，再由与门Ad对触发器F1的输出与时钟讯号CK作与运算，而得到读取时钟讯号rck。
图6示意读取时钟电路32/写入时钟电路34的相关讯号的波形时序，其横轴为时间。如图6所示，若读取致能讯号rd在一时钟周期触发前先被致能至(高电平)，触发器F1在时钟讯号CK的升缘触发取样延迟后的读取致能讯号rd而得到高电平的输出，再经过与门Ad的运算之后，使得读取时钟rck在该时钟周期中与时钟讯号CK呈现同步的状态。反之，若读取致能讯号rd在对应时钟周期前触发未先被致能至高电平而维持于低电平，触发器F1在时钟讯号CK的升缘触发之后就会取样到低电平，经过与门Ad的运算之后，使得读取时钟讯号rck维持于低电平而呈现失能状态。在图6的例子中，假设读取致能讯号rd在时钟周期C1、C2触发前为致能，而在时钟周期C3触发前为失能，读取时钟电路32产生的读取时钟讯号rck就会在时钟周期C1、C2中呈现致能状态，在时钟周期C3中呈现失能状态。
依据相同的原理及电路架构，写入时钟电路34则根据写入致能讯号wr与时钟讯号CK产生写入时钟讯号wck。像在图6的例子中，写入致能讯号wr在时钟周期C1、C3触发前致能而在时钟周期C2触发前失能，故写入时钟讯号wck也就会在时钟周期C1、C3中呈现致能状态，在时钟周期C2中呈现失能状态。
至于写入闸除电路36，如图4所示，是以一触发器F2来取样延迟后的写入致能讯号wrd，将触发器F2的输出以反相器Inv反相，或非门Nr将反相器Inv的输出和时钟讯号CK作或非运算，其结果即为写入闸除讯号wg。
图7示意写入闸除电路36运作时相关讯号的波形时序，其横轴为时间。类似于写入时钟电路34，在写入致能讯号wr为致能的时钟周期C1、C3，写入闸除电路36亦将写入闸除讯号wg维持于致能状态。稍有不同的是，写入闸除讯号wg的致能状态是在时钟周期的前半周期为低电平，后半周期为高电平。而在写入致能讯号wr未致能的时钟周期C2，写入闸除讯号wg则维持于低电平而呈现失能状态。
利用上述的写入时钟wck、读取时钟讯号rck与写入闸除讯号wg，本发明的整合电路28就能根据存取需求，而产生对应的预充电讯号pre、感测放大器预充电讯号SApre与致能讯号en。如图4所示，本发明整合电路28可用一与门Ad将前预充电讯号PRE与读取时钟讯号rck作与运算，以得到感测放大器预充电讯号SApre；而根据此感测放大器预充电讯号SApre，单端口存储阵列22即可判断是否要对感测放大器(图中未显示)进行预充电以准备进行数据的读取。另一与门Ad可将前预充电讯号PRE与写入闸除讯号wg作与(及)运算，而一或门Qr则可对前预充电讯号PRE/读取时钟讯号rck的与运算结果与前预充电讯号PRE/写入闸除讯号wg的与运算结果进行或运算，以得到对应的预充电讯号pre，以指示单端口存储阵列22是否要进行位线的预充电。前致能讯号EN/读取时钟讯号rck的与运算结果与前致能讯号EN/写入闸除讯号wg的与运算结果可由另一或门进行或运算，以得到对应的致能讯号en；而此致能讯号en可控制控单端口存储阵列22是否要致能其字符线而进行数据存取。
图8即是整合电路28在运作时各相关讯号的波形时序示意图，其横轴为时间。如图8所示，在时钟周期C1触发前，由于读取致能讯号rd/写入致能讯号wr均被致能，代表双端口存储装置20应在此一时钟周期C1中进行数据读取与写入。单端口存储阵列22能在此一时钟周期C1中分两次分别进行数据的读取与写入。等此一时钟周期C1结束，单端口存储阵列22也就完成了数据的读取与写入，而本发明就能藉此实现双端口存储装置所具备的同步读取/写入功能。
相对地，若在时钟周期C2触发前，仅读取致能讯号rd被致能，代表双端口存储装置20仅需在此时钟周期中进行数据的读取。因此，在此一时钟周期C2中，读取时钟rck为致能，而写入闸除讯号wg失能，因此产生对应读取致能讯号rd的预充电讯号pre以及致能讯号en，如此，讯号SApre/pre/en就只会使单端口存储阵列22在时钟周期C2的前半周期完成一循环的「预充电-致能」而进行单一的数据读取。
同理，在时钟周期C3触发前，仅写入致能讯号wr被致能时，双端口存储装置20在此时钟周期中仅需进行数据写入。在此一时钟周期C3中，读取时钟讯号rck失能而写入闸除讯号wg为致能，因此产生对应写入致能讯号wr的预充电讯号pre以及致能讯号en，如此在时钟周期C3中，讯号SApre/pre/en就会使单端口存储阵列22在后半周期完成一循环的「预充电-致能」而进行单一的数据写入。
总的来说，本发明可根据时钟CK的各延迟讯号与相互逻辑运算的结果来衍生出各种基础控制讯号，以控制单端口存储阵列在同一时钟周期中完成同步的读取/写入需求。相较于现有技术，本发明可利用低成本、布局小的单端口存储阵列来完整实现双端口存储装置的所应具备的各种功能，故本发明能有效减少双端口存储装置的成本与布局面积，让双端口存储装置的优点能被普遍运用。本发明尤其适合用来实现大容量的双端口存储装置，因为大容量代表存储单元数量比较多，而本发明节省布局面积的效益也就会越明显。本发明中的各相关电路/模块均可用其它具有相同功能的等效电路来实现，不限于图3/图4所示的实施例。譬如，与门可用与非门串连反相器而实现等等。
以上所述仅为本发明的较佳实施例，凡依本发明的权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。
权利要求
1.一种同步读取与写入的存储装置，该存储装置包含一控制模块，根据一时钟讯号产生一预充电讯号以及一致能讯号；以及一单端口存储阵列，包含多个存储单元；其中该单端口存储阵列可根据该预充电讯号以及该致能讯号于该时钟讯号的同一个时钟周期内被存取。
2.如权利要求1所述的存储装置，其中该预充电讯号以及该致能讯号于该时钟讯号的一个时钟周期内触发两次，使得该单端口存储阵列进行两次预充电-致能，用以于同一个时钟周期中读取与写入该单端口存储阵列；若于一时钟周期中只需要读取或写入该单端口存储阵列，则使得该预充电讯号以及该致能讯号于该时钟周期间致能一次。
3.如权利要求1所述的存储装置，其中该控制模块包含一主控电路，接收该时钟讯号用以产生多个延迟时钟讯号，并根据该时钟讯号与多个该延迟时钟讯号的逻辑运算以产生该预充电讯号以及该致能讯号。
4.如权利要求3所述的存储装置，其中该主控电路包含一第一延迟电路，延迟该时钟讯号以产生一第一延迟讯号；一第二延迟电路，延迟该第一延迟讯号以产生一第二延迟讯号；以及一第三延迟电路，延迟该第二延迟讯号以产生一第三延迟讯号；其中该主控电路还包含有一缓冲器，连结至该第一延迟电路，用以缓冲该时钟讯号。
5.如权利要求4所述的存储装置，其中该预充电讯号为该时钟讯号与该第三延迟时钟讯号间逻辑异或运算的结果，该致能讯号为该第一延迟讯号与该第二延迟时钟讯号间逻辑异或运算的结果。
6.如权利要求1所述的存储装置，其中该控制模块还包含一读取时钟电路，接收该时钟讯号与一读取致能讯号，以产生一读取时钟讯号；一写入时钟电路，接收该时钟讯号与一写入致能讯号，以产生一写入时钟讯号；一写入闸除电路，接收该时钟讯号与该写入致能讯号，以产生一写入闸除讯号；以及一整合电路，用以分别逻辑运算该预充电讯号、该致能讯号、该读取时钟讯号以及该写入闸除讯号，以产生对应该读取致能讯号的该预充电讯号以及该致能讯号用以对该单端口存储阵列进行读取；以及产生对应该写入致能讯号的该预充电讯号以及该致能讯号用以对该单端口存储阵列进行写入；其中该读取时钟讯号与该写入时钟讯号的相位与该时钟讯号一致，该写入闸除讯号的相位与该时钟讯号相反。
7.如权利要求6所述的存储装置，其中该读取时钟电路包含有；一延迟器，一触发器以及一与门；其中该延迟器延迟该读取致能讯号用以产生一延迟读取致能讯号，该触发器根据该时钟讯号取样该延迟读取致能讯号，该与门对取样后的该延迟读取致能讯号以及该时钟讯号进行逻辑与运算以产生该读取时钟讯号。
8.如权利要求6所述的存储装置，其中该写入时钟电路包含有；一延迟器，一第一触发器以及一与门；其中该延迟器延迟该写入致能讯号用以产生一延迟写入致能讯号，该触发器根据该时钟讯号取样该延迟写入致能讯号，该与门对取样后的该延迟写入致能讯号以及该时钟讯号进行逻辑与运算以产生该写入时钟讯号。
9.如权利要求8所述的存储装置，其中该写入闸除电路包含有；一第二触发器，一反相器以及一或非门；其中该第二触发器根据该时钟讯号取样该延迟写入致能讯号，该反相器反相取样后的该延迟写入致能讯号，该或非门对反相后的该延迟写入致能讯号以及该时钟讯号进行逻辑或非运算以产生该写入闸除讯号。
10.如权利要求6所述的存储装置，其中该整合电路包含有一第一与门，一第二与门，一第三与门，以第四与门，一第一或门以及一第二或门；其中该第一与门对该读取时钟讯号以及该预充电讯号进行逻辑与运算用以产生一感测放大器预充电讯号；该第二与门，对该写入闸除讯号以及该预充电讯号进行逻辑或运算，该第一或门将运算结果与该感测放大器预充电讯号进行逻辑或运算以产生对应该读取致能讯号以及该写入致能讯号的该预充电讯号；其中该第三或门以及该第四或门分别将该读取时钟讯号以及该写入闸除讯号与该致能讯号进行逻辑与运算，该第二或门对该运算的结果进行逻辑或运算以产生对应该读取致能讯号以及该写入致能讯号的该致能讯号。
11.如权利要求10所述的存储装置，其中对应该读取致能讯号的该预充电讯号以及该致能讯号于该时钟讯号的前半周期致能，用以控制对该单部存储阵列进行读取；对应该写入致能讯号的该预充电讯号以及该致能讯号于该时钟讯号之后半周期致能，用以控制对该单端口存储阵列进行写入。
12.一种单端口存储阵列同步读取与写入的方法，包含有根据一时钟讯号产生一预充电讯号以及一致能讯号；其中该预充电讯号以及该致能讯号于该时钟讯号一时钟周期内致能至少一次用以读取以及写入该单端口存储阵列。
13.如权利要求12所述的单端口存储阵列同步读取与写入方法，其中该方法还包含延迟该时钟讯号以产生一第一延迟时钟讯号；延迟该第一延迟时钟讯号以产生一第二延迟时钟讯号；以及延迟该第二延迟时钟讯号以产生一第三延迟时钟讯号；其中将该时钟讯号以及该第三延迟时钟讯号进行逻辑异或运算以产生该预充电讯号，该第一延迟时钟讯号以及该第二延迟时钟讯号进行逻辑异或运算以产生该致能讯号。
14.如权利要求12所述的单端口存储阵列同步读取与写入方法，还包含根据一读取致能讯号产生一读取时钟讯号，根据该读取时钟讯号产生对应该读取致能讯号的该预充电讯号以及该致能讯号，且该预充电讯号以及该致能讯号于该时钟讯号的前半周期致能，用以控制对该单端口存储阵列进行读取，其中该读取时钟讯号的相位与该时钟讯号一致；以及根据该预充电讯号以及该读取时钟讯号以产生一感测放大器预充电讯号。
15.如权利要求12所述的单端口存储阵列同步读取与写入方法，还包含根据一写入致能讯号产生一写入时钟讯号以及一写入闸除讯号，并根据该写入闸除讯号产生对应该写入致能讯号的该预充电讯号以及该致能讯号，且该预充电讯号以及该致能讯号于该时钟讯号之后半周期致能，用以控制对该单端口存储阵列进行写入，其中该写入时钟讯号的相位与该时钟讯号一致，该写入闸除讯号的相位与该时钟讯号相反。
16.如权利要求12所述的单端口存储阵列同步读取与写入方法，其中于该时钟讯号同一个周期的前半周期进行该单端口存储阵列的读取，于该时钟讯号同一个周期之后半周期进行该单端口存储阵列的写入。
17.如权利要求12所述的单端口存储阵列同步读取与写入方法，其中若于一时钟周期中只需要读取或写入该单端口存储阵列，则使得该预充电讯号以及该致能讯号于该时钟周期间致能一次。
全文摘要
本发明提供一种可同步存取单端口存储阵列的存储装置与相关方法，使其可在一时钟周期内同时完成读取及写入运作，因此可以布局面积较小、成本较低的单端口存储阵列来实现双端口存储功能。
文档编号G11C7/00GK1963944SQ20061014355
公开日2007年5月16日 申请日期2006年11月13日 优先权日2006年11月13日
发明者赖建宏 申请人:威盛电子股份有限公司