专利名称：一种改进表面平坦度的方法
技术领域：
本发明涉及一种磁性随M取存储器(MRAM)及其制造方法，更 具体而言，涉及一种在位材料沉积之前改进表面平坦度的方法。
技术背景磁性随机存取存储器(MRAM)使用磁性多层薄膜作为存储元件。 在使用中，MRAM单元按照数字位存储信息，该数字位又取决于形成每 个存储单元的磁性多层薄膜的交变的磁化状态。这样，该MRAM单元 具有两种稳定的磁性结构，代表逻辑状态0的高阻态和代表逻辑状态1 的低阻态，或反之亦然。典型的多层薄膜MRAM包括与多个字线相交的多个位线或数字 线。在每个交点，在相应的位线和字线之间插入抗磁材料薄膜。这样， 该磁化材料和由数字线构成的多层薄膜就形成了存储位信息的磁性存储 器。MRAM的基^储元件是多层材料的图案化结构，典型地由不同材 料如铜(Cu)，钽(Ta)，铁镍合金(NiFe)或氧化铝(A1203)等等 的层叠构成。该层叠可包含多达十种不同的交叠材料层，该材料层序列 可以重复十次。该层叠的构造需要这些薄层材料按照预定次序逐层沉 积。图1示出了一种示例的传统MRAM结构，该MRAM结构包括 MRAM层叠22，该MRAM层叠22具有各自相关的位线或者数字线18。 典型地由铜(Cu )形成的数字线18首先在集成电路(IC )基底10的底 层14上形成的绝缘层16中形成。底层14可包括，例如集成电路的一部 分，如CMOS电路。在每个数字线18上配备有栓层(pinned layer) 20， 该栓层20典型地由铁磁材料形成。栓层被称为"栓"是由于在该存储设 备工作过程中其磁化方向不发生变化。在每个相关的栓层20上配备有感
应层21。该MRAM层叠22连接到字线23，该字线23与三个栓层20 和相关的感应层21相交。该字线23和和位线18也可相互交换。MRAM设备集成磁性存储元件和其它电路，例如磁性存储元件的控 制电路，检测磁性存储元件中状态的比较器，输入/输出电路等等。这 些电路在CMOS工艺过程中构造，以便降低MRAM设备的功耗。该 CMOS工艺过程需要超过300。C的高温步骤，以便例如沉积绝缘和金属 层并退火移植片(implant)。另外，磁性存储元件包括非常薄的薄层，其中一些为数十埃厚。该 磁性存储元件的性能易受沉积磁性层的表面状况的影响。因此，在制造 的某些阶段需要形成平坦的表面，以防止MRAM设备的性能下降。发明内容本发明提供了 一种制造MRAM的方法，该MRAM在该磁性层叠沉 积之前，具有更加平坦的表面。本发明提供一种在位材料沉积之前改进MRAM结构的表面平坦度 的方法。在本发明的示范实施例中，管沟中的第一导体放置在绝缘层中， 将该绝缘层的上表面和该第一导体平面化。这就在该导体上留下了粗糙 的上表面。此外，在该绝缘层平面化的上表面上形成一层材料层，该第 一导体和该材料层的上面部分再次被平面化，留下该绝缘层和第一导体 上面的材料层的下面部分没有处理。
根据以下详细描述，结合附图，本发明的上述优点和特征将变得清 楚明白。图1是传统MRAM结构的一部分的三维示意图；图2示出了在处理的中间阶段，半导体外形的局部横截面图，其中 MRAM将根据本发明进行构造；图3示出了在图2所示阶段之后的处理阶段，本发明的MRAM的 局部横截面图；图4示出了在图3所示阶段之后的处理阶段，本发明的MRAM的 局部橫截面图；图5示出了在图4所示阶段之后的处理阶段，本发明的MRAM的 局部横截面图；图6示出了在图5所示阶段之后的处理阶段，本发明的MRAM的
局部横截面图；图7示出了在图6所示阶段之后的处理阶段，本发明的MRAM的 局部横截面图；图8示出了在图7所示阶段之后的处理阶段，本发明的MRAM的 局部横截面图；图9示出了在图8所示阶段之后的处理阶段，本发明的MRAM的 局部橫截面图；图IO示出了在图9所示阶段之后的处理阶段，本发明的MRAM的 局部横截面图；图11示出了在图10所示阶段之后的处理阶段，本发明的MRAM 的局部横截面图；图12示出了在图11所示阶段之后的处理阶段，本发明的MRAM 的局部橫截面图；图13示出了在图12所示阶段之后的处理阶段，本发明的MRAM 的局部横截面图；图14示出了在图13所示阶段之后的处理阶段，本发明的MRAM 的局部橫截面图；图15示出了在图14所示阶段之后的处理阶段，本发明的MRAM的局部橫截面图；图16是在图15所示阶段之后的处理阶段，本发明的MRAM的局 部横截面图；图17是在图16所示阶段之后的处理阶段，本发明的MRAM的局 部横截面图；图18是在图17所示阶段之后的处理阶段，图17的MRAM的局部三维图；图19是在图18所示阶段之后的处理阶段，图17的MRAM的局部 三维图；和图20是在图19所示阶段之后的处理阶段，图17的MRAM的局部 三维图；图21是在图20所示阶段之后的处理阶段，图17的MRAM的局部 三维图；和图22是加入根据本发明构造的MRAM的处理器系统的示意图。
具体实施方式
在以下详细描述中，参考本发明的各个示范实施例。详细描述了这 些实施例，足以使本领域的技术人员能够实施本发明，应当理解，可以 ^使用其它实施例，在不背离本发明的精神和范围的条件下可以进行结构 的和电气的变化。以下描述中使用的术语"基底"可包括任何具有暴露的半导体表面的基于半导体的结构。必须了解，该结构包括硅片，绝缘硅片(SOI)， 蓝宝石硅片(SOS)，掺杂和不掺杂硅片，由底层半导体基础支承的硅的外延层，和其它半导体结构。该半导体不需要是基于硅的。该半导体 可以是硅锗，锗，或者砷化稼。在以下描述中提到基底时，可利用前面 的工艺步骤在底层半导体或者基础上形成区域或者连接点。术语"金属"不仅仅包括元素金属，还包括半导体领域熟知的具有 其它痕量金属的金属或者与其它金属的各种合金化合物中的金属。术语 "金属，，也试图包括这些金属的导电氧化物，以及掺杂半导体及其各自 的导电氧化物。现在参考附图，其中类似的元件由类似的参考数字表示，图2-21 示出了形成MRAM结构的方法的一种示范实施例。图2描述了半导体 基底50的一部分，在该半导体基底50上按照现有技术的已知方法已经 形成了底层52。该底层52可包括，例如，形成CMOS设备和电路的电 路层。现在参考图3,在基底50和底层52上面形成绝缘层54。在本发明 的示范实施例中，该绝缘层54是厚度在大约1000埃到大约10000埃的 由旋转喷涂沉积的覆盖层。可是，根据该已经形成的IC设备的特性， 也可使用其他已知的沉积方法，如通过化学汽相沉积(CVD)，等离子 增强CVD (PECVD),或者物理汽相沉积(PVD)喷涂。绝缘层54可 由传统绝缘体如BPSG，硅的热氧化物如SiO或Si02，或者氮化物如Si3N4 构成。可选地，也可使用高温聚合体如聚酰亚胺，或低介电常数无机材 料。接下来，如图4所示，在绝缘层54上形成光阻材料层55。使用高 强度UV光通过掩膜56 (图5)对该光阻层55进行爆光。该掩膜56可 包括任何合适图案的不透明的清晰的区域，该区域可才艮据例如绝缘层54 中需要形成的期望图案。这样，在绝缘层54需要去除的部分，光阻层55的一部分55a通过掩膜56的一部分曝光。尽管图5示意性说明了放置在光阻层55上的掩膜56,但是那些本 领域的技术人员应当理解，掩膜56典型地与光阻层55隔开，并且通过 掩膜56的光聚焦在光阻层55上。在曝光部分55a曝光并显影之后，如 图6所示，在绝缘层54上留下了未啄光和未显影的光阻部分。这样，在 光阻层55中形成了缺口 57 (图6)。接着进行蚀刻步骤，以便在绝缘层54中获得凹槽58，如图7-8所 示。该凹槽被蚀刻至大约500埃到大约2000埃深度，更优选为大约1000 埃。在凹槽58形成之后，然后使用化学制品如热丙酮或甲基甲乙酮去除 正光阻层55的剩余部分55b，或者使用UV照射照射基底50来降级该 剩余部分，以便获得图8的结构。在凹槽58 (图7-8)形成之后，在凹槽58中绝缘层54上形成薄的 势垒层59,然后进行化学机械抛光，以便从该绝缘层54的顶端部分去 除势垒层材料，如图9中所示。该势垒层59可包含连接材料如钽(Ta)， 钛(Ti)，钛鴒(TiW)，氮化钛(TiN)或者铬(Cr)等等。该势垒 层59在以后形成的导电材料和绝缘层54之间形成强有力的机械和化学连接，以便帮助防止该形成的导体层从该绝缘层上剥离。在本发明的一 个优选实施例中，该势垒层59由喷涂的钽形成。在该实施例中，钽沉积 至大约5nm到大约10nm厚度。该层也可由沉积在该势垒上的或者代替该势垒的铁磁材料形成，以便场聚焦。接下来，如图IO中所示，在势垒层59和绝缘层54上形成导电材料 层60，以便填补凹槽58。在优选实施例中，该导电材料包含铜(Cu)。 可是，也可使用其它导电材料如钽，钨或金等等。另外，根据IC设备 希望的特性，也可使用金属合金。通过例如沉积，在势垒层59上形成导电材料层60，然后去除多余 材料，形成金属线62 (图11)。在本发明示范实施例中，通过化学机械 抛光(CMP)去除多余的导电材料层60。如图11中所示，在基底的整 个表面上，势垒层59和金属线62的顶面通常是平坦一致的。每个金属 线62将形成传统MRAM结构的位线和数字线。可是，在CMP抛光过程之后，金属线62和势垒层52以及绝缘层 54的顶面尽管通常是平坦的，但是可能还有不希望的不平坦的外形，如 金属线62的粗糙部分62a和势垒层59的突出部分59a。这是由于在绝
缘层54，金属线62和势垒层59的CMP选择中的些微不同造成的。这 些不希望的外形可以负面影响MRAM结构100的性能。因此，在如图12所示的本发明的示范实施例中，在势昼层59，金 属线62和绝缘层54上形成第二导体层或材料层63。因此，粗糙部分62a 和突出部分外a由第二导体层63共形地覆盖。第二导体层63可包含连 接材料如如钽(Ta)，钛(Ti)，钛鵠(TiW)，氮化钛(TiN)或者 铬(Cr)等等。在本发明的一个优选实施例中，导体层63由喷涂的钽 形成。在该实施例中，钽沉积至大约5nm到大约50nm厚度。另外，通 过包括阻性材料如TaN， WsiN或其它材料，该层可用作串联电阻。该 电阻层可以沉积在需变光滑的金属层下，从而保持其厚度或者取代导体 层63。接下来，如图13中所示，对第二导体层63进行轻微抛光，以便为 MRAM结构IOO的随后构造(如下所述)提供平坦的表面。术语"轻微 抛光"在这里定义为抛光足以使得第二导体层63变得平坦，但是不足以 定义形状。换句话说，该第二导体层63的顶端部分被平面化了，而该第 二导体层63的较低部分仍然没有处理，共形地覆盖着粗糙部分62a和突 出部分S9a。在随后步骤(即磁性层叠的确定)中，蚀刻绝缘层54上的 导体层63的 一部分。注意，尽管没有示出粗糙部分62a和突出部分59a， 但是它们仍然存在于图13的中间结构中。可是，如上所述，它们由变平 的第二导体层63覆盖，为了简明起见，从图13中省略。另外，在以下 图中，导体层63被示出为MRAM结构100和金属线62 /势垒层59的 界面。接下来，执行完成MRAM结构100的处理步骤。同样地，首先在 金属线62上形成组成第二磁性体的多个磁性多层薄膜，该多个磁性多层 薄膜以后将置入栓层91 (图18)中。该第一磁性体79由各个材料层组 成，以下将更详细进行描述，该各个材料层依次沉积在金属线62和绝缘 层54上，如图14中所示。在本发明的示范实施例中，如图14中所示，第一钽(Ta)层71(厚 度大约20-400埃，优选为大约50埃)，第一镍铁(NiFe)层73 (厚 度大约10-100埃，优选为大约60埃)，锰铁(MnFe)层75 (厚度大 约10 - 100埃，优选为大约100埃)和第二镍铁(MFe)层77 (厚度大 约10 - 100埃，优选为大约60埃)顺序覆盖沉积在绝缘层54和金属线62上，以便形成第一磁性体79。各层71， 73， 75和77的沉积可由例如 磁控管喷涂来完成。可是，如果希望的话，也可使用其它常规的沉积方 法。在层71， 73， 75和77的沉积之后，如图15中所示，在第一磁性体 79上接着形成由例如氧化铝(A1203)形成的无磁性的不导电层80 (厚 度大约5-25埃，优选为大约15埃)。尽管氧化铝是优选材料，但是必 须理解本发明不限于它的使用，也可使用其它无磁性材料如铜(Cu)， 氧化钛(Ti02)，氧化镁(MgO )，氧化硅(Si02)或者氮化铝(A1N)。现在参考图16，接着在无磁性层80上形成组成第二磁性体89的多 个磁性多层薄膜。因此，在本发明的示范实施例中，第三镍铁(NiFe) 层81 (厚度大约10-100埃，优选为大约40埃)，第二钽(Ta)层83 (厚度大约10 - 100埃，优选为大约50埃)和导电层85 (厚度大约100 - 400埃，优选为大约200 - 300埃)顺序覆盖沉积在无磁性层80上， 以便形成第二磁性体89，如图16中所示。层81， 83和85的沉积可由 例如磁控管喷涂来完成，可是才艮据在MRAM结构100 (图21)构成之 前制造的IC设备的特性，也可使用其它常规的沉积方法。在本发明的示范实施例中，导电层85可以由沉积厚度大约为100-400埃，优选为大约200-300埃的氮化鴒(WN)形成。可是，本发明 不限于该示范实施例，该层可以由阻性材料如WN, TaN， WsiN等等构 成。根据所选的材料和厚度，该层可以作为串联电阻和/或cmp停止层。 材料如a-c无定形碳，各种氧化物和氮化物可以用作cmp停止和串联电 阻。接下来，将层71， 73， 75， 77， 80， 81， 83和85 (图14 — 16)置 入包括多列栓层91和多行感应层92的多个MRAM结构或单元IOO(图 17-18)。这样，每个MRAM结构100包括栓层91 (作为第一磁性体 79的部分)，该栓层91与感应层92 (作为第二磁性体89的一部分)由 无磁性层80隔开。为简洁起见，形成栓层91的多层层叠在图18中被描 述成单层。类似地，形成感应层92的多层层叠在图18中也被描述成单 层。可是应当理解，栓层91包括铜线62和层71， 73， 75和77的一部 分，而感应层92包括层81， 83和85的一部分。形成MRAM结构100 (图18)的栓层和感应层的多个层的形成， 即层71， 73， 75， 77， 80， 81， 83和85的形成可以通过离子研磨来完
成，该离子研磨典型地包含由氩离子束进行的每一层的物理喷涂。也可 以通过使用活性等离子蚀刻来完成这些层的形成，该活性等离子蚀刻是在例如电子回旋加速器谐振(ECR)或者其它高密的等离子区如感应耦 合等离子系统或包含氯作为源气体的螺旋等离子系统中进行的。也可使 用氯和其它气体如氩，氖或氦等等的混合物。无论如何，形成并蚀刻栓 层和感应层91， 92，使得该栓层91与形成栓层91的底部电极的金属线 62相对应。接下来，在包括MRAM结构100的基底上形成厚度大约卯-10000 埃的绝缘层95(图19)。该绝缘层95完全填满了任意两个相邻MRAM 结构IOO之间间隔，如图19中所示。在本发明的示范实施例中，该绝缘 层95由氮化物材料如氮化硅(Si3N4)构成，通过常规沉积方法如通过 化学蒸气沉积(CVD)，等离子增强CVD (PECVD)，或者物理蒸气 沉积(PVD)等等喷涂形成。可是，也可^吏用其它常规绝缘材料，例如 BPSG，氧化铝，硅的热氧化物，如SiO或Si02，高温聚合体，如聚酰 亚胺，低介电常数无机材料，无定形绝缘体，或者斜喷涂石英。绝缘层95 (19)形成之后，通过化学机械抛光(CMP)或者熟知的 RIE干蚀刻工艺去除MRAM结构100的顶面上形成的绝缘层95的一部 分。在本发明的示范实施例中，化学机械抛光绝缘层95，使得abravise 抛光去除MRAM结构100上绝缘层95的顶面，下至或者接近导电层85 的顶面的平坦表面，以便在抛光的绝缘层96中形成各个MRAM接触 点，如图20中所示。这样，作为MRAM结构100的感应层92的一部 分形成的导电层85，在接触点99的形成中作为抛光停止层。接下来可以进行其它步骤，以便生成具有触点的可使用MRAM单 元。例如，图21示意性地说明了连接到字线93的三个MRAM单元结 构100，该字线93与三个栓层91及相关的感应层在各自的MRAM触点 99相交。如本领域中所知的那样，该字线可以由铜形成，例如，在包括 MRAM触点99的感应层92上形成的绝缘层上放置掩膜，并形成管沟， 在该管沟中以与感应层92垂直的方向形成导电字线93。为了更好理解 本发明，在图21中省略了抛光的绝缘层96,以俊_说明字线93下面的栓 层和感应层91， 92。可是，必须理解栓层和感应层91， 92之间和字线 93以下的空间填满了绝缘层96 。尽管图21示出了 MRAM触点99与字线93直接接触并相邻，但是
必须理解本发明不限于本实施例，如果希望的话，也可形成其它结构，如导电插头和/或从MRAM触点99到字线93的金属线。图22中示出了典型的基于处理器的系统400，该系统400包括存储 器电路448，例如拥有根据本发明构造的具有MRAM触点99 (图20 -21)的MRAM单元结构100的MRAM。处理器系统，如计算机系统， 通常包含中央处理单元(CPU) 444，如微处理器，数字信号处理器或者 其它可编程数字逻辑设备，该中央处理单元(CPU) 444通过总线452 与输入/输出(I/O)设备446进行通信。存储器448通过总线452与 该系统通信。在计算机系统的例子中，该处理器系统可包括外围设备如软盘驱动 器454和光盘(CD ) ROM驱动器，这些设备也在通过总线452与CPU 进行通信。在单个集成电路中，存储器"8可以与处理器即CPU4"合 成。尽管上述示范实施例描述了具有各自MRAM触点99 (图20-21) 的三个MRAM单元结构100的形成，但是应当理解本发明试图使用栓 层和感应层的多个MRAM触点99，作为例如在存储器单元阵列中以行 和列排列的多个MRAM单元的一部分。另外，尽管上述示范实施例提 到MRAM结构的特殊外形和形成这种结构的特朱磁性材料，但是必须 理解，本发明不限于上述磁性材料，也可使用其它磁性和铁磁材料，如 镍铁(铁镍合金)或铁等等。另外，尽管上述示范实施例提到通过活性 等离子蚀刻形成MRAM结构，但是必须理解本发明打算使用其它成形 和蚀刻方法。因此，本发明不限于所述实施例的细节。因此，上述描述和附图只 是说明取得本发明特征和优点的示范实施例。在不背离本发明的精神和 范围的情况下，可以进行修改并取代以下特殊的工艺条件和结构。因此， 本发明并不认为受到上述描述和附图的限制，但只是受到所附权利要求 的范围的限制。
权利要求
1.一种磁性随机存取存储器结构，包含一个绝缘层，其中形成有多个管沟；在多个管沟的每个管沟中的势垒层；在每个管沟中的势垒层上形成的多个纵向延伸的导线，所述势垒层和所述导线具有上表面；在所述势垒层和所述导线的上表面上形成的平面化的导电材料；在所述导电材料上形成的相应的第一磁性层；在所述第一磁性层上的相应的第二磁性层。
2. 权利要求1的结构，其中所述导电材料层选自由钽(Ta)，钛 (Ti)，钛鴒(TiW)，氮化钛(TiN)和铬(Cr)组成的集合,。
3. 权利要求l的结构，其中所述导电材料层是阻性材料。
4. 权利要求l的结构，其中所述绝缘层选自由BPSG， SiO， Si02， SbN4和聚酰亚胺组成的集合。
5. 权利要求1的结构，其中所述导电材料层形成至厚度大约5nm 到20腿。
6. 权利要求3的结构，其中所述导电材料是含有TaN和WSiN之 一的电阻性材料。
7. —种存储设备，包含至少一个磁性随机存取存储单元，所述磁性随机存取存储单元包含一个绝缘层，其中形成有多个管沟； 在多个管沟的每个管沟中的势垒层；在所述势垒层上形成的导体，所述势垒层和所述导体具有上表面；在所述势垒层和所述导体的上表面上形成的平面化的导电材料；在所述导体上形成的第 一铁磁层； 在所述笫一磁性层上形成的笫二铁磁层；和 在所述第 一和第二铁磁层之间的无磁性层。
8. 权利要求7的设备，其中所述导电材料层选自由钽(Ta)，钛 (Ti)，钛鴒(TiW)，氮化钛(TiN)和铬(Cr)组成的集合。
9. 权利要求7的设备，其中所述导电材料层是阻性材料。
10. 权利要求7的设备，其中所述绝缘层选自由BPSG， SiO， Si02， SbN4和聚酰亚胺组成的集合。
11. 权利要求7的设备，其中所述导电材料层形成至厚度大约5nm 到20腿。
12. 权利要求7的设备，其中所述导电材料是含有TaN和WSiN之 一的电阻性材料。
13. —种基于处理器的系统，包含处理器；和与所迷处理器连接的集成电路，所述集成电路包括多个磁性随机存 取存储单元，每个所述磁性随M取存储单元包括在第一导体上形成的第一铁磁层，所述第一导体形成在一个势 垒层上；所述第 一铁磁层上形成的第二铁磁层； 在所述第一和第二铁磁层之间的无磁性层；和 在所述第一导体和所述第一铁磁层之间配备的平坦导体层；其 中所述平坦导体层形成在所述第一导体和所述势垒层上。
14. 权利要求13的系统，其中所述平坦导体层选自由钽(Ta)，钛 (Ti)，钛鴒(TiW)，氮化钛(TiN)和铬(Cr)组成的集合。
15. 权利要求13的系统，其中所述平坦导体层是阻性材料。
16. 权利要求13的系统，其中还包括在所述第二铁磁层上的一个绝 缘层，所述绝缘层选自由BPSG， SiO， Si02， Si3N4和聚酰亚胺组成的 集合。
17. 权利要求13的系统，其中所述平坦导体层形成至厚度大约5nm 到50腿。
18. 权利要求13的系统，其中所述第一导体在位于所述平坦导体层下面的基底的管沟中形成。
19. 一种磁性随MM储器结构，包含形成在一个绝缘层上的多个导线，所述绝缘层形成在一个基底上； 形成在所述绝缘层上的多个势垒层，所述多个导线中的每个导线形 成在一个相应的势垒层上；在所述势垒层和所述导线上形成的平面化的导电材料； 在所述导电材料上形成的相应的笫一磁性层；和 在所述第 一磁性层上的相应的第二磁性层。
20. 权利要求19的结构，其中所述导电材料层选自由钽(Ta)，钛 (Ti)，钛镇(TiW)，氮化钛(TiN)和铬(Cr)组成的集合。
21. 权利要求19的结构，其中所述导电材料层是阻性材料。
22. 权利要求19的结构，其中所述绝缘层选自由BPSG， SiO， Si02, SbN4和聚酰亚胺组成的集合。
23. 权利要求19的结构，其中所述导电材料层形成至厚度大约5nm 到20mn。
24. 权利要求21的结构，其中所述多个势垒层包括形成在所述绝缘 层中的管沟，且所述多个导线形成在所述管沟中。
全文摘要
本发明提供了一种制造存储单元的一部分的方法，该方法包含在绝缘层中配备的管沟中提供第一导体，并平面化该绝缘层和该第一导体的上表面，在该绝缘层和该第一导体的平面化的上表面上形成材料层，并平面化该材料层的上面部分，而剩下该绝缘层和所述第一导体上的材料层的下面部分不处理。
文档编号G11C11/00GK101127363SQ200610166719
公开日2008年2月20日 申请日期2002年12月18日 优先权日2001年12月20日
发明者D·L·亚特斯, J·A·德鲁斯 申请人:微米技术有限公司