对多层单元编程的方法及包括该单元的非易失性存储器件的制作方法

专利名称：对多层单元编程的方法及包括该单元的非易失性存储器件的制作方法
技术领域：
本发明涉及对非易失性存储器件进行编程，更具体地说，涉及对多层单 元(multi-level cells)进行编程的方法以及包括页緩沖器块(page buffer block)的 非易失性存储器件。
背景技术：
半导体存储器件通常分为掉电时保持所存储数据的非易失性存储器件和 掉电时丟失所存储数据的易失性存储器件。非易失性存储器件包括电可擦除 可编程只读存储器(EEPROM),其中，存储的数据可以被电擦除，并且可以 对新数据重新进行编程。
EEPROM的操作包括编程模式，用于将数据写入存储单元；读取模式， 用于将存储在存储单元中的数据读出；以及，擦除模式，用于通过删除存储 的数据，对存储单元进行初始化。在递增步长脉沖编程(incremental step pulse program, ISSP)方法中，利用递增步长脉冲，反复进行确i人和重新编程，直 到希望的数据被存储为止。
在EEPROM闪存存储器件中，擦除操作是按照每个存储器块或扇区进行 的，而编程操作是按照每页进行的，每页包括被共同耦合到字线的多个存储 单元。按照存储单元阵列的结构，闪存存储器件被分为NAND闪存存储器 件，其中，单元晶体管被并联耦合在位线与接地电极之间；或NOR闪存存储 器件，其中，单元晶体管被串联耦合在位线与接地电极之间。NAND闪存存 储器件的编程速度和擦除速度比NOR闪存存储器件高，但是，不能在先前状 态读操作以及编程操作中，访问每个字节。
闪存存储器件通常包括单层单元(single-level cell, SLC),用于每个单元 存储一位。近来，已经开发了对多层单元(MLC)进行编程的方法，在不增加 存储器件的尺寸的情况下，增加了存储容量。
在MLC编程中，可以将两位或多位存储在单个单元中。当在单个MLC 中存储N位时，MLC的阈值电压被划分成2N个分布，并且，每个分布代表 N位数据。例如，当在单个MLC中存储两位时，阈值电压可以有四个不同的分布。当位值"o"代表"已编程并且位值"1"代表"未编程"时，按照使阈值电压增加的顺序，MLC有四个状态，即，"11"、 "10"、 "01"和"00"。换句话说， 在四个状态当中，状态"ll"表示MLC保持被擦除状态，并且，具有最低的阈 值电压分布。
这样，正在开发用于将MLC编程为不同的阈值电压的各种方法。
图1示出了对多层单元(MLC)进行编程的传统方法。具体地说，图1示出了将三位编程到单个MLC中的方法，在韩国专利申请公开出版物No.
2003-0023177中公开了这种方法。
参照图1,按照数据，每个MLC被编程到Sl到S8八个状态之一。较小索引标记代表阈值电压分布较高的状态。换句话说。状态S1与最高分布对应，
而状态S8与最低分布对应，状态S8为根本没有被编程并且保留被擦除的
MLC状态。
在对单层单元(SLC)进行编程的过程中，与一页对应的数据被装入页緩沖 器块中，并且，给各个位线施加与位值"0"或"1"对应的电压。因此，与一页 对应的存储单元被同时编程。
这样，与一页对应的MLC可以被同时编程。按照图1的方法，按照三 位的相应数据，与一页对应的MLC中的每一个被同时从初始的被擦除状态 S8编程为状态Sl到S8之一。状态Sl到S8分别代表与3位数据"000"、"100"、 "010"、 "110"、 "001"、 "101"、 "Oll"和"lll对应的八个阈值电压分布。
图2为示出了执行图1的方法的传统的非易失性存储器件的框图。
参照图2,非易失性存储器件50包括存储单元阵列10和具有多个页緩 冲器的页緩冲器块20。存储单元阵列10包括以矩阵形式排列的多个存储单 元，其中，每个存储单元被耦合到字线和相应的位线。
为了方便起见，图2中只示出了 一对位线，即偶数位线Ble和奇数位线 Blo，以及与这对位线对应的一个页緩沖器20。耦合到偶数位线的存储单元对应于一页，而耦合到奇数位线的存储单元对应于另一页，因此， 一行中的存 储单元构成两页。
通过晶体管Tl和T2响应于选4奪信号BLSE和BLSO进行切换操作，交 替选择与两页对应的存储单元。当用于控制装入数据的时间点的晶体管T3、 T4和T5导通时，页緩沖器20接收三位DT1、 DT2和DT3的数据。页緩冲 器20将与三位DT1 、 DT2和DT3对应的电压加到选择的位线上。
为了执行图1的编程方法，每个页緩冲器20必须包括与要写入单个存储 单元的数据的位数对应的锁存器21、 22和23。即，为了将三位写入或编程 到图2所示的竽个MLC,每个页緩冲器20中必须包括至少三个锁存器21、 22和23，而为了将四位写入单个MLC，每个页緩冲器中必须包括至少四个 锁存器。
此外，由于必须按照存储在页緩冲器20中的位值，给位线施加不同的电 压，因此，图2中示出的非易失性存储器件50需要用于同时提供各种位线电 压的附加配置。
这样，按照在将多位存储在锁存器中之后，同时将多位编程到一页的 MLC中的传统方法，随着要写入单个MLC中的数据的位数增加，页缓冲器 中的锁存器的数量增加。此外，由于位线电压的变化，非易失性存储器件50 的配置变得更复杂。
图3示出了对MLC进行编程的另一个传统方法。具体地说，图3示出 了在美国专利No. 6,657,891中公开的对MLC进行编程的方法。第三页被写 入具有与第一页和第二页对应的先前状态psi到PS4的MLC。
如图3所示，每个MLC具有对应于两位的先前状态PS1、 PS2、 PS3和 PS4之一，并且，每个MLC一皮编程为状态Sl、 S2、 S3、 S4、 S5、 S6、 S7和 S8之一。例如，按照第三位，具有先前状态PS1的MLC 一皮编程为状态Sl 和S2之一，这样的编程称为阴影编程(shadow programming),其中，根据与 MLC的位数N对应的先前状态，将第(N+1 )位编程到MLC中。
参照图3，按照第三页的每个位"O"或"l",具有先前状态PS1和PS2之 一的MLC被初始编程为状态Sl、 S2、 S3和S4之一。
在对状态Sl、 S2、 S3和S4进行编程的过程中，分别利用验证电压V4、 V3、 V2和V1，从具有较低阈值电压分布的状态S4，到具有最高阈值电压分 布的状态S1，顺序进行验证操作。如果存在至少一个没有被编程到希望的状态的MLC,则反复进行重新编程和验证操作，直到状态Sl、 S2、 S3和S4都被验证为止。
在完成验证状态S1、 S2、 S3和S4之后，按照第三页的每个位"O"或"l", 将具有先前状态PS3和PS4之一的MLC编程到状态S5、 S6和S7之一。对应于两位(例如"ir，)的先前状态PS4基本上与对应于三位(例如"iir，)的状态S8相同。状态S8为第三页被写入MLC之后仍然保持被擦除的状态。
在对状态S5、 S6和S7进行编程的过程中，分别用验证电压V7、 V6和 V5，从具有较低阈值电压分布的状态S7,到具有较高阈值电压分布的状态 S5,顺序进行验证操作。如果存在至少一个没有被编程到希望的状态的MLC， 则反复进行重新编程和验证l喿作，直到状态S5 、 S6和S7都被—睑证为止。
在每个编程操作之后，当对多个状态进行验证时，对于已经被编程的 MLC，会出现不必要的验证操作。因此，全部编程时间会随着被写入MLC 的数据的位数的增加而增加。
图4为示出了执行图3的方法的传统的非易失性存储器件的框图。
参照图4,非易失性存储器件60包括存储单元阵列10a和页缓沖器块 20a。存储单元阵列10a包括多个存储单元MC。存储单元以矩阵形式排列， 并且被耦合到字线WL。 一列的存储单元形成了一个NAND串，并且，通过 串选择晶体管SST和接地选择晶体管GST， NAND串被耦合在位线BL与公 共源极线CSL之间。响应于施加到选择晶体管SST和GST的栅极的信号，控 制在位线BL与公共源极线CSL之间的NAND串的电连接。
在编程操作中，根据行地址选择单一字线，使得编程电压被施加到选择 的字线，通过电压(passvoltage)被施加到未选择的字线，并且，根据列地址选 择与 一 页对应的存储单元。
页緩冲器块20a包括多个数据存储电路30或页缓沖器，并且，每个数据 存储电路30被耦合到一对位线。与一页对应的数据YA1到YAi的每个位被 装入相应的数据存储电路30。页緩冲器块20a还包括一个标志数据存储电路 30a,用于存储存储单元的先前状态。
为了执行图3的方法，页緩冲器块需要标志数据存储电路30a，并且， 存储单元阵列10a还包括通过位线BLk和BLk+l耦合到标志数据存储电路 30a的附加存储单元。此夕卜,如在美国专利No. 6,657,891所公开的，每个数 据存储电路30具有用于顺序验证三个状态或四个状态的复杂配置。
因此，传统的非易失性存储器件需要复杂配置。另外，总的编程时间按 照要写入每个MLC的数据的位数增加。

发明内容
本发明的一个方面提供了 一种对多层单元(MLC)进行编程的方法，使得 一页被写入具有与至少一个先前页对应的先前状态的MLC中，其中，MLC 被共同耦合到选择的字线，并且被分别耦合到对应的位线。该方法包括装 入对应于一页的数据；并且，根据MLC的先前状态和装入的数据，从具有最 高阈值电压的状态到具有最低阈值电压的状态，顺序对MLC的状态进行编 程。
对MLC的状态进行编程可以包括通过对选择的字线施加读电压来读 取一个先前状态；根据与读电压对应的一个先前状态对两个状态进行编程； 并且，减小读电压，并通过施加减小的读电压重复读取所述一个先前状态， 并且，根据这一个先前状态对所述两个状态进行编程。根据所述一个先前状 态对所述两个状态进行编程可以包括对与装入数据的每个位的第一逻辑值 对应的第一状态进行编程和验证；并且，在验证第一状态之后，对与装入数 据的每个位的第二逻辑值对应的第二状态进行编程和验证。第二状态可以对 应于比第一状态低的阈值电压。此外，第一逻辑值可以对应于逻辑低，而第 二逻辑值可以对应于逻辑高。
对MLC的状态进行编程可以包括，给选择的字线施加验证电压，其中， -睑证电压顺序减小。
对MLC的状态进行编程可以包括，给选择的字线施加递增步长脉冲 (ISP)，其中，当重复验证操作时，使ISP的电平增加。给选择的字线施加ISP 可以包括，当要被编程到MLC中的阈值电压相对低时，使ISP的初始电平减小。
该方法还可以包括将第一锁存器和第二锁存器连接到每条位线，其中， 装入对应于一页的数据包括将数据的每一位存储在第一锁存器中。对MLC的 状态进行编程可以顺序包括通过给选择的字线施加读电压，从而读取一个 先前状态，将一个先前状态存储在第二锁存器中；基于存储在第一锁存器的 第 一值和存储在第二锁存器中的第二值，根据与读电压对应的 一个先前状态， 对两个状态进4亍编程；并且，减小读电压，并通过施加减小的读电压重复将
每个先前状态存储在第二锁存器中，并且，对于每个减小的读电压，根据一 个先前状态，对两个状态进行编程。
根据一个先前状态对两个状态进行编程可以包括根据所述第二值对第一状态进行编程和验证；并且，在验证第一状态之后，根据所述第二值对第二状态进行编程和验证。第一和第二状态可以分别对应于第一值的逻辑低和逻辑高。
对第一状态进行编程和验证可以包括施加对应于第一状态的第一验证 电压，以一睑证第一状态；并且，对位线施加编程允许电压，直到完成对第一 状态的验证为止，从而对第一状态进行编程。编程允许电压可以对应于第一 值的逻辑低。对第二状态进行编程和验证可以包括根据第二值，将第一值 的逻辑高转换为逻辑低；通过施加对应于第二状态的第二验证电压，验证第二状态；并且，对位线施加编程允许电压，直到完成对第二状态的验-i正为止， 从而对第二状态进行编程。编程允许电压可以对应于第二值的逻辑低。
验证第一和第二状态可以包括当完成验证第一和第二状态时，分别将 第 一和第二锁存器设置为逻辑高。
将一个先前状态存储在第二锁存器中可以包括当先前状态的阈值电压 高于读电压时，将第二锁存器设置为逻辑低；并且，当先前状态的阈值电压 低于读电压时，将第二锁存器设置为逻辑高。根据一个先前状态对两个状态 编程可以包括按照编程禁止电压对位线预充电；当第二锁存器为逻辑低时， 将位线电连接到第一锁存器，从而给位线施加与第一锁存器的逻辑低对应的 编程允许电压；并且，当第二锁存器为逻辑高时，使位线与第一锁存器电气 断开，从而保持位线的编程禁止电压。
该方法还包括，在最高读电压施加到选择的字线之前，将第二锁存器设 置为逻辑高，从而读取与最高阈值电压对应的先前状态。此外，利用两个耦 合到每条位线的锁存器，可以将至少三页写入MLC。
本发明的另 一个方面提供了 一种非易失性存储器件，其具有多层单元 (MLC),这些MLC被编程，使得一页被写入具有与至少一个先前页对应的先 前状态的MLC中。所述非易失性存储器件包括存储单元阵列、行选择电路和 页缓沖器块。存储单元阵列包括共同耦合到选择的字线并且分别耦合到位线 的MLC。行选择电路被配置为，将顺序减小的读电压施加到选择的字线，以 读取MLC的先前状态，并且，将顺序减小的验证电压施加到选择的字线，以便从具有最高阈值电压的状态到具有最低阈值电压的状态，顺序对MLC的状 态进行编程。页緩沖器块被配置为，装入与一页对应的数据，并且被配置为， 根据每个先前状态和装入数据的每一位，控制位线电压。
行选择电路还可以被配置为，在施加第一读电压之后并在施加第二读电 压之前，通过顺序施加第一验证电压和第二验证电压，进行验证操作，从而 根据与第一读电压对应的先前状态，验证被编程的第一状态和第二状态，其中，第二验证电压低于第一验证电压，第二读电压低于第一读电压。行选择电路还可以被配置为，施加作为字线编程电压的ISP，当重复验证操作时，ISP 的电平增加。行选择电路还可以被配置为，当要被编程到MLC中的阈值电压 相对低时，使ISP的初始电平减小。
页緩冲器块可以包括多个页缓沖器，每个页緩冲器包括第一锁存器、 第二锁存器和控制电路。第一锁存器在第一节点存储装入数据的每一位，并 且，第二锁存器在第二节点存储每个先前状态。控制电路根据第一和第二节 点的逻辑值，控制位线电压。与第一节点的逻辑低对应的电压基本上等于通 过感测节点施加到位线的编程允许电压，并且，与第一节点的逻辑高对应的 电压基本上等于对位线预充电的编程禁止电压。
控制电路可以包括第一控制单元，被配置为，将位线电连接到第一节点， 因此，当第二节点为逻辑低时，给位线施加编程允许电压。在完成了对与第 一节点的逻辑低对应的第 一状态的验证之后，并且在对与第 一节点的逻辑高 对应的第二状态的编程之前，第一控制单元可以根据第二节点的逻辑值，将 第 一节点的逻辑高转换为逻辑低。
第一控制单元可以包括第一开关、第二开关和第一晶体管。第一开关可 以耦合在感测节点与第 一节点之间。第二开关可以耦合在感测节点与第二节 点之间。第 一 晶体管可以串联耦合到在感测节点与第 一节点之间的第 一开关。 第 一 晶体管的栅电极可以耦合到第二锁存器的反节点。
控制电路可以包括第二控制单元，其被配置为，当对应的MLC的阈值 电压高于读电压时，将第二节点设置为逻辑低。第二控制单元可以包括第 三开关，耦合在第二节点与接地电极之间；以及，第二晶体管，串联耦合到 在第二节点与接地电极之间的第三开关。第二晶体管的栅电极耦合到感测节点。第二控制单元还可以包括第四开关，耦合在第二锁存器的反节点之间， 用以将第二节点初始设置为逻辑高。
控制电路可以包括第三控制单元，其^^皮配置为，当对应的MLC的阈值
电压高于验证电压时，将第一节点设置为逻辑高。第三控制单元可以包括 第五开关，耦合在第一锁存器的反节点与接地电极之间；以及，第三晶体管， 串联耦合到在第一锁存器的反节点与接地电极之间的第五开关。第三晶体管 的栅电极耦合到感测节点。
本发明的另一个方面提供了一种页緩沖器块，用于控制位线电压，以便 对MLC编程，使得一 页被写入具有与至少一个先前页对应的先前状态的MLC 中，页緩冲器块具有分别耦合到位线的多个页緩沖器。每个页緩沖器包括第 一锁存器、第二锁存器和控制电路。第一锁存器在第一节点存储对应于一页 的装入数据的每一位。第二锁存器在第二节点存储每个先前状态。控制电路 根据第一和第二节点的逻辑值，控制位线电压。
与第 一 节点的逻辑低对应的低电压可以基本上等于通过感测节点施加到
位线的编程允许电压。与第一节点的逻辑高对应的高电压可以基本上等于对 位线预充电的编程禁止电压。
控制电路可以包括第一控制单元，其被配置为，将位线电连接到第一节 点,因此，当第二节点为逻辑低时，给位线施加编程允许电压。第一控制单 元可以根据第二节点的逻辑值，将第 一 节点的逻辑高转换为逻辑低。
第一控制单元可以包括第一开关、第二开关和第一晶体管。第一开关可 以耦合在感测节点与第 一节点之间。第二开关可以耦合在感测节点与第二节 点之间。第一晶体管可以串联耦合到在感测节点与第一节点之间的第一开关， 第 一晶体管的栅电极耦合到第二锁存器的反节点。第二锁存器的当前吸收 (sinking)容量可以大于第 一锁存器的当前提供(sourcing)容量。
控制电路可以包括第二控制单元，被配置为，当对应的MLC的阈值电 压高于施加到对应的MLC的栅电极的读电压时，将第二节点设置为逻辑低。 第二控制单元可以包括第三开关，耦合在第二节点与接地电极之间；以及， 第二晶体管，串联耦合到在第二节点与接地电极之间的第三开关，第二晶体 管的栅电极辨合到感测节点。第二控制单元还可以包括第四开关，耦合在第 二锁存器的反节点之间，用以将第二节点初始设置为逻辑高。
控制电路还可以包括第三控制单元，其被配置为，当对应的MLC的阈 值电压高于施加到对应的MLC的栅电极的验证电压时，将第一节点设置为逻 辑高。第三控制单元可以包括第五开关，耦合在第一锁存器与接地电极之间；以及，第三晶体管，串联耦合到在第一锁存器的反节点与接地电极之间 的第五开关，第三晶体管的栅电极耦合到感测节点。
按照不同实施例，由于从最高阈值电压到最低阈值电压顺序对MLC进 行编程，因此，防止了不必要的验证。因此，能够减少取决于写入每个MLC 的位的总编程时间。此外，可以利用两个锁存器，将三位或更多位写入每个 MLC,因此，通过实现具有小尺寸的页緩冲器，可以减小存储器件的集成率 (integration rate)。


以下参照附图，描述本发明的实施例。
图1示出了对多层单元(MLC)进行编程的传统方法。
图2为示出了用于执行图1的方法的传统的非易失性存储器件的框图。
图3示出了对MLC进行编程的另一种传统方法。
图4为示出了用于执行图3的方法的传统的非易失性存储器件的框图。
图5和6示出了按照本发明的示范实施例的，对MLC进行编程的方法。
图7为示出了按照本发明的示范实施例的，对MLC进行编程的方法的 流程图。
图8为示出了按照本发明的示范实施例的，图7的验证和编程处理的流 程图。
图9为示出了按照本发明的示范实施例的非易失性存储器件的框图。
图10为示出了按照本发明的示范实施例的，图9的非易失性存储器件中的存储单元阵列和页缓冲器块的框图。
图11示出了按照本发明的示范实施例的，在图9的非易失性存储器件的编程操作中的读电压和验证电压的图。
图12为示出了4要照本发明的示范实施例的页緩冲器的框图。
图13为示出了按照本发明的示范实施例的，图12的页緩沖器的配置的电路图。
图14为示出了按照本发明的示范实施例的，图13的页緩冲器中的数据 装入操作和初始设定操作的电路图。
图15为示出了按照本发明的示范实施例的，图13的页緩冲器中的先前 状态读取操作的电路图。
图16为示出了按照本发明的示范实施例的，图13的页緩沖器中的验证操作的电路图。
图17为示出了按照本发明的示范实施例的，图13的页緩冲器中的位线电压施加操作的电路图。
图18为示出了按照本发明的示范实施例的，图13的页緩冲器中的锁存器状态转换操作的电路图。
图19和20示出了按照本发明的示范实施例的，用两个锁存器对MLC进行编程的方法。
具体实施例方式
以下将参照示出了本发明的示范实施例的附图，更详细地描述本发明。
但是，本发明可以以各种不同形式体现，并且，不应该将本发明理解为仅局 限于示出的实施例。相反，将这些实施例作为例子提供，以便向本领域的技 术人员转达本发明的概念。因此，对于本发明的某些实施例，没有对已知的处理、要素和技术进行描述。在整个附图以及书面描述中，用相同的附图标记表示相同或相似的要素。
应该理解，尽管可以用术语第一、第二等描述各种要素，但是，这些要素不受这些术语限制。这些术语仅用于区分一个要素与另一个要素。例如， 在不脱离本发明的范围的情况下，可以将第一要素称为第二要素，相似地， 也可以将第二要素称为第一要素。如这里使用的，术语"和/或"包括列出的一个或多个相关项目的任意组合和所有組合。
应该理解，当一个要素被称为"连接到"或"耦合到"另一个要素时，该要 素可以被直接连接或耦合到另一个要素，或者，可以出现中间要素。相反， 当 一个要素被称为"直接连接到"或"直接耦合到"另 一个要素时，则不出现中间要素。应该以同样方式理解用于描述要素之间关系的其他词(例如，"之间" 与"直接之间(directly between)","相邻"与"直接相邻"等)。
这里使用的术语是出于描述具体实施例的目的，而不是要对本发明进行 限制。如这里使用的，单数形式"一"、"一个"和"所述"是要也包括复数形式， 除非上下文另外清楚说明。还应该理解，术语"包括"规定了出现所说明的特征、整数、步骤、操作、要素和/或部件，但不排除出现或添加一个或多个其 他特征、整数、步骤、操作、要素、部件和/或它们的组合。
除非另外定义,
明所属领域的一般技术人员的普遍理解相同的含义。还应该理解，术语，如 在普遍使用的字典中定义的那些术语，应该被理解为具有与这些术语在相关 技术的上下文中的含义一致的含义，而不应该:帔理想化或过度形式化地理解， 除非这里明确地这样进行定义。
1图5和6示出了按照本发明的说明性实施例的，对多层单元(MLC)编程 的方法。更具体地说，图5和6示出了对耦合到共同选#^的字线和各自的位 线的MLC进ff编程的方法。MLC具有与至少一个先前页对应的先前状态， 并且，另一页的数据被写入具有先前状态的mlc。
参照图5，已经被写入两页的mlc中的每一个具有代表各个阈值电压分 布的四个先前状态PS1到PS4之一。在下文中，阈值电压分布可以简单地用 阈值电压代表。较小的索引标记代表较高的阈值电压分布，因此，先前状态 PS1表示具有最高阈值电压分布的MLC的状态。先前状态PS4表示保留^妇察 -除的MLC的状态，并因此具有最低阈值电压分布。先前状态PS1、 PS2、 PS3 和PS4分别对应于"00"、 "10"、 "0r和"ll",它们是写入mlc中的2位数据。
如图5所示，从最高阈值电压的状态Sl到最低阈值电压的状态S7，将 具有按照第一页和第二页的先前状态psi到PS4的MLC，顺序编程到状态Sl到S7。
开始，对于具有最高阈值电压的先前状态PS1的MLC,对两个状态Sl 和S2进行编程。更具体地说，对应于第三页的位值"O"的状态Sl被编程并且 被验证，然后，对应于第三页的位值"l，，的状态S2被编程并且被验证。
在完成-验证状态S1和S2之后，以同样方式，对于具有先前状态PS之的 MLC，对接下来的两个状态S3和S4进行编程。
这样，以两个状态为组，从先前状态PS1到PS4,对七个状态Sl到S7 进行编程。状态S8保留被擦除状态(即，根本没有被编程)，并且实质上与先 前状态PS4相同。
状态S1到S8分别代表与3位数据"000"、 "100"、 "010"、 "110"、 "001"、"ior，、 "oir，和"iir，对应的mlc的八个阈值电压分布。
参照图6，已经-波写入三页的MLC中的每一个具有代表各个阈值电压分 布的八个先前状态的PS1到PS8之一。在如图5所示第三页被编程之后，在 如图6所示对第四页编程之前，八个状态Sl到S8实质上与八个先前状态PS1到PS8相同。较小的索引标记代表较高的阈值电压分布，因此，先前状态PS1
表示具有最高阈值电压分布的MLC的状态。先前状态PS8表示保留4皮擦除 的MLC的状态，并因此具有最低阈值电压分布。先前状态PS1、 PS2、 PS3、 PS4、 PS5、 PS6、 PS7和PS8分別对应于"000"、 "100"、 "010"、 "110"、 "001"、
"ior、 "oir，和"iir，，它们是已经写入MLC的3位数据。
如图6所示，从具有最高阈值电压的状态Sl到具有最低阈值电压的状态 S15，将具有按照第一页、第二页和第三页的先前状态PS1到PS8的MLC， 顺序编程到状态Sl到S15。
如参照图5描述的，对于具有最高阈值电压的先前状态PS1的MLC，对 两个状态Sl和S2进行编程。在完成状态Sl和S2的验证之后，对于具有先 前状态PS2的MLC，对接下来的两个状态S3和S4进行编程。
这样，从先前状态PS1到PS8，对十五个状态Sl到S15依每次两个状 态的方式进行编程。状态S16保留被擦除状态(即，根本没有被编程)，并且， 实质上与先前状态PS8相同。
状态Sl到S16分别代表与4位数据"0000"、 "1000"、 "0100"、 "1100"、
"ooio"、 "ioio"、 "oiio"、 "iiio"、 "ooor，、 "iooi"、 "oior，、 "iior、 "ooii"、 "ioir，、 "oiir和"iiir，对应的mlc的十六个阈值电压分布。
尽管参照图5和图6,描述了将3位数据和4位数据逐页编程到每个MLC 中，但是，本领域技术人员应该理解，按照本发明的说明性实施例，利用对 MLC编程的方法，可以对任意N位数据进行编程。
图7为示出了按照本发明的说明性实施例的，对MLC进行编程的方法 的流程图。更具体地说，图7示出了对共同耦合到选择的字线并且分别耦合 到位线的MLC进行编程的方法，使得一页被写入具有与至少一个先前页对应 的先前状态的MLC中。
装入对应于一页(第N页)的数据(步骤SPllO)，并且，根据MLC的先前
状态以及对应于一页的已经装入的数据的每一位("o"或"r，)，从具有最高阈值
电压的状态到具有最低阈值电压的状态，顺序对MLC进行编程。
为了从具有最高阈值电压的状态到具有最低阚值电压的状态对mlc进
行编程，通过对选择的字线施加读电压，读取先前状态PS(K)(步骤SP120)。 根据与读电压对应的一个先前状态，对两个状态S(2M)和S(2k)进行编程(步 骤SP130)。
通过减小读电压，对于每个减小的读电压，重复进4于读耳又先前状态PS(K)，并且根据一个先前状态PS(K)对两个状态S(2、l)和S(2"进行编程(步 骤SP140和SP145)。更具体地说，当确定K不等于N-1时，使K递增一(步 骤SP145),并且重复步骤SP120到SP140。
图8为示出了按照本发明的说明性实施例的，图7中的验证和编程处理 的流程图。更具体地说，以下参照图8，详细描述根据图7的一个先前状态 PS(K)，对两个状态S(2、l)和S(2k)进行编程的操作(步骤SP 130)。
参照图8，对与装入数据的每一位的第一逻辑值(例如，逻辑低"0")对应 的第一状态S(2k-1)进行编程和验证，直到完成对第一状态S(2、l)的验证为止 (步骤SP131)。然后，在完成对第一状态S(2、l)的验证之后，对与装入数据的 每一位的第二逻辑值(例如，逻辑高"l")对应的第二状态S(2k)进行编程和验 证。与第二状态S(2"对应的MLC具有比与第一状态S(2、l)对应的MLC低 的阈4直电压。
例如，第一逻辑值可以对应于逻辑低"O"，而第二逻辑值可以对应于逻辑 高"1"。在将第三页写入具有代表前两页的先前状态的MLC中的情况下，按 照MLC的先前状态以及每位装入数据，将"000"、 "100"、 "010"、 "110"、 "001"、"101"、 "oir和"iir，顺序编程到MLC中，其中，"ooo，，表示具有最高阈值电 压的状态，而"iir，表示具有最低阈值电压的状态，它是没有被编程并且保持 被擦除的状态。
在下文中，对按照本发明的示例实施例的，用于4丸行对MLC编程的方法的非易失性存储器件进行描述。
图9为示出了按照本发明的说明性实施例的非易失性存储器件的框图， 并且，图10为示出了图9的非易失性存储器件中的存储单元阵列和页緩冲器 块的框图。
参照图9,非易失性存储器件100包括存储单元阵列110、页緩沖器块 120和行选择电^各140。例如，参照图10,存储单元阵列110a可以包括沿列 方向延伸的多个NAND串。每个NAND串包括串联耦合在串选择晶体管SST 与接地选择晶体管GST之间的多个存储单元M1， M2， ...， Mm。属于不同 NAND串的存储单元共同耦合到字线WL1， WL2, WLm中的一条。
通过串选择线SSL、接地选择线GSL和字线WL1， WL2， ...WLm,行 选择电路140被连接到存储单元阵列110。在编程操作期间，行选择电路140
响应于行地址信号,给选择的字线施加编程电压，并且给未选择的字线施加 通过电压。
页缓冲器块120通过位线BL1， BL2， ...， BLn，连接到存储单元阵列 110。参照图10，页緩沖器阵列块120a包括多个页緩沖器130,每个页緩冲 器130可以被耦合到一对位线，即偶数位线BLe和奇数位线BLo。对应于单 页的位线对于由列选4奪电路(未示出)产生的列地址信号进4亍响应。通过响应于 选择信号BSL1和BSL2进行工作的晶体管Sl和S2,可以交替选择耦合到偶 数位线BLe或奇数位线BLo的一页的存储单元。非易失性存储器件100的控 制器(未示出)对用于编程的电压以及存储单元阵列110、行选择电路140和页 緩冲器块120的操作时序进行控制。
非易失性存储器件对存储单元(即MLC)进行编程，使得一页被写入已经 处在与至少一个先前页对应的先前状态的MLC中。
行选择电路140将顺序减小的读电压施加到选择的字线上，以读取MLC 的先前状态，并且，将顺序减小的验证电压施加到选择的字线上，以便从最 高阈值电压的状态到最低阈值电压的状态，顺序对MLC的状态进行编程。页 緩冲器块120装入与一页对应的数据，并且根据每个先前状态以及装入的数 据的每一位，对位线电压进行控制。以下对页緩沖器块120的操作和配置进 4亍更i羊细的4苗述。
图11示出了在图9的非易失性存储器件的编程操作中的读电压和验证电压。
作为一个例子，图11示出了与验证电压VI到V7有关的读电压VRD1 到VRD3,用于按照第一和第二页，将第三页编程到已经处在先前状态的MLC 中。
将顺序减小的读电压VRD1 、 VRD2和VRD3施加于选择的字线，用于 读取与已经写入MLC中的两页对应的先前状态PS1、 PS2和PS3。将顺序减 小的验证电压VI到V7施加于选择的字线，用于验证与三页对应的状态Sl 到S7。
更具体地说，在第一读电压VRD1之后和在第二读电压VRD2之前，将 第一验证电压VI和第二验证电压V2施加于选择的字线。根据先前状态中的 每一个，对第一状态和第二状态进行编程。第一验ii电压VI用于验证根据 先前状态PS1对第一状态Sl的编程，第二验证电压V2用于验证根据先前状态PS1对第二状态S2进行的编程。这样，第三—睑证电压V3和第四-睑证电压
V4分别用于验证根据先前状态PS2对另 一个第一状态S3和另 一个第二状态 S4进行的编程。
尽管给选择的字线重复施加字线编程电压和验证电压直到完成验证每个 状态为止，但是，图11中没有示出字线编程电压。与传统方法中一样，可以 将递增步长脉沖(ISP)用于字线编程电压。无论何时当由于字线电压的电平不 足以将MLC编程到期望的阈值电压而导致重复验证时，都使ISP的电平增加。 由于非易失性存储器件从最高阔值电压到最低阈值电压顺序对各状态进行编 程，因此当被编程到MLC中的阈值电压相对低时，可以使ISP的初始电平降 低。因此，可以防止已经编程的MLC被用于编程其他MLC的字线编程电压 再次编程(over programmed)。
图11中不包括验证电压V6与V7之间的读电压VRD4。与读电压VRD4 对应的先前状态为没有被编程的擦除状态，它具有负阈值电压。仅有一个状 态是由验证电压V7根据保留擦除的先前状态编程的，因此不需要示出读电 压VRD4和'验i正电压V8。
图12为示出了按照本发明的说明性实施例的页缓沖器的框图。更具体地 说，图10的页缓沖器块120a中的每个页緩冲器130都可以具有相同的配置， 因此，图12中示出了耦合到一条位线BL的一个页緩冲器130。
参照图12,页緩沖器130包括第一锁存器131、第二锁存器132和控制 电路各133。
Latch-A或第 一锁存器131在第 一 节点NA存储装入数据的每一位，第一 节点NA为第一锁存器131的存储节点(例如，如图13中示出的)。Latch-B或 第二锁存器132在第二节点NB存储对应的MLC的先前状态，第二节点NB 为第二锁存器132的存储节点(例如，如图13中示出的)。第一锁存器131还 包括反节点NAl,具有与第一节点NA相反的逻辑值。同样，第二锁存器132 还包括反节点NB1，具有与第二节点NB相反的逻辑值。第一和第二锁存器 131和132中的每一个都可以包括两个交叉耦合的反相器，并且可以用时钟 同步反相器锁存器(docked inverter latch)实现，时钟同步反相器锁存器响应于 时钟而净皮置位和复位。
控制电路133被配置为，根据第一和第二节点NA和NB的逻辑值控制 位线电压。以下将参照图13到图18，对控制电路133的示例性配置和操作进行描述。
页缓沖器130通过感测节点SN耦合到位线BL。晶体管BCT可以耦合 在位线BL与页緩沖器130之间。晶体管BCT响应于位线钳位信号(bitline clamp signal)BLCMP工作，从而控制位线BL与页缓冲器130之间的连接时 序。晶体管PRT可以被耦合到感测节点SN,使得晶体管PRT响应于预充电 信号PRE而工作，从而用预充电电压VP控制对位线BL预充电的时序。
图13为示出了按照本发明的说明性实施例的图12的页緩沖器的配置的电路图。
参照图13,第一锁存器131和第二锁存器132可以包括两个交叉耦合的锁存器。如图13所示，图12中的控制电路133可以分为第一控制单元133a、 第二控制单元133b和第三控制单元133c。
第一控制单元133a执行位线电压施加操作。当第二节点NB具有逻辑低时，第一控制单元133a将位线BL电连接到第一节点NA,使得编程允许电 压被施加到位线BL。
编程允许电压代表具有使耦合到位线的MLC能够被编程的电平的位线 电压。例如，编程允许电压可以是与第一节点NA的逻辑低对应的地电压(OV)。 相反，编程禁止电压代表具有通过升压效应(boosting effect)防止耦合到位线的 MLC被编程的电平的位线电压。例如，编程禁止电压可以是与第一节点NA 的逻辑高对应的电源电压VCC 。
如以上讨论的，根据一个先前状态，对两个状态例如第一状态和第二状 态进行编程。第一控制单元133a还进行锁存器状态转换操作。更具体地说， 在完成对与第一节点NA的逻辑低对应的第一状态的验证之后，并且在对与 第一节点NA的逻辑高对应的第二状态编程之前，才艮据第二节点NB的逻辑 值，第一控制单元133a将第一节点NA的逻辑高转换为逻辑低。
为了进行位线电压施加操作和锁存器状态转换操作，第一控制单元133a 可以包括第一开关ST1、第二开关ST2和第一晶体管NT1。第一开关ST1耦 合在感测节点SN与第一节点NA之间。第二开关ST2耦合在感测节点SN与 第二节点NB之间。第一晶体管NT1串联耦合到在感测节点SN与第一节点 NA之间的第一开关ST1,并且，第一晶体管NT1的栅极耦合到第二锁存器 132的反节，表(inversion node)NB 1 。
第二控制单元133b进行先前状态读取操作。当对应的MLC的阈值电压 高于施加到选择的字线上的读电压时，第二控制单元133b将第二节点NB设置为逻辑低。
为了进行先前状态读取:操作，第二控制单元133b可以包括第三开关ST3 和第二晶体管NT2。第三开关ST3耦合在第二节点NB与接地电极之间。第 二晶体管NT2串联耦合到在第二节点NB与接地电4及之间的第三开关ST3， 并且，第二晶体管NT2的栅极电极耦合到感测节点SN。第二控制单元133b 还可以包括耦合在第二锁存器132的反节点NB1与接地电极之间的第四开关 ST4，用以将第二节点NB初始设置为逻辑高。
第三控制单元133c进行验证搡作。当对应的MLC的阈值电压高于施加 到选择的字线上的验证电压时，第三控制单元133c将第一节点NA设置为逻 辑高。
为了进行验证操作，第三控制单元133c可以包括第五开关ST5和第三 晶体管NT3。第五开关ST5耦合在第一锁存器131的反节点NA1与接地电极 之间。第三晶体管NT3串联耦合到在第一锁存器的反节点NA1与接地电极 之间的第五开关ST5，并且，第三晶体管NT3的栅极电极耦合到感测节点SN。
第三控制单元133c还可以包括开关DTl和DT2，以进行数据装入操作。 开关DT1与DT2响应于输入/输出控制信号DIO而工作，从而在第一节点NA 存储通过数据输入/输出线DL和DL/提供的数据的每一位。如图13所示，该 数据可以按照差动信号的形式提供，或者，可以按照单端信号(single-ended signal)的形式提供。
开关ST1到ST5可以分别由时序控制信号CRT1到CRT5操作，时序控 制信号CRT1到CRT5是从另一个电路例如非易失性存储器件的控制器提供 的。晶体管NT1、 NT2和NT3以及开关ST1到ST5可以用金属氧化物半导 体(MOS)晶体管实现，更具体地说，可以用N型MOS晶体管实现。
在下文中，将参照图14到图18,对图13中的页緩沖器130a的操作进 行描述。
图14为示出了按照本发明的说明性实施例的图13的页緩沖器中的数据 装入操作和初始设置操作的电路图。
在数据装入操作中，启用输入/输出控制信号DIO,从而使晶体管DT1 与DT2导通。通过第 一路径PTH1存储数据输入/输出线DL与DL/上的数据 的每一位。当位对应于"0"时，可以在第一节点NA存储逻辑低，并且，当位对应于"l"时，可以在第一节点NA存储逻辑高。第一节点NA的反逻辑值存 储在第一锁存器131的反节点NA1。
在初始设置操作中，启用时序控制信号CRT4,从而使第四开关ST4导 通。通过第二路径PTH2，第二锁存器的反节点NB1被设置为逻辑低，并且 因此第二节点NB纟皮设置为逻辑高。这样，在进行顺序编程之前，可以将对 应于一页的所有MLC的第二节点NB初始设置为逻辑高。
图15为示出了按照本发明的说明性实施例的图13的页緩冲器中的先前 状态读取操作的电路图。
在先前状态读取操作中，给选择的字线施加读电压。由于如果MLC的 阈值电压高于读电压则MLC关断，因此位线BL的电压保持预充电电压(例 如，逻辑高)。相反，由于如果MLC的阈值电压低于读电压则MLC导通，因 此位线BL的电压变为基本上等于图10的公共源极线CSL的电压(例如，逻 辑低)。
分别启用位线钳位信号BLCMP和时序控制信号CRT3,从而使晶体管 BCT和第三开关ST3导通。因此，通过第三路径PTH3将位线BL的电压施 加到第二晶体管NT2的栅极上。
当位线BL的电压为逻辑高时，第二晶体管NT2通过第四路径PTH4导 通，并且第二节点NB被置为逻辑低。当位线BL的电压为逻辑低时，第二晶 体管NT2关断，由于第四路径PTH4断开，因此第二节点NB保持其逻辑值。
因此，当MLC的阈值电压高于读电压时，第二节点NB被设置为逻辑低， 而当MLC的阚值电压低于读电压时，第二节点NB保持其逻辑值。
图16为示出了按照本发明的说明性实施例的图13的页緩沖器中的验证 操作的电路图。
在验证操作中，给选4奪的字线施加验证电压。由于如果MLC的阈值电 压高于验"^正电压则MLC关断，因此位线BL的电压保持预充电电压(例如， 逻辑高)。相反，由于如果MLC的阈值电压低于验证电压则MLC导通，因此 位线BL的电压变为基本上等于图10的公共源极线CSL的电压(例如，逻辑 低)。
分别启用位线钳位信号BLCMP和时序控制信号CRT5，从而使晶体管 BCT与第五开关ST5导通。因此，通过第五路径PTH5将位线BL的电压施 加于第三晶体管NT3的栅极。
当位线BL的电压为逻辑高时，第三晶体管NT3通过第六路径PTH6导 通，并且，反节点NA1被置为逻辑低。当位线BL的电压为逻辑低时，由于 第六路径PTH6断开，因此第三晶体管NT3关断，并且反节点NA1保持其逻 辑值。换句话说，当位线BL的电压为逻辑高时，第一锁存器131被置于逻 辑高，而当位线BL的电压为逻辑低时，第一锁存器131被置于逻辑低。
因此，当MLC的阈值电压高于验证电压时，第一节点NA被置于逻辑 高，当MLC的阈值电压低于验证电压时，第一节点NA保持其逻辑值。
图17为示出了按照本发明的说明性实施例的图13的页緩沖器中的位线 电压施加操作的电路图。
在位线电压施加操作中，分别启用位线钳位信号BLCMP和时序控制信 号CRT1，从而使晶体管BCT与第一开关ST1导通。通过第七路径PTH7将 第二锁存器132的反节点NB1的电压施加到第一晶体管NT1的栅极上。
当第二锁存器的反节点NB1为逻辑高时，即，当第二节点NB为逻辑低 时，第一晶体管NT1导通，因此将第一节点NA的电压施加于位线BL。如 果第一节点NA为逻辑低，则给位线BL施加编程允许电压(例如，接地电压， 0V),并且，耦合到位线BL的对应MLC被编程。相反，如果第一节点NA 为逻辑高，则给位线BL施加编程禁止电压(例如，电源电压VCC),并且， 防止耦合到位线BL的对应MLC被编程。
当第二锁存器的反节点NB1为逻辑低时，即当第二节点NB为逻辑高时， 第一晶体管NT1关断，因此位线BL保持预先充电的编程禁止电压。因此， 防止耦合到位线BL的对应MLC被编程。
如果第一和第二节点NA和NB均为逻辑低，则对耦合到位线BL的对 应MLC进行编程。如果第一和第二节点NA和KB中至少有一个为逻辑高， 则防止耦合到位线BL的对应MLC被编程。
图18为示出了按照本发明的说明性实施例的图13的页緩冲器中的锁存 器状态转换操作的电路图。
如以上参照图8描述的，在先前状态读取操作中，根据一个先前状态PS(K) 对两个状态S(2k、l)和S(2k)进行编程。对与装入数据的每一位的第一逻辑值(例 如，逻辑低"0")对应的第一状态S(2k、l)进行编程，然后，对与装入数据的每 一位的第二逻辑值(例如，逻辑高"l")对应的第二状态S(2k)进行编程。锁存器 状态转换操作代表在完成对第一状态S(2k、l)的编程之后，将第二节点NB的
逻辑低传送到第一节点NA，以便在对第一状态S(2k-1)进行的编程期间，对
与第一节点NA的逻辑高对应的第二状态S(2k)进行编程。
参照图18，在锁存器状态转换操作中，启用时序控制信号CRT2,使第 二开关ST2导通。通过第七路径PTH7将第二锁存器132的反节点NB1的电 压施加到第一晶体管NT1的栅才及。
当第二锁存器132的反节点NB1为逻辑高时，即当第二节点NB为逻辑 低时，第一晶体管NT1导通。因此，通过第九路径PTH9将第二节点NB的 逻辑低传送到第一节点NA。
应该从第二节点NB到第一节点NA单方向进行逻辑值传送。换言之， 第一节点NA的逻辑值不应当被传送到第二节点NB。例如，对于单方向传送， 第二锁存器132的当前吸收容量可以大于第一锁存器131的当前提供容量。 或者，可以在第一节点NA与地电极之间耦合晶体管，并且，将该晶体管的 栅极耦合到第二锁存器132的反节点NB1。
当第二锁存器132的反节点NB1为逻辑低时，即当第二节点NB为逻辑 高时，第一晶体管NT1关断。因此，由于第九路径PTH9断开，因而第一节 点NA保持其逻辑值。
当第二节点NB为逻辑高时，进行锁存器状态转换操作。因此，对于具 有比当前编程的先前状态低的阈值电压的先前状态的MLC,第一节点NA保 持其逻辑值。
编程的方法。
对于与当前编程有关的先前状态PSl,图19中示出了在每次操作中第一 节点NA、第二节点NB以及位线BL的逻辑值H和L。在当前编程期间，先 前状态PS2、 PS3和PS4保持未充电状态。
参照图19，在先前状态PS1到PS4当中，才艮据具有最高阈值电压的先前 状态PS1顺序对第一状态Sl和第二状态S2进行编程。第一状态不^f又代表状 态S1，而且代表与装入数据的"O，，(或"L")对应的状态。这样，第二状态S2代 表与装入数据的"1 "(或"H")对应的状态。
例如，按照图14的数据装入操作和初始设置操作，根据装入数据的每一 位，将页缓冲器的第一节点NA设置为L或H，并且将所有第二节点初始设 置为H(步骤SP210)。按照先前状态读取操作，当给选4奪的字线施加读电压VRD1时，与先前状态PS1的MLC对应的第二节点NB被设置为L(步骤 SP220a)。例如，按照图16的验证操作以及图17的位线电压施加操作，重复 对第一状态Sl进行编程和验证，直到完成对第一状态Sl的验证为止(步骤 SP231a)。
如以上讨论的，如果第一和第二节点NA和NB都为逻辑低L，则给位 线BL施加编程允许电压。否则，给位线BL施加编程禁止电压。在重复进行 编程和验证的过程中，可以在完成对慢速单元(slowcell)的-验证之前，完成对 快速单元(fast cell)的验证。当对第一状态Sl的编程结束时，在第二节点NB 具有L的页緩冲器的第一节点NA被设置为H。
针对与一页对应的所有页緩沖器进行验证操作。因此，针对与一页对应 的所有页緩冲器，通过确认是否第二节点NB为H或者是否第二节点NB为 L并且第一节点NA为H,可以完成对第一状态Sl的-验-江。
按照图18的锁存器状态转换操作，将在第二节点NB具有L的页緩沖器 的第一节点NA设置为L(步骤SP232a)。即，第二节点NB的L被传送到第 一节点NA。对应于已经编程的状态S1的第一节点NA也被设置为L,但是， 通过后面对第二状态S2的验证操作，使第一节点NA恢复到H。按照图16 的验证操作和图17的位线电压施加操作，重复对第二状态S2进行编程和验 证，直到完成验证第二状态S2为止(步骤SP233a)。
对于已经编程的先前状态PS1以及与当前编程有关的先前状态PS2，图 20中示出了在每次操作中第 一节点NA、第二节点NB以及位线BL的逻辑值 H和L，同时，在当前编程期间，先前状态PS3和PS4保持未充电状态。
参照图20,根据具有紧接着先前状态PS1的阈值电压的先前状态PS2， 顺序对第一状态S3和第二状态S4进行编程。第一状态S3与装入数据的"0，，(或 "L")对应，并且，第二状态S4与装入数据的'T，(或"H")对应。
在图20中，后面将被编程的先前状态PS3和PS4的逻辑值与图19中的 逻辑值相同。先前状态PS1的已经编程的第一和第二状态也包括在图20中。
按照图15的先前状态读取操作，当给选择的字线施加读电压VRD2时， 与具有先前状态PS1和PS2的MLC对应的第二节点NB被设置为L(步骤 SP220b)。但是，对应于先前状态PS1的第一节点NA为H,因此，在对与先 前状态PS2对应的第一状态S3进行编程和验证期间，防止对应于先前状态 PS1的、已经^^编程到第一状态Sl或第二状态S2的MLC ^^皮编程(步骤SP231b)。
按照图18的锁存器状态转换操作，将在第二节点NB具有L的页缓沖器 的第一节点NA设置为L(步骤SP232b)。对应于已经编程的状态Sl、 S2和 S3的第一节点NA也被设置为L，但是，通过后面对第二状态S4的验证操作， 使第一节点NA恢复到H。因此，在对与先前状态PS2对应的第二状态S4进 行编程和验证期间，防止与已编程状态Sl 、 S2和S3对应的MLC被编程(步 骤SP233b)。
以与参照图19和图20描述的方式相同的方式，根据先前状态PS3对另 外的第一和第二状态S5和S6进行编程。根据对应于擦除状态的先前状态 PS4，对状态S7进行编程。由于对应于三位"lll"的状态S8和对应于两位"ll" 的先前状态PS4实质上与擦除状态相同，因此不需要对状态S8进行编程。
这样，按照从最高阈值电压到最低阈值电压的顺序，根据先前状态PS1、 PS2、 PS3和PS4，分别对第一状态S1、 S3、 S5和S7以及第二状态S2、 S4 和S6进行编程。
虽然这里描述了将第三页编程到已经写入了第 一页和第二页的MLC中， 但是，本领域技术人员应该理解，按照本发明的不同实施例，可以将任意数 量的页写入MLC。
如上所迷，按照说明性实施例，由于从最高阈值电压到最低阈值电压顺 序对MLC进行编程，因此防止了不必要的验证。因此，能够减少取决于写入 每个MLC的位的总编程时间。
此外，可以利用两个锁存器，将三位或更多位写入每个MLC。因此，通 过实现具有小尺寸的页緩冲器，可以减小存储器件的集成率(integrationrate)。
尽管已经参照示范实施例对本发明进行了描述，但是，对于本领域的技 术人员显而易见的是，在不脱离本发明的精神和范围的情况下，可以进行各 种改变和修改。因此，应该理解，上述实施例不是限制性的，而是说明性的。
权利要求
1.一种对多层单元(MLC)进行编程的方法，使得一页被写入具有与至少一个先前页对应的先前状态的MLC中，其中，所述MLC被共同耦合到选择的字线，并且被分别耦合到对应的位线，所述方法包括如下步骤装入对应于一页的数据；并且根据所述MLC的先前状态和装入的数据，从具有最高阈值电压的状态到具有最低阈值电压的状态，顺序对MLC的状态进行编程。
2. 如权利要求l所述的方法，其中，对所述MLC的状态进^f亍编程的步 骤包括通过对选择的字线施加读电压来读取一个先前状态； 根据与所述读电压对应的一个先前状态对两个状态进行编程；并且减小读电压，并且，通过施加减小的读电压重复读取所述一个先前状态， 并且，根据这一个先前状态对所述两个状态进行编程。
3. 如权利要求2所述的方法，其中，根据一个先前状态对两个状态进行 编程的步骤包括对与装入数据的每一位的第 一逻辑值对应的第 一状态进行编程和验证；并且在验证第一状态之后，对与装入数据的每一位的第二逻辑值对应的第二 状态进行编程和验证，所述第二状态对应于比所述第一状态低的阈值电压。
4. 如权利要求3所述的方法，其中，所述第一逻辑值对应于逻辑低，而 所述第二逻辑值对应于逻辑高。
5. 如权利要求l所述的方法，还包括如下步骤 将第 一锁存器和第二锁存器连接到每条位线，其中，装入对应于一页的数据的步骤包括，将数据的每一位存储在所述 第一锁存器中。
6. 如权利要求5所述的方法，其中，顺序对MLC的状态进行编程的步 骤包括通过给选择的字线施加读电压来读取一个先前状态，来将一个先前状态 存储在所述第二锁存器中；基于存储在所述第一锁存器中的第一值和存储在所述第二锁存器中的第 二值，根据与所述读电压对应的一个先前状态，对两个状态进行编程；并且 减小所述读电压，并通过施加减小的读电压重复将每个先前状态存储在 所述第二锁存器中，并且，对于每个减小的读电压，根据所述一个先前状态 来对所述两个状态进行编程。
7. 如权利要求6所述的方法，其中，根据所述一个先前状态对所述两个状态进行编程的步骤包括根据所述第二值对第一状态进行编程和验证，所述第一状态对应于所述 第一值的逻辑低；并且在验证所述第 一状态之后，根据所述第二值对第二状态进行编程和验证， 所述第二状态对应于所述第一值的逻辑高。
8. 如权利要求7所述的方法，其中，对所述第一状态进行编程和验证的 步骤包括施加对应于所述第一状态的第一验证电压，以验ii所述第一状态；并且 对所述位线施加编程允许电压，直到完成验证所述第一状态为止，从而 对所述第一状态进行编程，所述编程允许电压对应于所述第一值的逻辑低。
9. 如权利要求8所述的方法，其中，对所述第二状态进行编程和验证的 步骤包括根据所述第二值，将所述第 一值的逻辑高转换为逻辑低； 通过施加对应于所述第二状态的第二验证电压，验证所述第二状态；并且对所述位线施加所述编程允许电压，直到完成验证所述第二状态为止， 从而对所述第二状态进行编程，所述编程允许电压对应于所述第二值的逻辑低。
10. 如权利要求9所迷的方法，其中，验证所述第一和第二状态的步骤包括当完成验证所述第一和第二状态时，分别将所述第 一和第二锁存器设置 为還辑高。
11. 如权利要求6所述的方法，其中，将所述一个先前状态存储在所述 第二锁存器中的步骤包括当所述先前状态的阈值电压高于所述读电压时，将所述第二锁存器设置 为逻辑低；并且当所述先前状态的阈值电压低于所述读电压时，将所述第二锁存器设置 为遲辑高。
12. —种非易失性存储器件，具有多层单元(MLC)，所述MLC被编程， 使得一页被写入具有与至少一个先前页对应的先前状态的MLC中，所述非易 失性存储器件包括存储单元阵列，包括共同耦合到选择的字线并分别耦合到位线的MLC;行选择电路，其被配置为，将顺序减小的读电压施加到选择的字线，从 而读取MLC的先前状态，并且，将顺序减小的验证电压施加到选择的字线， 以便从具有最高阈值电压的状态到具有最低阈值电压的状态，顺序对MLC的 状态进行编程；以及页緩冲器块，其被配置为，装入与一页对应的数据，并且被配置为，根 据每个先前状态和装入数据的每一位，控制位线电压。
13. 如权利要求12所述的非易失性存储器件，其中，所述行选择电路还 被配置为，在施加第一读电压之后并且在施加第二读电压之前，通过顺序施 加第一验证电压和第二验证电压，进行验证操作，从而根据与所述第一读电 压对应的先前状态，验证被编程的第一状态和第二状态，其中，所述第二验 证电压低于所述第一验证电压，所述第二读电压低于所述第一读电压。
14. 如权利要求13所述的非易失性存储器件，其中，所述行选择电路还 被配置为，施加作为字线编程电压的递增步长脉冲(ISP)，当重复所述验证操 作时，ISP的电平增加。
15. 如权利要求14所述的非易失性存储器件，其中，所述行选择电路还 被配置为，当要被编程到MLC中的阈值电压相对低时，使ISP的初始电平减 小。
16. 如权利要求13所述的非易失性存储器件，其中，所述页缓冲器块包 括多个页緩冲器，每个页緩冲器包括第 一锁存器，其被配置为在第 一节点存储装入数据的每一位； 第二锁存器，其被配置为在第二节点存储每个先前状态；以及 控制电路，其被配置为，根据所述第一和第二节点的逻辑值，控制所述 位线电压。
17. 如权利要求16所述的非易失性存储器件，其中，与所述第一节点的 逻辑低对应的电压基本上等于通过感测节点施加到所述位线的编程允许电 压，并且，与所述第一节点的逻辑高对应的电压基本上等于给所述位线预充 电的编程禁止电压。
18. 如权利要求17所述的非易失性存储器件，其中，所述控制电路包括 第一控制单元，其被配置为，将所述位线电连接到所述第一节点，因此，当 所述第二节点为逻辑低时，给所述位线施加所述编程允许电压。
19. 如权利要求18所述的非易失性存储器件，其中，所述第一控制单元 被配置为，在完成对与所述第一节点的逻辑低对应的所述第一状态的验证之 后，并且在对与所述第一节点的逻辑高对应的所述第二状态的编程之前，根 据所述第二节点的逻辑值，将所述第一节点的逻辑高转换为逻辑低。
20. 如权利要求19所述的非易失性存储器件，其中，所述第一控制单元 包括第 一开关，耦合在所述感测节点与所述第 一节点之间； 第二开关，耦合在所述感测节点与所述第二节点之间；以及 第 一晶体管，串联耦合到在所述感测节点与所述第一节点之间的所述第 一开关，所述第一晶体管的栅电极耦合到所述第二锁存器的反节点。
21. 如权利要求17所述的非易失性存储器件，其中，所述控制电路包括 第二控制单元，其一皮配置为，当对应的MLC的阈值电压高于所述读电压时， 将所述第二节点设置为逻辑低。
22. 如权利要求21所述的非易失性存储器件，其中，所述第二控制单元 包括第三开关，耦合在所述第二节点与接地电极之间；以及 第二晶体管，串联耦合到在所述第二节点与所述接地电极之间的所述第 三开关，所述第二晶体管的栅电极耦合到所述感测节点。
23. 如权利要求22所述的非易失性存储器件，其中，所述第二控制单元 还包括第四开关，耦合在所述第二锁存器的反节点之间，用以将所述第二节点 初始设置为逻辑高。
24. 如权利要求17所述的非易失性存储器件，其中，所述控制电路包括 第三控制单元，其被配置为，当对应的MLC的阅值电压高于所述验证电压时， 将所述第 一 节点设置为逻辑高。
25. 如权利要求24所述的非易失性存储器件，其中，所述第三控制单元 .包括第五开关，耦合在所述第一锁存器的反节点与接地电极之间；以及 第三晶体管，串联耦合到在所述第 一锁存器的反节点与所述接地电极之 间的所述第五开关，所述第三晶体管的栅电极耦合到所述感测节点。.
全文摘要
非易失性存储器件具有多层单元(MLC)，该MLC被编程，使得一页被写入具有与至少一个先前页对应的先前状态的MLC中。非易失性存储器件包括存储单元阵列、行选择电路和页缓冲器块。存储单元阵列包括共同耦合到选择的字线并且分别耦合到位线的MLC。行选择电路将顺序减小的读电压施加到选择的字线，从而读取MLC的先前状态，并且，将顺序减小的验证电压施加到选择的字线，以便从具有最高阈值电压的状态到具有最低阈值电压的状态，顺序对MLC的状态进行编程。页缓冲器块装入与一页对应的数据，并且根据每个先前状态和装入数据的每一位控制位线电压。
文档编号G11C16/10GK101206923SQ20071019984
公开日2008年6月25日 申请日期2007年12月14日 优先权日2006年12月14日
发明者朴起台, 李永宅, 金奇南, 金杜坤 申请人:三星电子株式会社