专利名称：内置集成电路寻址的方法及用于执行该方法的装置的制作方法
技术领域：
0001本发明涉及用于内置集成电路(通常称为"I2C")寻址 的方法和装置以及系统；并且更特别地，涉及使用具有取代寻址输入/ 输出引脚的内部寻址寄存器的支持fC装置(I2C-capable device)来进 行^C寻址的方法和装置以及系统。
背景技术：
0002还被称作"I2C总线"或"内部IC总线"的内置集成电 路总线在二十世纪八十年代初发展成为用于在普通电路板上通信的简 单的、相对短距离的、相对低速的、低带宽总线。I2C总线是用于在至 少一个主设备和至少一个从设备之间串行传输数据的双向、两线总线。 这些数据包括按惯例通常使用7位的寻址数据。在7位地址中包括第8 位以告知接收节点读取(发送)或写入(接收)。
0003图1中示意性地示出了具有一个主节点12和三个从节点 14、 16和18的典型的I2C系统10。 I2C总线的两条线11和13分别包 括串行数据线(SDA)和串行时钟线(SCL)。电耦合到电压源(VDD) 19的上拉电阻15同样被提供用于信道访问。例如，将所述两条线11和 13中的任一条接地均构成逻辑低或零(0)，同时允许任一条线浮动构 成逻辑高或一 (1)。
0004然而，电耦合到fC总线的主装置和域从装置的数量主要 由可用寻址空间限制。例如，如果每个装置具有独有的7位地址识别码， 则可以有电耦合到1^总线的27个或128个独有并可辨识的装置。
0005支持fC装置和外围设备的激增和可用性导致了独特的支 持I2C装置的数量远超过可用地址的数量。即便将7位寻址协议扩展到 扩展后的IO位协议仍不能解决问题。
0006专用或保留一定数量的地址也是常见的。这种"保留的 地址"被留出，从而除非用于特定目的否则不能使用。因此，通过目前的PC系统，缺少全7位寻址范围(或扩展后的IO位寻址范围)。
0007电耦合到I2C总线的支持I2C装置或外围设备蓄意将其可 川输入/输出(I/O)引脚的相当大的(如果不是非常大的)部分专用于 装置寻址，从而进一步加剧充足地址空间的问题。参考图2，示出了具 有绝对专用于装置寻址的的五个1/0引脚(标记为AD0-AD4)的传统的 德州仪器电源设备(PSE) 20的示意图。
0008因此，期望提供用于内部配置支持fC装置或外围设备的 地址识别码的装置和方法，所述支持I2C装置或外围设备可以在不使用 寻址引脚的情况下电耦合到I2C总线。
发明内容
0009公开了一种在fC总线上使用的支持内置集成电路(支持 I2C)的装置。本发明的支持fC装置包括代替外部输入/输出(I/O)引脚 的集成的内部可配置的寻址寄存器。
0010还公开了支持fc装置的级联系统。级联系统将写入地址 识别码简化为大量的支持I2C装置的寻址寄存器。在级联中的以下每个 支持I2C装置的程序输入引脚被电耦合到前面的支持I2C装置的中断输出 引脚。通过这种配置，每个支持I2C装置的寻址寄存器均可以被访问并
且使用单个程序输入弓(脚编码。
0011还公开了支持fC装置的并联系统(parallel system)。并 联系统也提供简化的地址识别码给大量的支持I2C装置的寻址寄存器。 以下每个支持i2c装置的程序输入引脚使用多个选择线或单线串行接口 而电耦合到编程装置。不需要中断输出引脚。通过这种配置，每个支持 I2C装置的寻址寄存器均可以在不使用串行数据线(SDA)或串行时钟线 (SCL)的情况下被访问和编码。
0012还公开了用于将地址识别码写入级联和并联配置中的大 量支持I2C装置的寻址寄存器的方法。
0013图1示出了根据现有技术的内置集成电路装置和总线的示意0014图2示出了根据现有技术的具有专用于装置寻址的五个 引胆ll (标记为AD0-AD4)的传统的电源电子装置的示意0015图3示出了根据本发明的具有内部可配置的寻址寄存器 的支持I"C装置的示意0016图4示出了根据本发明的具有内部可配置的寻址寄存器 的支持I2C装置的级联配置的示意0017图5示出了根据本发明的图4的支持I2C装置的级联配置 的内部逻辑的示意0018图6示出了将地址识别码写入级联或并联配置中的每个 支持I2C装置的寻址寄存器的方法的流程0019图7示出了根据本发明的用于预置或修改支持fC装置的 地址识别码的时序图；以及
0020图8示出了根据本发明的具有内部可配置的寻址寄存器 的支持I2C装置的并联配置的示意图。
具体实施例方式
0021本申请要求2006年4月25日提交的US60〃45，550和2007 年2月13日提交的USll/706，079的优先权，这两个申请作为参考结合于此。
0022公开了可以在I2C总线上被电耦合并控制的集成电路(IC)、 装置、外围设备和系统(此后全部称作"支持lt装置")。更特别地， 公开了使用内部寻址寄存器代替输入/输出(I/O)引脚进行寻址的支持I2C 装置。
0023参考图3，示出了根据本发明的具有内部可配置的寻址 寄存器35的支持I2C装置30。虽然所示的支持I2C装置30被标记为PSE 装置并且寻址寄存器35被显示为7位寻址寄存器，但本发明并不构造 为限制于此。更特别地，寻址寄存器35可被用于容纳用于寻址的任意 数量的位并且支持I2C装置30不限于PSE。
0024本发明的支持I2C装置30包括用于将支持I2C装置30分 别电耦合到I2C总线45的串行数据线(SDA)线38和串行时钟线(SCL)线39的SDA引脚33和SCL引脚34。 SDA引脚33禾n SCL引脚34执行 与传统支持I2C装置的SDA和SCL引脚类似或基本类似的功能。电耦合 SDA线38和SCL线39的上拉电阻37还执行与传统的支持I2C装置的 上拉电阻类似或基本类似的功能。
0025寻址寄存器35是用于存储独有的预编程的地址识别码的 传统的寄存器，该地址识别码从I2C总线45上的任意其他支持I2C装置 中辨别每个支持fC装置30。寻址寄存器35用于提供标准的、易失性的 随机存取存储器(RAM)数据存储和/或非易失性的、可擦除的或电可擦 除的可编程只读存储器数据存储。这种类型的存储器包括但不限于 EPROM和E2PROM类型。本领域普通技术人员可以理解易失性RAM数 据存储要求在支持I2C装置每次关闭时对地址识别码编程和再次编程。 在本公开的其余部分中，将假设为非易失性数据存储。
0026对于具有非易失性数据存储的支持I2C装置30，在制造时， 支持I2C装置30具有独有的预置地址识别码的非易失性寻址寄存器35。 在寻址寄存器35中的预置地址识别码可以例如使用软件或硬件锁来锁定 以避免固定地址识别码在没有恰当授权的情况下被改变。然而，如在以 下进行的详细描述，支持I2C装置30的寻址寄存器35是可改变的。
0027支持I2C装置30还包括程序(输入)PROG引脚31，并
且选择性地，包括中断(输出)INT引脚32。 PROG引脚31用于访问
和/或用于编程支持fC装置30中的寻址寄存器35。结果，PROG引脚
31可以用于独有地识别(使用地址识别码)和/或修改支持I2C装置30
的地址识别码。更特别地，PROG引脚31运行为用于访问支持^C装
置30的寻址寄存器35和使能WRITE (写入)功能的芯片选择。通过
PROG引脚31访问寻址寄存器35以便修改支持I2C装置30的独有的
地址识别码可以发生在制造时和域制造后的任意时刻。
0028参考图5，每个支持I2C装置30a包括IC引擎(芯片)55、 锁定(LOCK)键位阅读器52、执行(DONE)位阅读器54和旁路(BYPASS) 位阅读器56。 IC芯片55电耦合到SDA 33a和SCL 34a并且被构造并排 布为在被主装置信号通知时执行支持I2C装置30a的功能。0029LOCK键位阅读器52避免了未授权用户在没有适当的授 权码的情况下写入寻址寄存器35a。根据图5所示的示例性的逻辑图， 当LOCK键位阅读器52输出电压或逻辑低(0)时，寻址寄存器35a 不能被解码或重新编码。然而，当LOCK键位阅读器52输出电压或逻 辑高(1)并且PROG引脚31a处于电压或逻辑低(0)吋，可以为了 修改包含在其中的地址识别码的目的而访问寻址寄存器35a，即寻址寄 存器35a被"解锁"。
0030DONE位阅读器54被集成到IC芯片55或由IC芯片55 控制。DONE位阅读器54的输出端被电耦合到多路复用器("MUX") 58的输入端。如在以下进行的详细描述，MUX 58用于选定或取消选 定支持I2C装置30a。
0031BYPASS位阅读器56也被集成到IC芯片55或由IC芯 片55控制。BYPASS位阅读器56用于锁定反馈到逻辑或(OR)门53 中的正常的中断逻辑输入。更特别地，如在以下进行的详细描述， BYPASS位阅读器56避免了当DONE位阅读器54选定或取消选定支 持I2C装置30a时输入到逻辑OR门53中的正常中断逻辑影响MUX 58 的输出。
0032如图4和5所示，例如支持I2C装置30可以被级联以用 于高端口计数应用。级联的支持I2C装置30便于预置寻址寄存器35a、 35b和35n中的地址识别码和/或修改多个级联的支持I2C装置30的地址 识别码。实际上，级联的排布还将访问寻址寄存器以修改包括在其中的 地址识别码需要的输入引脚的数量充分地减少到一个输入引脚。
0033在这种级联的排布40中，第一支持fC装置30a的PROG 引脚31a可以被电耦合到逻辑低(0)或电耦合到外部开关36。在级联排 布40中的后续支持I2C装置30的PROG引脚31b和31n被分别电耦合 到直接在前的支持I2C装置30a和30b的INT引脚32a和32b。
0034图6显示了使用单个PROG引脚31a预置或修改图4和 图5中三个级联的支持I2C装置30a、 30b和30n中的每一个的地址识别 码的示例性方法。初始化或预置地址识别码可以从第一支持I2C装置30a 继续进行到最后一个支持I2C装置30n，或者可替换地，初始化或预置地 址识别码可以被随机完成。为了清楚，所述方法将预置或修改识别码顺序说明。图7显示了用于预置或修改单个支持fC装置30的地址识别码 的吋序图。本领域普通技术人员可以理解所使用的逻辑门和逻辑装置仅 用于示例性目的。
0035首先，访问或解锁码可以被发送到IC芯片55，该IC芯 片55与电耦合到I2C总线45的每个支持I2C装置30a、 30b和30n (步 骤1)关联。访问或解锁码可以使用SDA线39和SCL线38而在I2C总 线45上传输，或者可替换地，可以使用PROG引脚31a传输。当适当的 支持I2C装置30a、 30b和30n被分别指定时，访问或解锁码(图中的 0110000)将全局解锁全部寻址寄存器35a、 35b和35n，使得被授权的用 户可写入独有的寻址寄存器35a、 35b和/或35c。虽然在示例中是全局访 问或解锁码，但是单个访问或解锁码可以被提供到级联中的每个支持I2C 装置30a、 30b和30n。然而，这么做将更加麻烦和耗时。
0036每个支持I2C装置30a、 30b和30n的LOCK键位阅读器 52被构造和排布以读取访问或解锁码或位。当LOCK键位阅读器52识 别访问或解锁码或位时，LOCK键位阅读器52还用于输出电压或逻辑高 (1)到例如同样电耦合到PROG引脚31a的逻辑与(AND)门51。如 果电耦合到PROG引脚31a的开关36关闭，则PROG弓l脚31a被驱动为 低(0)，结合从LOCK键位阅读器52输出的电压或逻辑高(1),使能 了寻址寄存器35a处的写入功能。
0037在第一寻址寄存器35a处使能写入功能之后或同时，全部 DONE位被清除并且BYPASS位被置位(步骤2)。
0038例如，DONE位阅读器54用于读取包括在访问或解锁码 或位中的DONE位并且用于输出电压或逻辑高(1)或低(0)到MUX 58。如果DONE位阅读器54输出电压或逻辑高(1)，则MUX 58选 定支持I2C装置30a。相反地，如果DONE位阅读器54输出电压或逻 辑低(0)，则MUX取消选定支持I2C装置30a。
0039BYPASS位阅读器56用于读取包括在访问或解锁码中的 BYPASS位并且用于输出电压或逻辑高(1)或低(0)到MUX58。当 BYPASS位阅读器56输出电压或逻辑高(1)时，第一支持I2C装置 30a被选定并且全部其他支持I2C装置30b和30n被取消选定。
0040之后，第一支持I2C装置30a的地址识别码被写入到第一
ii寻址寄存器35a并且第一支持I2C装置30a被促使接受并存储地址识别 码(步骤3)。最后，DONE位阅读器54读取终止(STOP)位。当STOP 位被接收时，DONE位寄存器54使LOCK键位阅读器52输出电压或 逻辑低(0)，从而将第一支持I2C装置30a的寻址寄存器35a返回为 只读(0)。
0041DONE位阅读器54还输出电压或逻辑低(0)到MUX 58， 从而偏置或关闭集成电路开关57的栅极，驱动或消耗INT引脚32a到 电压或逻辑低(0)。在这种状态下，第一支持fC装置30a被取消选 定并且下一个支持I"C装置30b被选定(步骤4)。
0042对第二支持I2C装置30b和在支持I2C装置30b之后的全 部支持I2C装置重复步骤3和4的处理。(步骤5)因此，在此情况下， 级联(或并联)的支持fC装置30的串(string)可以使用单个外部选 择逻辑来编程。
0043在最后一个支持I2C装置30n的寻址寄存器35n中的地址 识别码被设置以及DONE位被设置后，地址寄存器35a、 35b和35n中 的地址识别码可以被锁定(步骤6)。可替换地，当DONE位被每个 支持I2C装置30a接收时，DONE位阅读器54可以适于促使LOCK键 位阅读器52输出电压或逻辑低(0)以将单个寻址寄存器返回为只读 (0)模式。
0044作为级联排布40的替换，多个支持I2C装置30还可以并 联排布电耦合。例如，图8显示了说明了置为并联排布80的多个支持 I2C装置30a至30n的示例。这种排布80促使在支持I2C装置30a至 30n的寻址寄存器(未示出)中预置和/或修改地址识别码。
0045并联排布80中的每个支持I2C装置30a至30n的各自的 PROG引脚31 a至3In中的每个引脚电耦合到编程装置85的独有的I/O 引脚84。图8示出了将PROG引脚31a至31n电耦合到编程装置85 的独立的选择线82，可替换地，单个线串行接口还可以用来代替选择 线82。有利的是，使用单个线串行接口使得用户可选择具体的支持^C 装置进行寻址并且在不使用I2C总线45的情况下将地址识别码写入被 选择的支持I2C装置的寻址寄存器。并联排布80不需要INT输出引脚。
0046参考图7，示出了用于SDA线33a输入(SDA_I)和SDA线33a输出(SDA—0)的示例波形。同样示出了用于PROG弓|脚31a (PROG#l) 、 31b (PROG存2)禾卩31n (PROG存3)的波形。仅用于示 例性目的，PROG#l被驱动为电压或逻辑低(O)而PROG#2和PROG#3 被驱动为电压或逻辑高(1)。因此，PROG^和PROG存3仍处于只读
(0) 状态而PROG#l适于从READ (0)状态转变为WRITE (1)状 态。
0047除了当1C芯片55在例如t=2,t=3，t=4和t=5时刻发送确认 位ACK到^C主时以外，SDA_0 (输出)波形始终处于电压或逻辑高
(1) ，即无输出。如本领域所公知，确认位ACK被用于信号通知主 装置从装置已接收到之前的传输。
0048显示了相应于WRITE模式71在电压或逻辑高(1)初始 化的SDA—I (输入)波形。在时刻1=1， It主装置发送开始位70，随 后的是发送到每个支持I2C装置的通用或全局调用地址72，所述支持 I2C装置电耦合到由I2C主装置控制的I2C总线。虽然图7中所示的通 用或全局调用地址72是8位字节的，但是本领域普通技术人员同样可 以理解，在通用或全局调用地址72中的位数可以为8、 10或大于8或 IO的任意整数。同样，虽然通用或全局调用地址72可以被"全局"发
送到电耦合到fc总线的全部支持fc装置，但是可替换地，fc主装
置可以发送寻址到单个支持I2C装置或小于置于I2C总线上的全部支持 fC装置的调用地址72。
0049例如AO位73的通用或全局调用地址72中的至少一位是 READ/WRITE位。READ/WRITE位编写或使能每个支持I2C装置，或 可替换地，编写或使能用于WRITE操作的适当的支持I2C装置。
0050在t=2，在接收到通用或全局调用地址72后，至少一个 支持I2C装置经由SDA一O发送确认位ACK 74到I2C主装置。 一旦I2C 主装置接收ACK位74，则I2C主装置发送解锁码或位75。解锁码或 位75可以被发送到全部支持^C装置，或者可替换地，可以被发送到 一个支持I2C装置或少于全部的支持I2C装置。
0051LOCK键阅读器读取解锁码或位75，输出电压或逻辑高 (1)，从而使能寻址寄存器的WRITE (1)功能。
0052在1=3，解锁码或位75的接收由支持^C装置中的至少一个使用另一个ACK位76确认。 一旦I2C主装置接收ACK位76，则 I2C主装置发送特定的地址识别码77。特定的地址识别码77识别其地 址识别码被修改的独有的支持I2C装置。
0053在t=4，地址识别码77的接收由独有的支持I2C装置使用 另一个ACK位78确认。 一旦I2C主装置接收ACK位78，则I2C主装 置发送新的地址识别码79到独有的支持I2C装置，地址识别码79的接 收由独有的支持I"C装置使用ACK位80再次确认(在1=5)。
0054新的地址识别码79随后被写入独有的支持I2C装置的寻 址寄存器。I2C主装置之后发送STOP位81并且寻址处理可以在级联 或并联排布中的下一个或全部后续支持I2C装置中重复。
0055虽然本发明描述了使用SDA和SCL线进行寄存器寻址， 但还可以仅使用PROG引脚编程每个支持I2C装置，也就是说无需使 用SDA禾卩SCL线。
0056虽然本发明通过上述示例性的实施例加以描述，但本领域 普通技术人员将理解对所述实施例的修改和变化可以在不背离本发明 要求的范围的情况下进行。
权利要求
1. 一种将地址识别码写入寻址寄存器的方法，所述寻址寄存器集成在多个支持内置集成电路装置中的每一个中，每个所述支持内置集成电路装置具有程序输入引脚，所述方法包括(a)驱动、开关、选定或门控将地址识别码写入其寻址寄存器的独有的支持内置集成电路装置的所述程序输入引脚，从而使能该独有的支持内置集成电路装置；(b)将所述地址识别码写入所述独有的支持内置集成电路装置的所述寻址寄存器；(c)取消选定所述独有的支持内置集成电路装置的所述程序引脚；以及针对多个支持内置集成电路装置的每一个后续的支持内置集成电路装置，重复步骤(a)至(c)。
2. 根据权利要求1所述的方法，该方法还包括将所述多个支持内置集成电路装置中的每一个配置为并联排布；以及 使用单线串行接口或多条选择线将所述多个支持内置集成电路装置中 的每一个的所述程序输入引脚电耦合到编程装置， 其中步骤(a)至(c)由所述编程装置执行。
3. 根据权利要求2所述的方法，其中将所述地址识别码写入所述独 有的支持内置集成电路装置的寻址寄存器包括经由所述单线串行接口或所 述多条选择线发送解锁和写入码或位到所述独有的支持内置集成电路装置。
4. 根据权利要求1或2所述的方法，所述多个支持内置集成电路装 置中的每一个还具有中断输出引脚，所述方法还包括将所述多个支持内置集成电路装置中的每一个配置为级联排布；以及 将所述多个支持内置集成电路装置中的每一个的所述中断输出引脚与在所述级联排布1 &相邻的后续的支持内置集成电路装置的程序输入弓I脚电 賴i合。
5. 根据权利耍求4所述的方法，其中将所述地址识别码写入所述独 有的支持内置集成电路装置的寻址寄存器包括经由在所述级联排布中的第 支持内置集成电路装置的程序输入引脚发送解锁和写入码或位。
6. 根据权利要求1或2所述的方法，其中将所述地址识别码写入所 述独有的支持内置集成电路装置的寻址寄存器包括经由内置集成电路总线 的串行数据线和串行时钟线发送解锁和写入码或位。
7. 根据权利要求1或2所述的方法，其中驱动、开关、选定或门控 将地址识别码写入其寻址寄存器的独有的支持内置集成电路装置的所述程 序输入弓I脚包括发送解锁码或位以使能对所述寻址寄存器的写入操作。
8. 根据权利要求1或2所述的方法，其中取消选定所述独有的支持 内置集成电路装置的程序引脚包括以下步骤中的至少一个驱动、开关、选定或门控所述程序输入引脚以禁用所述独有的支持内 置集成电路装置；发送锁定码或位； 发送执行码或位；或 发送旁路码或位。
9. 一种用于将地址识别码写入多个支持内置集成电路装置的系统，所 述支持内置集成电路装置具有分别电耦合到内置集成电路总线的串行数据 线和串行时钟线的串行数据弓(脚和串行时钟弓I脚以及程序输入弓I脚，所述 系统包括第一支持内置集成电路装置，该第一支持内置集成电路装置具有操作 性地置于其中的集成的、内部可配置的寻址寄存器和程序输入引脚；以及 至少一个后续的支持内置集成电路装置，所述至少一个后续的支持内咒柒成电路装置中的每一个均具有操作性地置于其中的集成的、内部可配 究的寻址寄存器和程序输入引脚。
10. 根据权利耍求9所述的系统，其中所述第一支持内置集成电路装 贺的所述程序引脚和至少一个后续的支持内置集成电路装置中的每一个的 毎个程序弓I脚均电耦合到编程装置。
11. 根据权利要求io所述的系统，其中所述第一支持内置集成电路装置和所述至少一个后续的支持内置集成电路装置被构造和配置为并联从而 使所述第一支持内置集成电路装置的所述程序引脚和所述至少一个后续 的支持内置集成电路装置中的每一个的每个程序引脚均被电耦合到所述编程装置。
12. 根据权利要求11所述的系统，其中所述第一支持内置集成电路 装置的所述程序引脚和所述至少一个后续的支持内置集成电路装置中的每 一个的每个程序引脚均使用单线串行接口或多条选择线而电耦合到所述编 程装置。
13. 根据权利要求11所述的系统，其中所述第一支持内置集成电路 装置和所述至少一个支持内置集成电路装置中的每一个均被构造和配置为 级联配置从而使所述第一支持内置集成电路装置的所述程序引脚被电耦合到所述编程 装置；以及所述至少一个后续的支持内置集成电路装置中的每一个的每个程序引 脚均被电耦合到所述级联排布中的之前的支持内置集成电路装置的中断输 出引脚。
14. 根据权利要求13所述的系统，其中在所述级联排布中的每个所述支持内置集成电路装置包括执行位阅读器和旁路位阅读器，用于选定和収消选定所述多个支持内置集成电路装置中哪一个使其寻址寄存器中的地 址识别码修改。
15. 根据权利耍求13所述的系统，其中在所述级联排布中电耦合的 所述多个支持内置集成电路装置中的每一个的寻址寄存器中的所述地址识 别码通过单个程序输入弓I脚而可访问并且可编程。
16. —种支持内置集成电路装置，该装置具有分别电耦合到内置集成 屯路总线的串行数据线和串行时钟线的串行数据引脚和串行时钟引脚， 所述装置包括具有可修改的地址识别码的内部可配置的寻址寄存器。
全文摘要
公开了一种在内置集成电路总线上使用的支持内置集成电路装置(30)。所述支持内置集成电路装置包括替代外部引脚(33)的集成的、内部可配置的寻址寄存器(35)。还公开了用于更简单寻址的支持内置集成电路装置的级联系统以及用于将地址识别码写入级联的、支持内置集成电路装置的寻址寄存器的方法。
文档编号G11C8/00GK101432674SQ200780014884
公开日2009年5月13日 申请日期2007年4月25日 优先权日2006年4月25日
发明者B·J·梅尔, J·皮卡德 申请人:德克萨斯仪器股份有限公司