具有soi结构的晶体管及电容器且非易失地存储数据的半导体装置的制作方法

专利名称：具有soi结构的晶体管及电容器且非易失地存储数据的半导体装置的制作方法
技术领域：
本发明涉及半导体装置，特别涉及使用形成在SOI (Silicon on Insulator)衬底上的晶体管等的非易失地存储数据的半导体装置。
背景技术：
通过在浮置栅极(floating gate)中注入电子或抽出电子从而存储信 息的半导体装置、例如闪存(flash memory)正在被开发。在闪存中， 伊H口,通常的CMOS ( Complementary Metal Oxide Semiconductor)工艺 步骤中，需要增加用于形成浮置栅极的工艺步骤。为了不需增加工艺步骤，例如，在Jaroslav Raszka et al./'Embedded Flash Memory for Security Applications in a 0.13 pm CMOS Logic Process，，,ISSCC 2004, SESSION2, NON-VOLATILE MEMORY,正EE, 2004 (非专利文献1)中，公开了如下的非易失性存储单元包括在N 型阱上形成的P沟道MOS晶体管和在N型阱上形成的两个电容器的计 三个的元件，且各元件由STI (Shallow Trench Isolation)绝缘隔离。在 该非易失性存储单元中，P沟道MOS晶体管的栅电极和两个电容器的 连结节点(coupling node)相当于浮置栅极。但是，在如非专利文献1记载的非易失性存储单元那样采用大块衬 底(bulk substrate )的结构中，需要利用STI将形成有三个元件的N型 阱绝缘隔离，并且，分别控制施加到N型阱的电压。由此，存在单元尺 寸变大而不能够实现大容量化的问题。发明内容本发明的目的在于提供一种非易失地存储数据且防止工艺步骤数 量的增加、并且能够实现小型化的半导体装置。简要地说，在本发明的半导体装置中，SOI结构的第一晶体管具有 源极区域、漏极区域、位于源极区域以及漏极区域间的体区域、位于体 区域上方的栅电极。SOI结构的第一电容器具有与第一晶体管的栅电极电连接的第一端子和第二端子。半导体装置根据在将第一晶体管的栅电 极和第一电容器的第一端子电连接的第一节点上所积累的载流子，非易 失地存储数椐。根据本发明，第一晶体管和第一电容器都具有SOI结构。由此，能够不使单元尺寸变大并且独立地控制各元件的衬底电位。并且，根据在 将第一晶体管的栅电极和第一电容器的第一端子电连接的第一节点上所积累的栽流子，非易失地存储数据。由此，在通常的CMOS工艺步骤 中，不需追加用于形成浮置栅极的工艺步骤。因此，根据本发明，能够非易失地存储数据并防止工艺步骤数量的 增加、并且实现小型化。本发明的上述以及其他目的、特征、方面和优点将通过结合附图的 用于理解本发明的以下的详细说明来明确。


图1是示出本发明第一实施方式的半导体装置101的结构的电路图。图2是简略地示出本发明第一实施方式的半导体装置101的MOS 电容器C的结构的平面图。图3是示出图2的m-m截面的截面图。图4是简略地示出本发明第一实施方式的半导体装置101的N沟道 MOS晶体管TR的结构的平面图。图5是示出图4的V-V截面的截面图。图6是简略地示出本发明第一实施方式的半导体装置101的布局的图。图7是示出图6的VII-VII截面的截面图。 图8是示出图6的VIII-VIII截面的截面图。 图9是示出图6的IX-IX截面的截面图。 图IO是示出图6的X-X截面的截面图。图11是示出本发明第一实施方式的半导体装置101进行数据写入 时的动作的各电压控制线的电压波形图。图12是示出本发明第一实施方式的半导体装置101进行数据写入 时的各电压控制线上施加的程序脉冲电压的一例的图。图13是示出本发明笫一实施方式的半导体装置101进行数据擦除 时的动作的各电压控制线的电压波形图。图14是示出本发明第一实施方式的半导体装置101进行数据擦除 时的各电压控制线上施加的擦除脉沖电压的一例的图。图15是示出本发明第一实施方式的半导体装置101的存储单元的 阈值电压分布的图。图16是示出本发明第一实施方式的半导体装置101进行数据读取 时的动作的各电压控制线的电压波形图。图17A是示出本发明第二实施方式的半导体装置102的结构的电路图。图17B是示出N沟道MOS晶体管TR23的结构的图。 图18是简略地示出本发明第二实施方式的半导体装置102的布局 的图。图19是示出图18的XIX-XIX截面的截面图。图20是示出图18的XX-XX截面的截面图。图21是示出图18的XXI-XXI截面的截面图。图22是示出本发明第二实施方式的半导体装置102进行数据写入 时的动作的各电压控制线的电压波形图。图23是示出本发明第二实施方式的半导体装置102进行数据写入 时的各电压控制线上施加的程序脉冲电压的 一 例的图。图24是示出本发明第二实施方式的半导体装置102进行数据擦除 时的动作的各电压控制线的电压波形图。图25是示出本发明第二实施方式的半导体装置102进行数据擦除 时的各电压控制线上施加的擦除脉冲电压的一例的图。图26是示出本发明第二实施方式的半导体装置102进行数据读取 时的动作的各电压控制线的电压波形图。
具体实施方式
以下，使用附图来说明本发明的实施方式。并且，在图中相同或相 当的部分采用同一符号，并且不重复其说明。 第一实施方式 结构以及基本动作图1是示出本发明第一实施方式的半导体装置101的结构的电路 图。下面，将位线BL的延伸方向称为行方向，将字线WL的延伸方向 称为列方向。参考图1,半导体装置101具有矩阵状配置的多个存储单元；与 存储单元的行对应配置的多条字线BL和多条源极线SL;与存储单元的 列对应配置的多条字线WL和多条选择栅极线SG。在图1中，代表性 地示出了存储单元MCA、 MCB、 MCC、 MCD、 MCE、 MCF、源极线 SL0、 SL1、位线BL0、 BL1、字线WL0、 WL、WL2、和选择栅极线SG0、 SG1、 SG2。下面，有时将多个存储单元统称为存储单元MC，将多个位 线、源极线、字线、选择栅极线分别统称为位线BL、源极线SL、字线 WL、选择栅极线SG。存储单元MCA包括MOS电容器CA和N沟道MOS晶体管(绝缘 栅型场效应晶体管)TR1A、 TR2A、 TR3A。存储单元MCB包括MOS 电容器CB和N沟道MOS晶体管(绝缘栅型场效应晶体管)TR1B、TR2B、 TR3B。存储单元MCC包括MOS电容器CC和N沟道MOS晶体管(绝 缘栅型场效应晶体管)TR1C、 TR2C、 TR3C。存储单元MCD包括MOS 电容器CD和N沟道MOS晶体管(绝缘栅型场效应晶体管)TR1D、 TR2D、 TR3D。存储单元MCE包括MOS电容器CE和N沟道MOS晶 体管(绝缘栅型场效应晶体管)TR1E、 TR2E、 TR3E。存储单元MCF 包括MOS电容器CF和N沟道MOS晶体管(绝缘栅型场效应晶体管) TR1F、 TR2F、 TR3F。下面，有时将MOS电容器CA、 CB、 CC、 CD、 CE、 CF统称为 MOS电容器C。有时将N沟道MOS晶体管TR1A、TR1B、TR1C、TR1D、 TR1E、 TR1F统称为N沟道MOS晶体管TR1,将N沟道MOS晶体管 TR2A、 TR2B、 TR2C、 TR2D、 TR2E、 TR2F统称为N沟道MOS晶体 管TR2，将N沟道MOS晶体管TR3A、 TR3B、 TR3C、 TR3D、 TR3E、 TR3F统称为N沟道MOS晶体管TR3。此外，有时将N沟道MOS晶体 管TR1 ~ TR3统称为N沟道MOS晶体管TR。在存储单元MCA中，MOS电容器CA的栅电极连接到N沟道MOS 晶体管TR1A的栅电极，MOS电容器CA的漏极、源极以及主体(body) 连接到字线WL1。N沟道MOS晶体管TR1A的漏极连接到N沟道MOS 晶体管TR2A的源极，源极连接到N沟道MOS晶体管TR3A的漏极。N沟道MOS晶体管TR2A的漏极连接到位线BL0，栅极连接到选择栅 极线SG1。 N沟道MOS晶体管TR3A的源极连接到源极线SL0，栅极连 接到选择栅极线SG1。 MOS电容器CA的栅电极和N沟道MOS晶体管 TR1A的栅电极的连接点是相当于浮置栅极的浮置节点FGa。在存储单元MCB中，MOS电容器CB的栅电极连接到N沟道MOS 晶体管TR1B的栅电极，MOS电容器CB的漏极、源极以及主体连接到 字线WL1。 N沟道MOS晶体管TR1B的漏极连接到N沟道MOS晶体 管TR2B的源极，源极连接到N沟道MOS晶体管TR3B的漏极。N沟 道MOS晶体管TR2B的漏极连接到位线BL1,栅极连接到选择栅极线 SG1。 N沟道MOS晶体管TR3B的源极连接到源极线SLl，栅极连接到 选择栅极线SGl。MOS电容器CB的栅电极和N沟道MOS晶体管TR1B 的栅电极的连接点是相当于浮置栅极的浮置节点FGb。存储单元MCC的连接结构与将存储单元MCA的字线WL1置换为 字线WL0、将选择栅极线SGI置换为选择栅极线SGO后的内容相同。 存储单元MCE的连接结构与将存储单元MCA的字线WL1置换为字线 WL2、将选择栅极线SGI置换为选择栅极线SG2后的内容相同。存储 单元MCD的连接结构与将存储单元MCB的字线WLl置换为字线WLO、 将选择栅极线SGI置换为选择栅极线SGO后的内容相同。存储单元MCF 的连接结构与将存储单元MCB的字线WL1置换为字线WL2、将选择栅 极线SGI置换为选择栅极线SG2后的内容相同。下面，有时将浮置节 点FGa、 FGb、 FGc、 FGd、 FGe、 FGf统称为浮置节点FG。图2是简略地示出本发明第一实施方式的半导体装置101的MOS 电容器C的结构的平面图。图3是示出图2的m-m截面的截面图。图4是简略地示出本发明第一实施方式的半导体装置101的N沟道 MOS晶体管TR的结构的平面图。图5是示出图4的V-V截面的截面 图。参考图3以及图5, MOS电容器C和N沟道MOS晶体管TR具有 SOI结构。即，半导体装置101具有硅衬底7;形成在硅衬底7上的 作为绝缘膜的埋入氧化膜(Buried Oxide ) 6;在氧化膜6上形成的活性 层5。在活性层5中，形成MOS电容器C以及N沟道MOS晶体管TR 的半导体区域、STI ( Shallow Trench Isolation)隔离区域SP。此外，本发明第一实施方式的半导体装置101的MOS电容器C和N沟道MOS晶体管TR具有由STI隔离区域SP完全地将与各元件对应 的活性区域隔离的完全隔离型SOI结构。参考图2和图3， MOS电容器C具有P +型半导体区域l; N +型 半导体区域2; N +型半导体区域3; P型体区域4; 4册电极G1。 N +型 半导体区域2包括N +型半导体区域2A和N +型半导体区域2B。作为P型半导体区域的P型体区域4位于N +型半导体区域2和N +型半导体区域3之间，电连接到N +型半导体区域2和N +型半导体 区域3。更详细地，P +型半导体区域1与P型体区域4邻接。此外， MOS电容器C具有将P +型半导体区域1的表面、N +型半导体区域2 的表面、N +型半导体区域3的表面电连接的布线。由此，P型体区域4 通过P +型半导体区域1与N+型半导体区域2以及N +型半导体区域 3电连接。此外，栅电极G1在P型体区域4的上方隔着作为绝缘膜的 未图示的栅极氧化膜形成。在浮置节点FG的电位比字线WL的电位高的情况下，MOS电容器 C起到反转型电容器的作用。即，由于在P型体区域4形成N型沟道， 所以，在P型体区域4和栅电极G1之间产生电容。另一方面，在浮置 节点FG的电位比字线WL的电位低的情况下，MOS电容器C起到积累 型电容器的作用。即，由于在P型体区域4和栅电极G1之间产生电位 差，所以，在P型体区域4和栅电极G1之间产生电容。因此，对于MOS电容器C来说，能够与浮置节点FG的电位和字 线WL的电位的大小关系无关地始终起到电容器的作用。此外，对于半导体装置101来说，由FN ( Fowler-Nordheim)隧道 效应通过栅极氧化膜，将电子从P型体区域4注入到浮置节点FG,或 者向P型体区域4抽出，从而进行数据写入以及数据擦除。参考图4和图5,N沟道MOS晶体管TR具有N +型半导体区域U、 N +型半导体区域12、位于N +型半导体区域11以及12间的P型体区 域13、位于P型体区域13的上方的栅电极Gll。图6是简略地示出本发明第一实施方式的半导体装置101的布局 (layout)的图。在图6中，代表性地分别由虚线包围与存储单元MCA 以及MCB对应的区域。参考图6，半导体装置101具有N +型活性区域21和P +型活性区 域22。 N +型活性区域21和P +型活性区域22形成在所述活性层5上。位线BL0、 BL1、 BL2以及源极线SL0、 SL1、 SL2在行方向上设置 在金属布线层M2上。字线WLO、 WL1 、 WL2以及选择栅极线SGO、 SG1、 SG2在列方向上设置在比金属布线层M2更下层的金属布线层Ml上。 源极线SLO、 SL1、 SL2与位线BL0、 BL1、 BL2大致平行地配置。字线 WLO、 WL1、 WL2以及选择栅极线SGO、 SG1、 SG2与位线BL0、 BL1、 BL2大致垂直地配置。在存储单元MCA中，N沟道MOS晶体管TR1A对应于位线BLO 和字线WL1的交点配置。N沟道MOS晶体管TR2A和TR3A沿位线BLO 配置在N沟道MOS晶体管TR1A的两侧。电容器CA对应于源极线SLO 和字线WL1的交点配置。N沟道M0S晶体管TR1A以及电容器CA沿 字线WL1配置。在存储单元MCB中，N沟道MOS晶体管TR1B对应于位线BL1 和字线WL1的交点配置。N沟道MOS晶体管TR2B和TR3B沿位线BL1 配置在N沟道MOS晶体管TR1B的两侧。电容器CB对应于源极线SL1 和字线WL1的交点配置。N沟道MOS晶体管TR1B和电容器CB沿字 线WL1配置。存储单元MCC的各元件的配置与将存储单元MCA的字线WL1置 换为字线WLO、将选择栅极线SG1置换为选择栅极线SGO后的内容相 同。存储单元MCE的各元件的配置与将存储单元MCA的字线WL1置 换为字线WL2、将选择栅极线SG1置换为选择栅极线SG2后的内容相 同。存储单元MCD的各元件的配置与将存储单元MCB的字线WL1置 换为字线WLO、将选择栅极线SG1置换为选择栅极线SGO后的内容相 同。存储单元MCF的各元件的配置与将存储单元MCB的字线WL1置 换为字线WL2、将选择栅极线SG1置换为选择栅极线SG2后的内容相 同。图7是示出图6的VII-VII截面的截面图。图8是示出图6的VIII -vm截面的截面图。图9是示出图6的IX-IX截面的截面图。参考图7~图9,存储单元电容器CA具有P +型半导体区域31; N +型半导体区域32A; N +型半导体区域32B; N +型半导体区域33; 作为P型半导体区域的P型体区域34;由自对准硅化物(salicide)形 成的布线层MT。布线层MT形成在P +型半导体区域31、 N +型半导 体区域32八和忖+型半导体区域32B上。P +型半导体区域31、 N +型半导体区域32A、 N +型半导体区域 32B、N +型半导体区域33和P型体区域34分别与图2以及图3中所示 的P +型半导体区域1、 N +型半导体区域2A、 N +型半导体区域2B、 N +型半导体区域3和P型体区域4相对应。P +型半导体区域31与P型体区域34邻接。此外，P +型半导体区 域31的表面、N +型半导体区域32A的表面、N +型半导体区域32B的 表面由布线层MT电连接。并且，N +型半导体区域32A、 N +型半导体 区域32B、 N +型半导体区域33没有由STI隔离区域绝缘隔离，而是相 互接触。由此，P型体区域34通过P +型半导体区域31电连接到N十 型半导体区域32A、 N +型半导体区域32B和N +型半导体区域33。 N +型半导体区域32A和N +型半导体区域32B通过触点CT连接到字线 WL1。存储单元电容器CB与存储单元电容器CA共用P +型半导体区域 31、 N +型半导体区域32A、 N +型半导体区域32B、布线层MT。由于 其他的结构与存储单元电容器CA相同，所以，在此不重复详细的说明。图IO是示出图6的X-X截面的截面图。参考图10， N沟道M0S晶体管TR1A具有相当于漏极的N +型 半导体区域43;相当于主体的P型半导体区域44;相当于源极的N十 型半导体区域45;栅电极G42。 N沟道MOS晶体管TR2A具有相当 于漏极的N +型半导体区域41;相当于主体的P型半导体区域42;相 当于源极的N +型半导体区域43;栅电极G41 。 N沟道MOS晶体管TR3A 具有相当于漏极的N +型半导体区域45;相当于主体的P型半导体区 域46;相当于源银的N +型半导体区域47;栅电极G43。 N +型半导体 区域43由N沟道M0S晶体管TR1A和TR2A共有。N +型半导体区域 45由N沟道MOS晶体管TR1A和TR3A共有。N +型半导体区域41通过触点CT、金属布线层M1的布线以及通 孔VI连接到金属布线层M2的位线BL0。 N +型半导体区47通过触点 以及金属布线层M1的布线连接到金属布线层M1的源极线SL0。动作接下来，说明本发明的第一实施方式的半导体装置101进行数据写 入时的动作。下面，代表性地对存储单元MCA和MCB进行说明。图11是示出本发明第一实施方式的半导体装置101进行数据写入 时的动作的各电压控制线的电压波形图。在此，对存储单元MCB是数 据写入对象、存储单元MCA不是数据写入对象的情况进行说明。参考图11，在初始状态下，位线BL0、 BL1、源极线SL0、 SL1、 字线WL1、选择栅极线SG1、浮置节点FGa、 FGb、沟道节点Cha、 CHb 的电位例如是0V。在此，沟道节点是N沟道MOS晶体管TR1的沟道 区域的节点。例如，存储单元MCA内的N沟道MOS晶体管TR1A和N 沟道MOS晶体管TR2A的连接点相当于沟道节点。在时刻t0，在与存储单元MCA对应的位线BLO以及源极线SLO上 施加写入阻止电压Vinh。此外，在时刻t0,在选择栅极线SG1上施加 写入阻止电压Vinh。这样，沟道节点Cha的电位是Vinh-Vth。在此， Vth是N沟道MOS晶体管TR2A的阈值电压。此外，与作为数据写入 对象的存储单元MCB对应的位线BL1以及源极线SL1的电位固定在 0V。并且，施加写入阻止电压Vinh的定时也可以在位线BLO以及源极 线SL0、选择栅极线SG1上不同。在时刻tl ，在字线WL1上施加程序电压(program voltage) Vprg。 这样，由于MOS电容器CA以及CB的耦合(coupling),浮置节点FGa、 FGb的电位分别上升。在此，使耦合比率(co叩ling ratio)为CRH时， 浮置节点FGa、 FGb的电位分别上升到VprgxCRH。耦合比率CRH由 MOS电容器C的电容值与N沟道MOS晶体管TR1的栅电极和体区域 之间的电容值之比来确定。在此，由于在位线BL0以及源极线SL0上施加写入阻止电压Vinh， 所以，N沟道MOS晶体管TR2A、 TR3A是截止状态。这样，N沟道 M0S晶体管TR1A的体区域成为浮置状态。由此，在存储单元MCA中 浮置节点FGa的电位上升时，由于N沟道MOS晶体管TR1A的栅极耦 合，沟道节点Cha的电位上升。因此，在存储单元MCA中不会产生通 过N沟道MOS晶体管TR1A的栅极氧化膜的FN隧道效应现象。此外，在存储单元MCA中，在字线WL1上施加程序电压Vprg的 情况下，存储单元MCA内的N沟道MOS晶体管TR2A的沟道电位上 升。并且，由于N沟道M0S晶体管TR1A的体区域如上所述那样为浮 置状态，所以，N沟道MOS晶体管TRIA的体区域的电位也上升。在此，在存储单元MCA中，将写入阻止电压Vinh施加到源才及线SLO以及位线BLO这两者上。由此，N沟道MOS晶体管TR1A的体区 域的电位以及沟道电位不比写入阻止电压Vinh低。因此，需要将写入 阻止电压Vinh设定为如下电平即使将Vprg x CRH - Vinh的电压施加 到N沟道MOS晶体管TR1A的栅极氧化膜上，也不产生由FN隧道效 应导致的误写入。另一方面，在存储单元MCB中，由于位线BL1以及源极线SL1的 电位是OV,所以，沟道节点CHb固定为0V。由此，在N沟道MOS晶 体管TR1B的栅极氧化膜上施加VprgxCRH的电压。在此，在程序电 压Vprg充分大并且耦合比率CRH较大的情况下，在N沟道MOS晶体 管TR1B的栅极氧化膜中产生FN隧道效应现象，电子从沟道节点CHb 向浮置节点FGb注入。利用该电子注入，浮置节点FGb的电位下降。 结果，从字线WL1观察的存储单元MCB的阈值电压上升。接下来，在时刻t2,停止向字线WL1施加程序电压Vprg,并且字 线WL1的电位成为0V。这样，浮置节点FGa的电位成为0V，并且浮 置节点FGb的电位成为负电位。或者，浮置节点FGb的电位变得比浮 置节点FGa的电位低。结果，沟道节点Cha的电位成为Vinh-Vth。接下来，在时刻t3,停止向位线BLO、源极线SLO以及选择栅极线 SG1施加写入阻止电压Vinh，并且位线BLO、源极线SLO以及选择栅极 线SG1的电位成为0V。这样，沟道节点Cha的电位成为0V。图12是示出本发明第一实施方式的半导体装置101进行数据写入 时的各电压控制线上施加的程序脉沖电压的 一例的图。参考图12,在位线BLO和源极线SLO上施加5V的写入阻止电压 Vinh。此外，在选择栅极线SG1上施加5V的写入阻止电压Vinh。并且， 在字线WL1上施加IOV的程序电压Vprg。位线BL1、源极线SL1、字 线WLO、 WL2、选择位线SGO、 SG2的电位固定为0V。在不是数据写入对象的存储单元MCA中，能够施加到N沟道MOS 晶体管TR1A的栅极氧化膜上的最大电压是作为Vprg x CRH - Vinh的 10Vxl-5V-5V。 N沟道MOS晶体管TR1A以如下方式设计即使在 才册才及氧化膜上施加5V也不会误写入、即成为不产生FN隧道效应减少 的电位关系。图13是示出本发明第一实施方式的半导体装置101进行数据擦除 时的动作的各电压控制线的电压波形图。在此，对与字线WL1连接的存储单元MCA和MCB是数据擦除对象的情况进行说明。参考图13, —起对存储单元MCA以及MCB进行擦除。在初始状 态下，位线BL0、 BL1、源极线SL0、 SL1、字线WL1、选择栅极线SG1、 浮置节点FGa、 FGb和沟道节点Cha、 CHb的电位例如是OV。在时刻t4，与存储单元MCA对应的位线BLO以及源极线SLO、及 与存储单元MCB对应的位线BL1以及源极线SL1的电位固定在0V。 此外，在时刻t4，在选择栅极线SG1上施加电压Vtrn。这样，N沟道 MOS晶体管TR2A、 TR3A、 TR2B、 TR3B成为导通状态，位线BLO、 BL1、源极线SLO、 SL1的OV电位传送到N沟道MOS晶体管TR1A、 TR1B的源极以及漏极上。接下来，在时刻t5,在字线WL1上施加负的擦除电压Vers。这样， 浮置节点FGa、 FGb的电位下降到Vers x CRH。此时，N沟道MOS晶 体管TR1A、 TR1B的源极以及漏极固定在0V，所以，N沟道MOS晶 体管TR1A、 TR1B的栅极-漏极间以及栅极-源极间产生FN隧道效应 现象，所以，抽出浮置节点FGa、 FGb内的电子。通过该电子的抽出， 浮置节点FGa、 FGb的电位上升。结果，存储单元MCA、 MCB的阈值 电压下降。接下来，在时刻t6，停止向字线WL1施加擦除电压Vers，字线WL1 的电位成为0V。这样，与利用FN隧道效应现象所抽出的电子量对应地， 浮置节点FGa、 FGb的电位上升。接下来，在时刻t7,停止向选择栅极线SG1施加电压Vtrn，选择栅 极线SG1的电位成为0V。图14是示出本发明的第一实施方式的半导体装置101进行数据擦 除时的各电压控制线上施加的擦除脉冲电压的一例的图。参考图14，在选择栅极线SG1上施加2V的电压Vtrn。在字线WL1 上施加-IOV的擦除电压Vers。位线BLO、 BL1、源极线SLO、 SL1、字 线WLO、 WL2、选择栅极线SGO、 SG2的电位固定在0V。图15是示出本发明第一实施方式的半导体装置101的存储单元的 阈值电压分布的图。参考图15,在本发明第一实施方式的半导体装置101中，例如,将 从字线WL观察的存储单元MC的阈值电压变高后的状态作为写入状态 (程序状态)，将阈值电压变低后的状态作为擦除状态。在此，当数据读取时的字线WL的电位保持在OV时，在将字线WL 的电位即OV作为边界，如果存储单元MC的阈值电压为负，则通过存 储单元MC流过电流，如果阈值电压为正，则不通过存储单元MC流过 电流。由此，能够判断存储单元MC的存储数据是"0"或者是"1"。图16是示出本发明的第一实施方式的半导体装置101进行数据读 取时的动作的各电压控制线的电压波形图。在此，对存储单元MCA和 MCB是数据读取对象的情况进行说明。参考图16,在初始状态下，位线BL0、 BL1、源极线SL0、 SL1、 字线WL1、选择栅极线SG1的电位例如是0V。在时刻t8,位线BL0、 BL1被预充电，电位上升为预充电电压Vpcg。 此外，在选择栅极线SG1上施加电压Vrd。这样，N沟道MOS晶体管 TR2A、 TR3A、 TR2B、 TR3B成为导通状态。在此，假定存储单元MCA是程序状态即写入状态、存储单元MCB 是擦除状态。在存储单元MCA中，阈值电压比字线WL1的电压大，所 以，N沟道MOS晶体管TR1A是截止状态。由此，位线BLO和源极线 SLO之间不流过电流，所以，从时刻t8到时刻t9,位线BLO的电位不下 降，仍为预充电电压Vpcg。另一方面，在存储单元MCB中，由于阔值 电压比字线WL1的电压小，所以，N沟道MOS晶体管TR1B是导通状 态。由此，由于在位线BL1和源才及线SL1之间流过电流，所以，位线 BL1的电位变得比预充电电压Vpcg小。因此，通过判断在时刻t9的位 线BL0和BL1的电位，从而能够读取存储单元MCA和MCB的存储数 据。接下来，从时刻t9到时刻t10，位线BLO、 BL1被放电，电位成为 OV。并且，停止向选择栅极线SG1施加电压Vrd，选择栅极线SG1的 电位成为0V。并且，在如非专利文献1记载的非易失性存储单元那样采用大块衬 底的结构中，需要利用STI将形成三个元件的N型阱绝缘隔离，并且分 别控制施加到N型阱的电压。由此，存在单元尺寸变大、不能够谋求大 容量化的问题。但是，在本发明的第一实施方式的半导体装置101中， 在存储单元MC中，多个N沟道MOS晶体管TR和MOS电容器C具有 SOI结构。即，在SOI结构中，由于各元件的衬底被绝缘隔离，所以， 不需要另外将各元件的衬底区域绝缘隔离，从而单元尺寸不变大并且可以独立地控制各元件的衬底电位。此外，在本发明的第一实施方式的半导体装置101中，由于存储单 元MC是不具有浮置栅极的结构，所以，在通常的CMOS工艺步骤中， 不需追加用于形成浮置栅极的工艺步骤。因此，在本发明第一实施方式的半导体装置101中，能够非易失地 存储数据且防止工艺步骤数量的增加、并且实现小型化。此外，MOS电容器C的P型体区域的电位固定，即，P型体区域通 过P +型半导体区域连接到字线。根据这样的结构，不需要利用将具有 MOS结构的各元件的衬底隔离的方法来实现具有积累型以及反转型这 两种特性的电容器,所以，能够以小面积形成MOS电容器C。此外，在本发明的第一实施方式的半导体装置101中，N沟道MOS 晶体管TR具有完全隔离型的SOI结构。由此，N沟道MOS晶体管TR 的P型体区域是浮置状态。在此，使不是数据写入对象的存储单元MC的N沟道MOS晶体管 TR3的源极电位为0V时，即使N沟道MOS晶体管TR3是截止状态， 也存在由于N沟道MOS晶体管TR3的P型体区域的电位变动而从位线 BL向源极线SL流过电流、施加在位线BL上的写入阻止电压降低的情 况。但是，本发明的第一实施方式的半导体装置101具有与存储单元 MC的行对应配置的多个源极线SL。即，按每个位线BL配置源极线SL， 在与不是数据写入对象的存储单元MC对应的源极线SL上施加写入防 止电压，在与数据写入对象的存储单元MC对应的源极线SL上施加0V。 根据这样的结构，在不是数据写入对象的存储单元MC中，能够防止施 加在位线BL上的写入阻止电压降低，并且能够防止数椐的误写入。接下来，釆用附图对本发明的其他实施方式进行说明。并且，在图 中相同或相当的部分采用同一符号，并且不重复其说明。第二实施方式 结构以及基本动作本实施方式涉及一种半导体装置，其与第一实施方式的半导体装置 相比，源极线不是按每个位线配置而是被共用。除了下面说明的内容以 外，其他与根椐第一实施方式的半导体装置相同。图17A是示出本发明第二实施方式的半导体装置102的结构的电路 图。图17B是示出N沟道MOS晶体管TR23的结构的图。下面，将位 线BL的延伸方向称为行方向，将字线WL的延伸方向称为列方向。参考图17A,半导体装置102具有矩阵状配置的多个存储单元； 与存储单元的行对应配置的多条字线BL;与存储单元的列对应配置的 多条字线WL;多条源极线SL;多条选择栅极线SGD;多条选择栅极线 SGS 在图17A中，代表性地示出了存储单元MCA、 MCB、 MCC、 MCD、 MCE、 MCF、位线BLO、 BL1 、字线WLO、 WL1 、 WL2、选择栅极线SGDO、 SGD1、 SGD2、选择栅极线SGSO、 SGS1、 SGS2。下面，有时将多个存 储单元统称为存储单元MC,将多条位线、字线、选择栅极线分别统称 为位线BL、字线WL、选择栅极线SGD和选择栅极线SGS。存储单元MCA包括MOS电容器CA和N沟道MOS晶体管(绝缘 栅型场效应晶体管)TR1A、 TR2A、 TR23A。存储单元MCB包括MOS 电容器CB和N沟道MOS晶体管(绝缘栅型场效应晶体管)TR1B、TR2B、 TR23B。存储单元MCC包括MOS电容器CC和N沟道MOS晶体管(绝 缘栅型场效应晶体管)TR1C、 TR2C、 TR23C。存储单元MCD包括MOS 电容器CD和N沟道MOS晶体管(绝缘栅型场效应晶体管)TR1D、 TR2D、 TR23D。存储单元MCE包括MOS电容器CE和N沟道MOS 晶体管(绝缘栅型场效应晶体管)TR1E、 TR2E、 TR23E。存储单元MCF 包括MOS电容器CF和N沟道MOS晶体管(绝缘栅型场效应晶体管) TRIF、 TR2F、 TR23F。下面，有时将MOS电容器CA、 CB、 CC、 CD、 CE、 CF统称为 MOS电容器C。将N沟道M0S晶体管TR1A、 TR1B、 TR1C、 TR1D、 TR1E、 TR1F统称为N沟道MOS晶体管TR1,将N沟道MOS晶体管 TR2A、 TR2B、 TR2C、 TR2D、 TR2E、 TR2F统称为N沟道MOS晶体 管TR2,将N沟道MOS晶体管TR23A、TR23B、TR23C、TR23D、TR23E、 TR23F统称为N沟道MOS晶体管TR23。此外，有时将N沟道MOS晶 体管TR1、 TR2、 TR23统称为N沟道MOS晶体管TR。在存储单元MCA中，MOS电容器CA的栅电极连接到N沟道MOS 晶体管TR1A的栅电极，MOS电容器CA的漏极、源极和主体连接到字 线WL1。 N沟道MOS晶体管TR1A的漏极连接到N沟道MOS晶体管 TR2A的源极，源极连接到N沟道MOS晶体管TR23A的漏极。N沟道MOS晶体管TR2A的漏极连接到位线BL0，栅极连接到选择栅极线 SGD1。 N沟道MOS晶体管TR23A的源极连接到源极线SLO,栅极连接 到选择栅极线SGS1。 MOS电容器CA的栅电极和N沟道MOS晶体管 TR1A的栅电极的连接点是相当于浮置栅极的浮置节点FGa。在存储单元MCB中，MOS电容器CB的栅电极连接到N沟道MOS 晶体管TR1B的栅电极，MOS电容器CB的漏极、源极和主体连接到字 线WL1。 N沟道MOS晶体管TR1B的漏极连接到N沟道MOS晶体管 TR2B的源极，源极连接到N沟道MOS晶体管TR23B的漏极。N沟道 MOS晶体管TR2B的漏极连接到位线BL1，栅极连接到选择栅极线 SGD1。 N沟道MOS晶体管TR23B的源极连接到源极线SL1,栅极连接 到选择栅极线SGS1。 MOS电容器CB的栅电极和N沟道MOS晶体管 TR1B的栅电极的连接点是相当于浮置栅极的浮置节点FGb。存储单元MCC的连接结构与将存储单元MCA的字线WL1置换为 字线WL0、将选择栅极线SGD1以及SGS1置换为选择栅极线SGD0以 及SGSO后的内容相同。存储单元MCE的连接结构与将存储单元MCA 的字线WL1置换为字线WL2、将选择栅极线SGD1以及SGS1置换为 选择栅极线SGD2以及SGS2后的内容相同。存储单元MCD的连接结 构与将存储单元MCB的字线WL1置换为字线WL0 、将选择栅极线SGD1 以及SGS1置换为选择栅极线SGD0以及SGS0后的内容相同。存储单 元MCF的连接结构与将存储单元MCB的字线WL1置换为字线WL2、 将选择栅极线SGD1以及SGS1置换为选择栅极线SGD2以及SGS2后 的内容相同。下面，有时将浮置节点FGa、 FGb、 FGc、 FGd、 FGe、 FGf 统称为浮置节点FG。参考图17B ， N沟道MOS晶体管TR23的主体电连接到N沟道MOS 晶体管TR23的源极。即，N沟道MOS晶体管TR23A、 TR23B、 TR23C、 TR23D、 TR23E、 TR23F的各自的主体电连接到源极线SL。图18是简略地示出本发明第二实施方式的半导体装置102的布局 的图。在图18中，代表性地分别由虛线包围与存储单元MCA以及MCB 对应的区;或。参考图18,位线BL0、 BL1、 BL2在行方向上设置在金属布线层 M2上。字线WL0、 WL1、 WL2、源极线SL以及选择栅极线SGD0、SGD1、 SGD2、 SGSO、 SGS1、 SGS2在列方向上设置在比金属布线层M2更下层的金属布线层M1上。字线WL0、 WL1、 WL2、源极线SL以及选择 栅极线SGD0、 SGD1、 SGD2、 SGS0、 SGS1、 SGS2与位线BL0、 BL1、 BL2大致垂直地配置。在存储单元MCA中，N沟道MOS晶体管TR1A与位线BLO以及 字线WL1的交点相对应地配置。N沟道MOS晶体管TR2A以及TR23A 沿位线BLO配置在N沟道MOS晶体管TR1A的两侧。N沟道MOS晶 体管TR1A以及电容器CA沿字线WL1配置。在存储单元MCB中，N沟道MOS晶体管TR1B与位线BL1以及字 线WL1的交点相对应地配置。N沟道MOS晶体管TR2B以及TR23B 沿位线BL1配置在N沟道MOS晶体管TR1B的两侧。N沟道MOS晶 体管TR1B以及电容器CB沿字线WL1配置。用于将N沟道MOS晶体管TR23的体区域以及源极区域电连接的 部分隔离区域PSP对应于源极线SL和位线BL的交点配置。此外，部 分隔离区域PSP由两行两列的四个存储单元MC所共有。图19是示出图18的XIX-XIX截面的截面图。图20是示出图18 的XX-XX截面的截面图。图21是示出图18的XXI-XXI截面的截面 图。参考图19~图21,半导体装置102具有P +型半导体区域51; P 型半导体区域52; P型半导体区域61; N +型半导体区域62; STI隔离 区域SPA; STI隔离区域SPB。 P型半导体区域61相当于N沟道MOS 晶体管TR23的体区域。N +型半导体区域62相当于N沟道MOS晶体 管TR23的漏极区域或源极区域。STI隔离区域SPA形成在活性层5中，将与各元件对应的活性区域 隔离。STI隔离区域SPB与氧化膜6隔开间隔而形成在活性层5的表面。P型半导体区域52以与N沟道MOS晶体管TR23的P型体区域61 邻接、并且包括STI隔离区域SPB和氧化膜6之间的区域的方式形成。 P型半导体区域52具有与N沟道MOS晶体管TR23的P型体区域61 相同的导电类型。P +型半导体区域51形成在活性层5的表面，并且形 成在P型半导体区域52上。此外，半导体装置102具有连接部分隔离区域PSP内的P +型半 导体区域51和源极线SL的触点CT51;连接N沟道MOS晶体管TR23 的N +型半导体区域62和源极线SL的触点CT62。即，N沟道MOS晶体管TR23的P型半导体区域61通过P型半导体区域52、 P +型半导体 区域51以及源极线SL电连接到N沟道MOS晶体管TR23的N +型半 导体区域62。动作接下来，说明本发明第二实施方式的半导体装置102进行数据写入 时的动作。下面，代表性地进行存储单元MCA以及MCB的说明。图22是示出本发明第二实施方式的半导体装置102进行数据写入 时的动作的各电压控制线的电压波形图。在此，对存储单元MCB是数 据写入对象、存储单元MCA不是数据写入对象的情况进行说明。参考图22，在初始状态下，位线BLO、 BL1、源极线SL、字线WL1、 选择栅极线SGD1以及SGS1、浮置节点FGa、 FGb、沟道节点Cha、 CHb 的电位例如是0V。在此，沟道节点是N沟道MOS晶体管TR1的沟道 区域的节点。例如，存储单元MCA内的N沟道MOS晶体管TR1A和N 沟道MOS晶体管TR2A的连接点相当于沟道节点。在时刻t0,在与存储单元MCA对应的位线BLO上施加写入阻止电 压Vinh。此外，在时刻t0,在选择栅极线SGD1上施加写入阻止电压 Vinh。这样，沟道节点Cha的电位是Vinh-Vth。在此，Vth是N沟道 MOS晶体管TR2A的阈值电压。此外，与作为数据写入对象的存储单元 MCB对应的位线BL1的电位;波固定为0V。并且，施加写入阻止电压 Vinh的定时也可以在位线BLO和选择栅极线SGD1上不同。在时刻tl,在字线WL1上施加程序电压Vprg。这样，利用MOS 电容器CA和CB的耦合，浮置节点FGa、 FGb的电位分别上升。在此， 将耦合比率作为CRH时，浮置节点FGa、 FGb的电位分别上升到Vprg x CRH。耦合比率CRH由MOS电容器C的电容值与N沟道MOS晶体 管TR1的栅电极以及体区域之间的电容值之比来确定。在此，在位线BLO上施加写入阻止电压Vinh,所以，N沟道MOS 晶体管TR2A是截止状态。此外，由于选择栅极线SGS1的电位是OV, 所以，N沟道MOS晶体管TR23A是截止状态。这样，N沟道MOS晶 体管TR1A的体区域成为浮置状态。由此，在存储单元MCA中，浮置 节点FGa的电位上升时，由于N沟道MOS晶体管TR1A的栅极耦合， 沟道节点Cha的电位上升。因此，在存储单元MCA中不产生通过N沟道MOS晶体管TR1A的栅极氧化膜的FN隧道效应现象。此外，在存储单元MCA中，在字线WL1上施加程序电压Vprg的 情况下，存储单元MCA内的N沟道MOS晶体管TR2A的沟道电位上 升。并且，由于N沟道MOS晶体管TR1A的体区域如上所迷那样为浮 置状态，所以，N沟道MOS晶体管TRIA的体区域的电位也上升。在此，在存储单元MCA中，对于N沟道MOS晶体管TR23A的主 体来说，利用上述的部分隔离区域PSP固定为作为源极线SL的电位的 0V。由此，由于N沟道MOS晶体管TR23A是截止状态，所以，施加 在位线BLO上的写入阻止电压Vinh不会由于通过N沟道MOS晶体管 TR23A流过的电流而降低。虽然连接到位线BLO上的N沟道MOS晶体 管TR2A的主体是浮置状态，但是，由于在位线BLO上施加了写入阻止 电压Vinh,所以，N沟道MOS晶体管TR1A的体区域的电位以及沟道 电位与写入阻止电压Vinh相比不降低。因此，需要将写入阻止电压Vinh 设定为如下电平即使将VprgxCRH - Vinh的电压施加到N沟道MOS 晶体管TR1A的栅极氧化膜上，也不产生由FN隧道效应导致的误写入。另一方面，在存储单元MCB中，由于位线BL1以及源极线SL的 电位是0V,所以，沟道节点CHb被固定为0V。由此，在N沟道MOS 晶体管TR1B的栅极氧化膜上施加VprgxCRH的电压。在此，在程序电 压Vprg充分大并且耦合比率CRH较大的情况下，在N沟道MOS晶体 管TR1B的栅极氧化膜中产生FN隧道效应现象，并且，电子从沟道节 点CHb向浮置节点FGb注入。由于该电子注入，浮置节点FGb的电位 下降。结果，从字线WL1观察的存储单元MCB的阈值电压上升。接下来，在时刻t2,停止向字线WL1施加程序电压Vprg，字线 WL1的电位成为0V。这样，浮置节点FGa的电位成为0V,浮置节点 FGb的电位成为负电位。或者，浮置节点FGb的电位变得比浮置节点 FGa的电位低。结果，沟道节点Cha的电位成为Vinh-Vth。接下来，在时刻t3，停止向位线BLO以及选择栅极线SGD1施加写 入阻止电压Vinh,位线BLO以及选择栅极线SGD1的电位成为0V。这 样，沟道节点Cha的电位成为0V。图23是示出本发明第二实施方式的半导体装置102进行数据写入 时的各电压控制线上施加的程序脉沖电压的 一例的图 参考图23,在位线BLO上施加5V的写入阻止电压Vinh。此外，在选择栅极线SGD1上施加5V的写入阻止电压Vinh。并且，在字线 WL1上施加IOV的程序电压Vprg。位线BL1、源极线SL、字线WL0、 WL2、选择栅极线SGDO、 SGD2以及SGS0、 SGS1、 SGS2的电位固定 为0V。在不是数据写入对象的存储单元MCA中，能够施加到N沟道MOS 晶体管TR1A的栅极氧化膜上的最大电压是作为VprgxCRH-Vinh的 10Vxl-5V = 5V。 N沟道MOS晶体管TR1A以如下方式设计即使在 栅极氧化膜上施加5V也不会误写入、即成为不产生FN隧道效应减少 的电位关系。图24是示出本发明第二实施方式的半导体装置102进行数据擦除 时的动作的各电压控制线的电压波形图。在此，对连接在字线WL1上 的存储单元MCA以及MCB是数据擦除对象的情况进行说明。参考图24, —起对存储单元MCA以及MCB进行擦除。在初始状 态下，位线BLO、 BL1、源极线SL、字线WL1、选摔栅极线SGD1以及 SGS1、浮置节点FGa、 FGb、沟道节点Cha、 CHb的电位例如是OV。在时刻t4，与存储单元MCA对应的位线BLO、与存储单元MCB 对应的位线BL1、以及源极线SL的电位固定在OV。此外，在时刻t4， 在选择栅极线SGD1以及SGS1上施加电压Vtrn。这样，N沟道MOS 晶体管TR2A、 TR23A、 TR2B、 TR23B成为导通状态，位线BLO、 BL1、 源极线SL的OV电位传达到N沟道MOS晶体管TR1A、 TR1B的源极 以及漏极。接下来，在时刻t5，在字线WL1上施加负的擦除电压Vers。这样， 浮置节点FGa、 FGb的电位下降到VersxCRH。此时，由于N沟道MOS 晶体管TR1A、 TR1B的源极以及漏极被固定为OV,所以，N沟道MOS 晶体管TR1A、 TR1B的栅极-漏极间以及栅极-源极间产生FN隧道效 应现象，所以，抽出浮置节点FGa、 FGb内的电子。由于该电子的抽出， 浮置节点FGa、 FGb的电位上升。结果，存储单元MCA、 MCB的阈值 电压下降。接下来，在时刻t6,停止向字线WL1施加擦除电压Vers,字线WL1 的电位成为OV。这样，与由于FN隧道效应现象所抽出的电子量对应地， 浮置节点FGa、 FGb的电位上升。接下来，在时刻t7，停止向选择栅才及线SGD1以及SGS1施加电压Vtm,选择栅4及线SGD1以及SGS1的电位成为0V。图25是示出本发明第二实施方式的半导体装置102进行数据擦除 时的各电压控制线上施加的擦除脉冲电压的一例的图。参考图25,在选择栅极线SGD1以及SGS1上施加2V的电压Vtrn。 在字线WL1上施加-10V的擦除电压Vers。位线BLO、 BL1、源极线 SL、字线WLO、 WL2、选择栅极线SGDO、 SGD2以及SGS0、 SGS2的 电位固定为0V。图26是示出本发明第二实施方式的半导体装置102进行数据读取 时的动作的各电压控制线的电压波形图。在此，对存储单元MCA以及 MCB是数据读取对象的情况进行说明。参考图26，在初始状态下，位线BLO、 BL1、源极线SL、字线WL1、 选择栅才及线SGD1以及SGS1的电位例如是0V。在时刻t8,位线BLO、 BL1被预充电，电位上升为预充电电压Vpcg。 此外，在选择栅极线SGD1以及SGS1上施加电压Vrd。这样，N沟道 M0S晶体管TR2A、 TR23A、 TR2B、 TR23B成为导通状态。在此，假定存储单元MCA是程序状态、即写入状态，存储单元MCB 是擦除状态。在存储单元MCA中，由于阈值电压比字线WL1的电压大， 所以，N沟道MOS晶体管TR1A是截止状态。由此，由于位线BLO和 源极线SL之间不流过电流，所以，从时刻t8到时刻t9，位线BLO的电 位不下降，仍为预充电电压Vpcg。另一方面，在存储单元MCB中，由 于阈值电压比字线WL1的电压小，所以，N沟道MOS晶体管TR1B是 导通状态。由此，由于在位线BL1和源极线SL1之间流过电流，所以， 位线BL1的电位变得比预充电电压Vpcg小。因此，通过判断在时刻t9 的位线BL0以及BL1的电位，从而能够读取存储单元MCA以及MCB 中的存储数据。接下来，从时刻t9到时刻t10，位线BLO、 BL1被放电，电位成为 0V。并且，停止向选择栅极线SG1以及SGS1施加电压Vrd,选择栅极 线SGD1以及SGS1的电位成为0V。由于其他结构以及动作与第 一实施方式的半导体装置相同，所以， 在此不重复详细的说明。因此，在本发明的第二实施方式的半导体装置 102中，能够非易失地存储数据且防止工艺步骤数量的增加、并且实现 小型化。此外，如本发明第一实施方式的半导体装置101,在N沟道MOS 晶体管TR具有完全隔离型的SOI结构的结构中，存在如下情况在使 不是数据写入对象的存储单元MC的N沟道MOS晶体管TR3的源极电 位成为0V时，由于N沟道MOS晶体管TR3的P型体区域的电位变动， 电流从位线BL流向源极线SL，施加在位线BL上的写入阻止电压降低。但是，在本发明第二实施方式的半导体装置102中，N沟道MOS 晶体管TR23的主体电连接到N沟道MOS晶体管TR23的源极。即，N 沟道MOS晶体管TR23的主体固定为源极线SL的电位。根据这样的结 构，能够防止施加在位线BL上的写入阻止电压降低，所以，能够防止 数据的误写入。此外，在本发明的笫二实施方式的半导体装置102中， 不需具有多条源极线SL,所以，能够实现半导体装置的小型化和电压控 制的简单化。本发明能够应用于例如使用SOI衬底的系统LSI (Large Scale Integration)以及微处理器等中。例如，需要不是将芯片固有的ID (Identification )以及安全用数据等保持在半导体装置的外部元件中而 是即使在电源切断后也保持在半导体装置内部。此外，还需要通常在系 统LSI以及微处理器等中装栽RAM (Random Access Memory)并且在 半导体装置内部对代替RAM缺陷区域的区域的信息进行编程并存储。 本发明的实施方式的半导体装置能够满足这些要求。详细说明并示出了本发明，但是，应该清楚地理解这些仅仅是用于 示例而不是限定，本发明的范围由所附的技术方案的范围来解释。
权利要求
1.一种半导体装置，其中，具备SOI结构的第一晶体管，其具有源极区域、漏极区域、位于所述源极区域和所述漏极区域之间的体区域、位于所述体区域上方的栅电极；SOI结构的第一电容器，其具有与所述第一晶体管的栅电极电连接的第一端子、和第二端子，根据在将所述第一晶体管的栅电极和所述第一电容器的第一端子电连接的第一节点上所积累的载流子，非易失地存储数据。
2. 根据权利要求1的半导体装置，其中，所述第一电容器具有第一导电型的第一半导体区域；第一导电型 的第二半导体区域；位于所述第一半导体区域和所述第二半导体区域之 间、且与所述第一半导体区域以及所述第二半导体区域电连接的第二导 电型的体区域；栅电极，位于所述体区域的上方且与所述第一晶体管的 栅电极电连接，并且相当于所述第一端子，将所迷第一半导体区域、所述第二半导体区域以及所述体区域电连 接的节点相当于所述第二端子。
3. 根据权利要求2的半导体装置，其中，所迷笫一电容器还具有与所述第一电容器的所述体区域邻接的第 二导电型的第三半导体区域；布线层，形成在所述第一半导体区域、所 述第二半导体区域以及所述第三半导体区域上，并且将所述第一半导体区域、所述第二半导体区域以及所述第三半导体区域电连接。
4. 根据权利要求1的半导体装置，其中，所述半导体装置还具备SOI结构的第二晶体管，其具有与所述第 一晶体管的漏极区域电连接的源极区域、漏极区域、位于所述源极区域 和所述漏极区域之间的体区域、位于所述体区域上方的栅电极；SOI结 构的第三晶体管，其具有源极区域、与所述第一晶体管的源极区域电连 接的漏极区域、位于所述源极区域和所述漏极区域之间的体区域、位于 所述体区域上方的栅电极。
5. 根据权利要求1的半导体装置，其中，所述笫一晶体管的栅电极隔着绝缘膜形成在所述体区域的上方， 所述半导体装置利用FN隧道效应通过所述绝缘膜将载流子注入到 所述第一节点、或者从所述第一节点抽出载流子，从而进行数据写入以及数据擦除。
6. 根椐权利要求4的半导体装置，其中，所述半导体装置还具备SOI结构的第四晶体管，其具有源极区域、 漏极区域、位于所述源极区域和所述漏极区域之间的体区域、位于所述 体区域上方的栅电极；SOI结构的第二电容器，其具有与所迷第四晶体 管的栅电极电连接的第一端子、和与所述第一电容器的第二端子电连接 的第二端子；SOI结构的第五晶体管，其具有与所述第四晶体管的漏极 区域电连接的源极区域、漏极区域、位于所述源极区域和所述漏极区域 之间的体区域、位于所述体区域上方的栅电极；SOI结构的第六晶体管， 其具有源极区域、与所述第四晶体管的源极区域电连接的漏极区域、-位 于所述源极区域和所述漏极区域之间的体区域、位于所述体区域上方的 栅电极；与所述第二晶体管的漏极区域电连接的第一位线；与所述第三 晶体管的源极区域电连接的第一源极线；与所迷第五晶体管的漏极区域 电连接的第二位线；与所述第六晶体管的源极区域电连接的第二源极 线，所述半导体装置根据在将所述第四晶体管的栅电极和所述第二电 容器的第一端子电连接的第二节点上所积累的载流子，非易失地存储数 据。
7. 根椐权利要求4的半导体装置，其中，所述半导体装置还具备SOI结构的第四晶体管，其具有源极区域、 漏极区域、位于所述源极区域和所述漏极区域之间的体区域、位于所述 体区域上方的栅电极；SOI结构的第二电容器，其具有与所述第四晶体 管的栅电极电连接的第一端子、和与所述第一电容器的第二端子电连接 的第二端子；SOI结构的第五晶体管，其具有与所述第四晶体管的漏极 区域电连接的源极区域、漏极区域、位于所述源极区域和所述漏极区域 之间的体区域、位于所述体区域上方的栅电极；SOI结构的第六晶体管， 其具有源极区域、与所述第四晶体管的源极区域电连接的漏极区域、位 于所迷源极区域和所述漏极区域之间的体区域、位于所述体区域上方的 栅电极；与所述第二晶体管的漏极区域电连接的第一位线；与所述第五 晶体管的漏极区域的电连接第二位线；与所述第三晶体管的源极区域以 及所述第六晶体管的源极区域电连接的源极线，所述半导体装置根据在将所述第四晶体管的栅电极和所迷第二电容器的第一端子电连接的第二节点上所积累的载流子，非易失地存储数 据，所述第三晶体管的体区域与所述第三晶体管的源极区域电连接，所 述第六晶体管的体区域与所述第六晶体管的源极区域电连接。
8. 根据权利要求7的半导体装置，其中，所述半导体装置还具备绝缘膜和形成在所述绝缘膜上的活性层， 在所述活性层上形成所述第一电容器以及所述第二电容器的各自 的第一半导体区域、第二半导体区域以及体区域，并且在所述活性层上 形成所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶 体管、所述第五晶体管以及所迷第六晶体管的各自的漏极区域、源极区 域以及体区域，所述半导体装置还具备隔离区域，与所述绝缘膜隔开间隔形成在 所述活性层的表面；第四半导体区域，与所述第三晶体管的体区域以及 所迷第六晶体管的体区域邻接且形成在包括所述隔离区域和所述绝缘 膜之间的区域，并且具有与所述第三晶体管的体区域以及所迷第六晶体 管的体区域相同导电类型，所述第三晶体管的体区域通过所述第四半导体区域电连接到所迷第 三晶体管的源极区域，所述第六晶体管的体区域通过所述笫四半导体区域电连接到所述 第六晶体管的源极区域。
9. 根据权利要求4的半导体装置，其中，所述半导体装置还具备与所述第二晶体管的漏极区域电连接的位 线；与所述第三晶体管的源极区域电连接的源极线；与所述第一电容器 的第二端子电连接的字线，所述源极线与所述位线大致平行地配置，所迷字线与所述位线大致垂直地配置，所述第一晶体管与所迷位线和所述字线的交点对应地配置，所述第二晶体管以及所述第三晶体管沿着所述位线配置在所述笫一晶体管的两側，所迷第一电容器与所迷源极线和所述字线的交点对应地配置。
10. 根椐权利要求4的半导体装置，其中，所述半导体装置还具备与所述第二晶体管的漏极区域电连接的位线；与所述第三晶体管的源极区域电连接的源极线；与所述第一电容器 的第二端子电连接的字线，所述字线以及所述源极线与所述位线大致垂直地配置， 所述第一晶体管与所述位线以及所述字线的交点对应地配置， 所述笫二晶体管以及所述第三晶体管沿着所述位线配置在所述笫 一晶体管的两侧，所迷第一电容器沿着所述字线配置。
全文摘要
本发明涉及使用形成在SOI衬底上的晶体管等的非易失地存储数据的半导体装置。在半导体装置(101)中，SOI结构的第一晶体管(TR1A)具有源极区域、漏极区域、位于源极区域和漏极区域之间的体区域、位于体区域上方的栅电极。SOI结构的第一电容器(MCA)具有与第一晶体管(TR1A)的栅电极电连接的第一端子、第二端子。半导体装置(101)根据在将第一晶体管(TR1A)的栅电极和第一电容器MCA的第一端子电连接的第一节点(FGa)上所积累的载流子，非易失地存储数据。
文档编号G11C16/02GK101329912SQ20081012519
公开日2008年12月24日 申请日期2008年6月19日 优先权日2007年6月19日
发明者山内忠昭 申请人:株式会社瑞萨科技