专利名称：应用于半导体存储器的灵敏放大器电路及其工作方法
技术领域：
本发明涉及一种应用于半导体存储器的带有选择性回写控制方式的高灵敏度低 压低功耗的灵敏放大器电路及其工作方式。
背景技术：
半导体存储器被广泛应用于各种电子产品之中。随着技术的发展，存储器的尺寸 越来越小，密度也越来越高，存储器存取数据的速度也越来越快。灵敏放大器是半导 体存储器芯片的一个重要组成部分，它直接影响到半导体储存器的读取与写入速度。 灵敏放大器通过对存储单元位线上的信息采样，通过电平比较进行判断，在放大后得 到高、低电平(逻辑状态"1"或"0")信号。随着存储器密度的提高和容量的增大，
存储阵列中每根位线上所连接的存储单元的数量也越来越大，单根位线上的寄生电容 也越来越大，这样就降低了灵敏放大器的读取速度和增加了信号的延迟。因此，对灵 敏放大器的要求也越来越高。低电压低功耗、高速、高稳定性的灵敏放大器的设计是 非常重要的。
应用于半导体存储器的传统灵敏放大器， 一般采用数字差分比较器或锁存器结
构，如图la， lb所示。上述电路被应用于动态随机存储器(DRAM)以及静态随机 存储器(SRAM)电路中，用于放大存储单元阵列中的数据信号，并且把数据传到输 出缓存器。但是，图la所示传统的灵敏放大器结构比图lb锁存结构的灵敏放大器要 复杂多，同时不能把数据回写到数据输入端；而图lb所示的传统锁存电路虽然简单， 但是如果位线上存储单元个数较多，会导致每条位线寄生电容过大，从而使得数据存 取速度变慢。因此在单根位线上单元很多的阵列中，该电路结构需要进一步改进。
另外，图lb所示的灵敏放大器的回写操作是正反馈的，不适用于需要负反馈的 存储器。为了解决上述问题，本发明提出了一种新型的灵敏放大器，以适应不同存储 器的不同需要。
发明内容
本发明要解决的技术问题是在低电源电压下位线上寄生电容较大的情况下，通 过电路设计和时序控制设计出一种具有快速放大能力的灵敏放大器，同时对应于不同 的半导体存储器，实现一种灵活的回写控制电路。
本发明的目的通过以下技术方案来实现
一种应用于半导体存储器的灵敏放大器电路，包括预充电电路，高灵敏度锁存放 大电路，以及独立的快速选择性回写电路，所述预充电电路，高灵敏度锁存放大电路， 以及快速选择性回写电路都连接于半导体存储器的存储阵列电路的位线BL上，所述 位线电压与高灵敏度感应放大器的平衡电压进行比较后，其信号经所述高灵敏度锁存 放大电路放大并锁存，然后通过所述快速选择性回写电路控制该信号进行单元内容的 选择性回写操作。
所述预充电电路包括一个预充电NM0S管M1，其栅极接预充电控制信号PRE;其 漏极或源极接预充参考电平V1，相应地，源极或漏极接存储阵列位线BL。
所述快速选择性回写电路由一个NM0S管M4和一个PMOS管M3构成，所述丽0S 管M4和PM0S管M3的栅极相接、漏极相连构成一反相器结构，所述栅极接到灵敏放 大器的数据输入/输出端D端，输出端接到所述存储阵列的位线BL，所述醒0S管M4 和PMOS管M3源极端分别接回写控制信号WRBO端和WRB1端。
灵敏放大器电路还包括一个数据采样M10S开关M2，其栅极接采样控制信号FI; 其漏极或源极接存储阵列的位线BL，相应地，源极或漏极接灵敏放大器的数据输入/ 输出端D端。
所述高灵敏度锁存放大电路为正反馈锁存结构，同时还包含电位平衡电路，放大 控制电路以及基准电压传送控制电路，以及两个相连的PM0S管M7、 M8和两个相连的 NMOS管Mll、 M12;所述两个PM0S管M7、 M8的栅极分别连接到其的漏极或源极，相 应地，该两个PM0S管M7、 M8的源极或漏极相连至灵敏放大器的比较端C0;所述两个 NMOS管Mll、 M12的栅极分别连接到其的漏极或源极，相应地，该两个NMOS管Mll、 M12源极或漏极相连至灵敏放大器的另一比较端Cl;其中一个PMOS管M7和其中一个 NMOS管Mil的漏极或源极相连到灵敏放大器的其中一个数据端D端；另一个PMOS管 M8和另一个NMOS管M12的漏极或源极相连到灵敏放大器的其中一个数据端D+端。所述电位平衡电路由两个PM0S管M9， M10串联组成，串联连接点接到灵敏放大 器判断基准电压VEQ，两个PM0S管的两外一端分别接到灵敏放大器的两个数据端D、 0*端，同时所述两个PM0S管M9， M10的栅极连接在一起接平衡控制信号端LOADON。
进一步地，所述电位平衡电路中的PM0S管可以用NM0S管来代替。
所述基准电压传送控制电路由一个醒0S管M14和一个PM0S管M5组成；所述丽0S 管M14和一个PM0S管M5的栅极分别相连接到基准电压写入信号WR端和NWR端；所 述PM0S管M5源极或漏极接灵敏放大器判决基准电位VEQ，相应的，漏极或源极接至 灵敏放大器的比较端C0;所述丽0S管M14的源极或漏极接灵敏放大器判决基准电位 VEQ，相应的，漏极或源极接至灵敏放大器的另一比较端C1。
所述放大控制电路由一个PM0S管M6和一个應0SM13组成；所述PM0S管M6的栅 极和所述NM0S管M13的栅极分别相连接到基准电压写入信号WR端和丽R端；所述PM0S 管M6的源极或漏极接VSA信号端，相应的，漏极或源极接至灵敏放大器的比较端C0; 所述NM0S管M13的源极或漏极接地GND，相应的，漏极或源极接至灵敏放大器的另一 比较端C1。
进一步地，所述灵敏放大器电路由两个或两个以上的存储单元阵列共享，两个或 两个以上的存储阵列的位线分别通过数据采样丽OS开关M2连接到所述灵敏放大器的 两个数据端D、 0*端，用以实现灵敏放大器的最大利用率。
一种应用于半导体存储器的灵敏放大器电路的工作方式，分为5个阶段进行，分 别为电平预充阶段，存储阵列信号感应阶段，灵敏放大器采样阶段，锁存放大阶段以 及回写操作阶段；其中具体为，
电平预充阶段预充控制信号有效，采样控制信号、回写操作控制信号无效，灵 敏放大器处于平衡状态，即高灵敏放大器内部电位处处相等且均为灵敏放大器判决基 准电位；
存储阵列信号感应阶段预充、采样、回写操作控制信号均无效，灵敏放大器仍 处于平衡状态；
灵敏放大器采样阶段采样控制信号有效，预充、回写操作控制信号无效，灵敏 放大器内部工作电平建立，但其仍处于平衡状态；
灵敏放大器锁存放大阶段预充、采样、回写操作控制信号均无效，灵敏放大器 内部放大控制信号以及工作电平传送信号有效，对采样信号进行有效放大；
7回写操作阶段预充、采样控制信号无效，回写控制信号有效，通过所述快速选 择性回写电路在存储单元位线上回写所需信息。
本发明的有益效果主要体现在l通过简单、有效的时序配合，能够在低电源电 压下电压下对存储器内容进行快速可靠的读取，同时灵活的可配置回写操作对各类型 存储器均有效；2可应用于各种半导体存储器芯片中，电路结构简单、低电压、低功 耗、高灵敏度以及工作可靠性高。
图la:现有技术差分比较器电路图。
图lb:现有技术锁存灵敏放大器电路图。
图2:本发明提出的灵敏放大器的电路图。
图3:本发明提出的灵敏放大器控制信号时序示意图。
图4:本发明提出的灵敏放大器数据放大以及回写操作的仿真结果。
图5:本发明提出的灵敏放大器功能拓展示意图。
具体实施例方式
下面结合附图与具体实施方式
对本发明作进一步详细的说明。如图2所示，本发
明中的灵敏放大器包括三部分预充电电路101、高灵敏度感应放大电路103、以及
独立的快速选择性回写电路102。
如图2所示，预充电电路101由一个M0S管Ml组成。预充电平是根据灵敏放大 器参考电平所设置。当预充信号有效时，迅速把位线电位充到某一电位V1。预充操作 过程不计入存取时间内，因此不会对整个存储单元的存取时间造成较大的影响，这样 就能够使得电路在位线电容较大的情况下依然快速读取。
基于锁存器的信号放大器结构，加入了平衡电路以及放大器工作控制信号，使得 放大器能够迅速对信号的放大。通过简单时序控制，实现灵活的回写控制操作。回写 方式可以通过控制信号进行配置，使得该灵敏放大器应用更加灵活和广泛。
高灵敏度感应放大电路103，该电路中传统锁存放大电路由M0S管M7， M8， Mll， M12组成，在锁存位线数据的同时放大数据。此时平衡电路PM0S管M9， M10的控制信 号不再有效，而控制信号放大的相关信号有效，使锁存放大器开始锁存放大。并且把
8原来存储器相关位线的逻辑信号放大到VSA或GND，即放大为强的逻辑电平"l" "0"。 回写电路102，该回写电路有一个类似CMOS反相器连接形式的结构组成。回写模 式根据触发回写信号的不同，可以很方便的把锁存器中的"1"或"0"回写到存储器 中。
进一步地，所述预充电丽0S管M1，其栅极接预充电控制信号PRE;其漏极或源 极接预充参考电平V1，相应地，源极或漏极接存储阵列位线BL。所述快速选择性回 写电路由一个丽0S管M4和一个PM0S管M3构成，所述醒0S管M4和PM0S管M3的栅 极相接、漏极相连构成一反相器结构，所述栅极接到灵敏放大器的数据输入/输出端D 端，输出端接到所述存储阵列的位线BL，所述丽OS管M4和PMOS管M3源极端分别接 回写控制信号WRBO端和WRB1端。所述灵敏放大器电路还包括一个数据采样NMOS开 关M2，其栅极接采样控制信号FI;其漏极或源极接存储阵列的位线BL，相应地，源 极或漏极接灵敏放大器的数据输入/输出端D端。
更进一步地，所述高灵敏度锁存放大电路采用正反馈锁存器结构，同时还包含电 位平衡电路，放大控制电路以及基准电压传送控制电路，以及两个相连的PM0S管M7、 M8和两个相连的丽0S管Mll、 M12;所述两个PM0S管M7、 M8的栅极分别连接到其的 漏极或源极，相应地，该两个PM0S管M7、 M8的源极或漏极相连至灵敏放大器的比较 端C0;所述两个醒OS管Mll、 M12的栅极分别连接到其的漏极或源极，相应地，该两 个丽OS管Mll、 M12源极或漏极相连至灵敏放大器的另一比较端C1;其中一个PM0S 管M7和其中 一个醒0S管Ml 1的漏极或源极相连到灵敏放大器的其中 一个数据端D端； 另一个PM0S管M8和另一个丽0S管M12的漏极或源极相连到灵敏放大器的其中一个 数据端0*端。
所述电位平衡电路由两个PM0S管M9， M10串联组成，串联连接点接到灵敏放大 器判断基准电压VEQ，两个PM0S管的两外一端分别接到灵敏放大器的两个数据端D、 D+端，同时所述两个PM0S管M9， M10的栅极连接在一起接平衡控制信号端L0AD0N。 进一步地，所述电位平衡电路中的PM0S管可以用應0S管来代替。
所述基准电压传送控制电路由一个丽0S管M14和一个PMOS管M5组成；所述丽0S 管M14和一个PM0S管M5的栅极分别相连接到基准电压写入信号WR端和丽R端；所 述PM0SM5管源极或漏极接灵敏放大器判决基准电位VEQ，相应的，漏极或源极接至灵 敏放大器的比较端C0;所述醒OS管M14的源极或漏极接灵敏放大器判决基准电位VEQ，相应的，漏极或源极接至灵敏放大器的另一比较端C1。
所述放大控制电路由一个PM0S管M6和一个NM0SM13组成；所述PM0S管M6的栅 极和所述醒0S管M13的栅极分别相连接到基准电压写入信号WR端和丽R端；所述 PM0S管M6的源极或漏极接VSA信号端，相应的，漏极或源极接至灵敏放大器的比较 端CO;所述NMOS管M13的源极或漏极接地GND，相应的，漏极或源极接至灵敏放大 器的另一比较端C1。
其中，预充放大器101通过预充控制信号的作用，把位线BL预充到固定电位。 如果存储器单元电路100内容有变化，可以迅速使得位线电位发生变化，从而利用灵 敏放大器进行数据放大。如图3所示，当预充控制信号PRE有效，位线BL电位经过 时间tl后达到所需要的电位。 一般情况下，设置该电平大于后续改进锁存放大器103 的判决电平VEQ。
当预充操作结束后，对存储器单元电路100的内容进行提取。当存储器内容为"1" 时，预充电平通过位线BL的寄生电容开始放电，结果使得位线BL电位下降。经过时 间t2后，位线BL电位道到某一电平V1，该电平小于改进的锁存放大器103判决电平 VEQ。相反，如果存储器内为"0"，那么该BL电平并没有明显的变化，经过时间t2 后仍然在预充电平是高于VEQ的。如图3所示，存储器单元100的CELL信号提取有 效时经过时间t2就能够在BL上呈现出改进锁存放大器102能够正确判决的输入信号。
当位线BL上的数据准备好后，数据采样开关的控制信号FI有效，把存储阵列位 线BL上的信号采样到改进锁存放大器103的数据感应端。如图3和图4所示，在FI 进行数据采样的之前，锁存放大器进行平衡操作，即LOADON和NWR都是低电平，其 中丽R和WR互为相反信号。此时M5和M14传送VEQ锁存器放大器放大控制端，信号 LOADON把其数据端D和D"立到固定电平VEQ。因此平衡时，M7， M8， Mil, M12各端 电位相等，都等于判断基准电位VEQ。 一旦FI有效，进行BL数据采样操作时，锁存 放大器D端会感应到BL上相应的电位大小，然后和判断基准电位VEQ进行比较，此 时放大控制信号丽R变为低电平，WR条变为高电平，同时平衡控制信号跳变为高电平。 当FI有效时，锁存放大器有效工作电平应该建立起来，即VSA变为放大器工作电平。 因此，当放大器有效工作控制信号有效，其中WR为高电平，灵敏放大器会迅速把D 端感应得到得数据进行放大和锁存。
当灵敏锁存放大器把存储单元的信息放大且进行锁存后，可以通过写回信号的触发对该数据进行有效的回写，其时序示意如图3所示。该回写电路可以分别对"0"， "l"进行回写。同时还可以实现对"O"， "1"信号的互补回写。当D端数据位"1" 时，回写电路中画0S管M4被打开，此时如果WRB1为"1"就可以向BL回写"1"， 否则回写一个0;同理，当D端数据为"0"， PM0S管打开，可以完成类似的回写操作。 图5为本发明提出的灵敏放大器功能拓展示意图。在存储芯片中，为了减小面积， 可以把灵敏放大器有多个存储阵列共享。本发明提出的灵敏放大器可以由两个存储阵 列201和201*共享。本发明提出的灵敏放大器200的两个数据比较端D和0*分别接 到两条互补的位线BL和BP上，回写电路202和202*分别对两端经灵敏放大器放大 的信号在回写控制信号的作用下把信息写回各自存储阵列的位线。
尽管上述描述已经非常详细，但是这仅仅是本发明原理的说明，很显然本发明不 局限于本文所披露和说明的这个实施例。因此，不超出本发明构思和范围内可作出适
当变化都将包含在本发明的进一步实施例中。
1权利要求
1、一种应用于半导体存储器的灵敏放大器电路，包括预充电电路(101)，高灵敏度锁存放大电路(103)，以及独立的快速选择性回写电路(102)，其特征在于所述预充电电路(101)，高灵敏度锁存放大电路(103)，以及快速选择性回写电路(102)都连接于半导体存储器的存储阵列电路的位线(BL)上，所述位线电压与高灵敏度感应放大器的平衡电压进行比较后，其信号经所述高灵敏度锁存放大电路放大并锁存，然后通过所述快速选择性回写电路控制该信号进行单元内容的选择性回写操作。
2、 如权利要求1所述的应用于半导体存储器的灵敏放大器电路，其特征在于所述预充电电路(101)包括一个预充电NMOS管(Ml)，其栅极接预充电控制信号(PRE);其漏极或源极接预充参考电平(VI)，相应地，源极或漏极接存储阵列位线(BL)。
3、 如权利要求1所述的应用于半导体存储器的灵敏放大器电路，其特征在于所述快速选择性回写电路(102)由一个NMOS管(M4)和一个PMOS管(M3)构成，所述NMOS管(M4)和PMOS管(M3)的栅极相接、漏极相连构成一反相器结构，所述栅极接到灵敏放大器的数据输入/输出端(D端)，输出端接到所述存储阵列的位线(BL)，所述NMOS管(M4)和PMOS管(M3)源极端分别接回写控制信号WRBO端和WRB1端。
4、 如权利要求1所述的应用于半导体存储器的灵敏放大器电路，其特征在于-包括一个数据采样NMOS开关(M2)，其栅极接采样控制信号(FI);其漏极或源极接存储阵列的位线(BL)，相应地，源极或漏极接灵敏放大器的数据输入/输出端(D端)。
5、 如权利要求1所述的应用于半导体存储器的灵敏放大器电路，其特征在于所述高灵敏度锁存放大电路为正反馈锁存结构，同时还包含电位平衡电路，放大控制电路以及基准电压传送控制电路，以及两个相连的PMOS管(M7、 M8)和两个相连的NMOS管(Mll、 M12);所述两个PMOS管(M7、 M8)的栅极分别连接到其的漏极或源极，相应地，该两个PMOS管(M7、 M8)的源极或漏极相连至灵敏放大器的比较端(CO);所述两个NMOS管(Mll、 M12)的栅极分别连接到其的漏极或源极，相应地，该两个NMOS管(Mll、 M12)源极或漏极相连至灵敏放大器的另一比较端(CI);其中一个PMOS管(M7)和其中一个NMOS管(Mil)的漏极或源极相连到灵敏放大器的其中一个数据端(D端)；另一个PMOS管(M8)和另一个NMOS管(M12)的漏极或源极相连到灵敏放大器的其中一个数据端(D+端)。
6、 如权利要求5所述的应用于半导体存储器的灵敏放大器电路，其特征在于所述电位平衡电路由两个PMOS管(M9， M10)串联组成，串联连接点接到灵敏放大器判断基准电压VEQ，两个PMOS管的两外一端分别接到灵敏放大器的两个数据端(D、 0*端)，同时所述两个PMOS管(M9， M10)的栅极连接在一起接平衡控制信号端(LOADON)。
7、 如权利要求6所述的应用于半导体存储器的灵敏放大器电路，其特征在于所述电位平衡电路中的PMOS管可以用NMOS管来代替。
8、 如权利要求5所述的应用于半导体存储器的灵敏放大器电路，其特征在于所述基准电压传送控制电路由一个NMOS管(M14)和一个PMOS管(M5)组成；所述NMOS管(M14)和一个PMOS管(M5)的栅极分别相连接到基准电压写入信号WR端和NWR端；所述PMOS (M5)管源极或漏极接灵敏放大器判决基准电位(VEQ)，相应的，漏极或源极接至灵敏放大器的比较端(CO);所述NMOS管(M14)的源极或漏极接灵敏放大器判决基准电位(VEQ)，相应的，漏极或源极接至灵敏放大器的另一比较端(Cl)。
9、 如权利要求5所述的应用于半导体存储器的灵敏放大器电路，其特征在于所述放大控制电路由一个PMOS管(M6)和一个NMOS (M13)组成；所述PMOS管(M6)的栅极和所述NMOS (M13)的栅极分别相连接到基准电压写入信号WR端和NWR端；所述PMOS管(M6)的源极或漏极接VSA信号端，相应的，漏极或源极接至灵敏放大器的比较端(CO);所述NMOS (M13)的源极或漏极接地(GND)，相应的，漏极或源极接至灵敏放大器的另一比较端(Cl)。
10、 如权利要求1所述的应用于半导体存储器的灵敏放大器电路，其特征在于所述灵敏放大器电路由两个或两个以上的存储单元阵列共享，两个或两个以上的存储阵列的位线分别通过数据采样NMOS开关(M2)连接到所述灵敏放大器的两个数据端(D、 0*端)，用以实现灵敏放大器的最大利用率。
11、一种如权利要求1所述的应用于半导体存储器的灵敏放大器电路的工作方式，其特征在于整个电路工作分为5个阶段进行，分别为电平预充阶段，存储阵列信号感应阶段，灵敏放大器采样阶段，锁存放大阶段以及回写操作阶段；其中具体为，电平预充阶段预充控制信号有效，采样控制信号、回写操作控制信号无效，灵敏放大器处于平衡状态，高灵敏放大器内部电位处处相等且均为灵敏放大器判决基准电位；存储阵列信号感应阶段预充、采样、回写操作控制信号均无效，灵敏放大器仍处于平衡状态；灵敏放大器采样阶段采样控制信号有效，预充、回写操作控制信号无效，灵敏放大器内部工作电平建立，但其仍处于平衡状态；灵敏放大器锁存放大阶段预充、采样、回写操作控制信号均无效，灵敏放大器内部放大控制信号以及工作电平传送信号有效，对采样信号进行有效放大；回写操作阶段预充、采样控制信号无效，回写控制信号有效，通过所述快速选择性回写电路在存储单元位线上回写所需信息。
全文摘要
一种应用于半导体存储器件的高速、低电压、低功耗的灵敏放大器电路，包括高灵敏度锁存放大电路、预充电电路、以及快速选择性回写电路。通过预充电电路对存储单元位线预充到某一合适的电位，在读取数据时存储器内部信息的不同状态可以导致位线电位迅速响应，经过高灵敏度灵敏放大器的放大，把存储信息放大进行后续处理。该电路也可以经过选择性写入操作把信息写入存储单元。本发明的灵敏放大器电路可应用于各种存储器芯片中，电路结构简单、低电压、低功耗、高灵敏度以及工作可靠性高。
文档编号G11C7/06GK101656097SQ200910034400
公开日2010年2月24日 申请日期2009年8月28日 优先权日2009年8月28日
发明者卫 张, 王永寿, 王鹏飞 申请人:苏州东微半导体有限公司