专利名称：不对称灵敏放大器的制作方法
技术领域：
本发明通常涉及一种半导体存储器件，尤其涉及判断存储器单元状态的检测电路。
背景技术：
半导体在集成电路中具有广泛应用，包括个人电脑、音频装置、视频装置、多媒体 装置、数字数据装置、通讯装置等等。在大量上述应用中使用的一种类型的半导体器件是半 导体存储装置，例如静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)、只读存储 器(R0M)、闪存等等。 利用ROM的非易失性以及在无电源的情况下仍能够持续信息存储，因此半导体存 储器装置允许实现大量数据的存储。另一方面，随机存取存储器(RAM)可允许对其中保存 的信息进行快速和随机的存取，但是为易失性，因此需要电源和/或持续的周期更新来维 持信息完整。 半导体存储装置通常以单个存储单元组成的大型两维阵列设置。每行的存储单 元可以由行选择线(通常也称作为字线)进行选择，并且每列的存储单元可以由列选择线 (通常称作为位线)进行选择。位于有源字线和有源位线交叉部的存储单元可以具有写入 其中或者从中写出的信息。 从存储单元中读出信息或者向存储单元写入信息可以由灵敏放大器执行。例如，
通过对连接到存储单元(该存储单元可以是位于有源字线和位线交叉部的存储单元)的位
线上的电压或电流变化进行检测，灵敏放大器可以从存储单元中读出信息。 通常，由于宽电压摆动(或者宽电流摆动)相比小的电压摆动(或小的电流摆动)
可能花费更长的时间出现，因此能够精确判断在使用小电压摆动的存储单元中存储的信息
的灵敏放大器是希望得到的。通过能够利用小电压偏摆，灵敏放大器能够縮短存储器存取
时间，由此改善了半导体存储装置的性能。随着两维阵列存储单元通过将越来越多的存储
单元接合到每个字线和位线而变得更大，由此增加了这些字线和位线的电容性负载，小电
压偏摆变得更为关键。增加的电容性负载减缓了电压的摆动。 图la显示了现有技术的灵敏放大器100。灵敏放大器100使用与非逻辑门105来 判断保存在存储单元中的信息。与非逻辑门105的使用可以导致高的阈值电压，常常大于 100mV(通常在300到400mV的等级上)。这可以显著地影响灵敏放大器100的速度性能， 尤其是随着存储单元的数量增加。 图lb显示了现有技术的单端对称差分灵敏放大器150。灵敏放大器150使用交 叉耦合锁存器155来判断保存在存储单元中的信息。此外，灵敏放大器150包括一对晶体 管(晶体管160和晶体管162)用作传输门(passgate)，优选使用场效应晶体管(FET)，尤 其是N型金属氧化物半导体(NMOS)晶体管。晶体管160和162的栅极端可以耦合到使能 信号"PGENB"上，使能信号"PGENB"可以用来打开或关闭晶体管160和162。
晶体管可以用来耦合或去耦参考电压"VREF"与交叉耦合锁存器155中，同时晶体管160可以用来将字线"BL"的输入与交叉耦合锁存器155中耦合或者去耦。参考电压不 是可容易获得的电压，例如VDD、衬底接地等等。灵敏放大器150从参考电压的电压以及位 线上的电压来判断存储在存储器中的信息。但是，使用并非通常可获得电压的参考电压可 能需要使用额外的电压电源及/或使用连接到包含灵敏放大器150的半导体存储器件上的 外部电压电源。
发明内容
通过本发明实施例判断存储单元的状态，通常能够解决或避免上述及其他问题，
并且通常获得技术优点。 根据本发明的实施例，提供了一种灵敏度放大器。该灵敏放大器包括耦合到位线 BL和反位线(bit line inverse,BLB)上的不均衡交叉耦合锁存器ICL、其沟道耦合到位线 BL与第一输出节点之间的第一栅极FET以及其沟道耦合到BLB与第二输出节点之间的第二 栅极FET。如果所述BL上的值与所述BLB上的值之间的差值超过阈值时，所述不均衡交叉 耦合锁存器输出逻辑低值，并且在所述差值不超过所述阈值时输出逻辑高值。所述不均衡 交叉耦合锁存器包括第一下拉场效应晶体管FET以及第二下拉场效应晶体管FET，其中所 述第一下拉FET的沟道通过使能FET的沟道耦合在第一输出节点与电接地之间，所述第二 下拉FET的沟道通过所述使能FET的沟道耦合在第二输出节点与电接地之间。所述第一下 拉FET的栅极端耦合到所述第二输出节点上，所述第二下拉FET的栅极端耦合到所述第一 输出节点上，以及所述第二下拉FET的沟道宽度大于所述第一下拉FET的沟道宽度。此外， 所述第二栅极FET的沟道宽度大于所述第一栅极FET的沟道宽度。 根据本发明的另一个实施例，提出了一种不对称灵敏放大器。该不对称灵敏放大 器包括第一上拉场效应晶体管FET、第一下拉场效应晶体管FET以及第二上拉场效应晶体 管FET，其中所述第一上拉FET的沟道耦合在电源电压与第一输出节点之间，所述第一下拉 FET的沟道通过使能FET的沟道耦合在所述第一输出节点与电接地之间，所述第二上拉FET 的沟道耦合在所述电源电压与第二输出节点之间。该不对称灵敏放大器还包括第二下拉场 效应晶体管FET、第一栅极FET以及第二栅极FET，其中所述第二下拉FET的沟道通过所述 使能FET的沟道耦合在所述第二输出节点与电接地之间，所述第一栅极FET的沟道耦合在 数据输入与所述第一输出节点之间，所述第二栅极FET的沟道耦合在所述电源电压与所述 第二输出节点之间。所述不对称灵敏放大器还包括第一预充电FET，其中所述第一预充电 FET的沟道耦合在所述第一上拉FET的栅极端与所述第二上拉FET的栅极端之间。第一上 拉FET的栅极端与第一下拉FET的栅极端耦合到所述第二输出节点上，并且所述第二上拉 FET的栅极端与所述第二下拉FET的栅极端耦合到所述第一输出节点上。并且，所述第一栅 极FET的栅极端与所述第二栅极FET的栅极端耦合到栅极控制信号上，以及所述预充电FET 的栅极端耦合到预充电控制信号上。此外，所述第二下拉FET的沟道宽度大于所述第一下 拉FET的沟道宽度，所述第二栅极FET的沟道宽度大于所述第一栅极FET的沟道宽度。
根据本发明的另 一个实施例，提供了 一种存储器装置。存储器装置包括耦合到多 个行线与列线的存储单元阵列、耦合到所述多个行线以及地址解码器的行解码器、耦合到 所述多个列线以及所述地址解码器的列解码器以及耦合到所述列解码器的灵敏放大器。所 述行解码器触发由所述地址解码器提供的行地址解码所选择的行线，所述列解码器触发由所述地址解码器提供的列地址解码所选择的列线。所述灵敏放大器用来检测由所选择的行 线与所选择的列线触发的存储单元中保存的数值，从而通过具有沟道宽度大于第二下拉晶 体管沟道宽度的第一下拉晶体管以增强对所述存储单元中保存的1的检测，以及通过具有 沟道宽度大于第二栅极晶体管沟道宽度的第一栅极晶体管以增强对所述存储单元中保存 的0的检测。所述第一下拉晶体管耦合到第一数据输入上，所述第二下拉晶体管耦合到第 二数据输入上，所述第一数据输入耦合到电源电压上，以及所述第二数据输入耦合到所选 择的列线上，所述第一栅极晶体管耦合到所述第一数据输入上，所述第二栅极晶体管耦合 到所述第二数据输入上。 本发明实施例的优点是縮短了检测存储单元状态所需的时间，从而导致较少的半 导体存储器件存取时间。 本发明实施例的另一个优点是不再需要参考电压，从而简化了半导体存储器件的 设计并帮助减少成本。 本发明实施例的又一个优点是，本发明实施例的偏移电压能够比得上对称灵敏放 大器的偏移电压。 为了更好地理解下文中对本发明的详细描述，上文广泛地概述了本发明的示例实 施例的特征及技术优点。本发明实施例的附加特征和优点将在下面的描述中给出，这些特 征和优点形成本发明保护范围要求的目标。本领域的普通技术人员应当了解，文中公开的 概念与特定实施例可以容易地作为修改或设计其他结构或步骤的基础，以实现本发明相同 的目的。本领域的普通技术人员应当了解，这样的等同结构不脱离如所附权利要求限定的 示例实施例的精神和范围。
为了更全面地理解本发明的示例实施例及其优点，现在将结合附图给出下面的详 细说明，其中 图la为现有技术中利用逻辑门来判断存储单元状态的灵敏放大器结构示意图； 图lb为现有技术中单端对称差分灵敏放大器的结构示意图' 图2a为不对称灵敏放大器的方框图； 图2b为不对称灵敏放大器的详细示意图； 图3为不对称灵敏放大器的时序图； 图4a和图4b为不对称灵敏放大器的详细时序图； 图5a为不对称灵敏放大器进行下拉晶体管的各种灵敏电压和沟道宽度的零检测 表格； 图5b为不对称灵敏放大器进行栅晶体管各种灵敏电压和沟道宽度的零检测表 格； 图6为用于各种不同灵敏放大器构造的多个灵敏放大器偏移电压值表； 图7为用于各种不同灵敏放大器构造的有故障位计数-灵敏放大器偏移电压的数
据图表； 图8a为存储器系统示意图；以及 图8b为部分存储器系统的详细示意图。
具体实施例方式
下面，将对本发明的优选实施例的实现及使用做出讨论。但是，应当了解本发明提供许多可应用的发明概念，这些发明概念可以体现在各种特定环境下。文中讨论的特定实施例仅阐述了本发明的实现及使用的特定方式，并不用来限制本发明的保护范围。
实施例将在特定环境中描述，即用于SRAM半导体存储装置的单端灵敏放大器。但是，本发明也应用于其他类型的半导体存储装置，例如ROM、DRAM、闪存等的灵敏放大器。
图2a显示了不对称灵敏放大器200的方框图。不对称灵敏放大器200可以用于判断半导体存储装置，例如SRAM、 DRAM、 ROM、闪存等中保存的信息，不对称灵敏放大器200包括不均衡交叉耦合锁存器205，其中不均衡交叉耦合锁存器205能够用于判断耦合到存储单元的字线BL和位线闩(bit line bar, BLB)的数据输入之间的差值，并产生表示存储单元中存储的信息(或者反相信息)的输出Q(或者输出闩-output bar，QB)。但是，由于不对称灵敏放大器200为单端灵敏放大器，不均衡交叉耦合锁存器205的其中一个数据输入，例如耦合到位线闩BLB的数据输入可以连接到电压电源上。根据实施例，耦合到位线闩BLB的数据输入可以连接到VDD上。在替换实施例中，耦合到位线闩BLB的数据输入可以连接到衬底接地，或者一些其他在半导体存储装置中可用的电压电源上。通常，不对称灵敏放大器200不需要单独的电压电源来提供在半导体存储装置其他位置不使用的参考电压。而是使用在半导体存储装置中可用的电压电源，由此减少硬件要求和复杂性。
—对栅极(栅极210和栅极212)可以用来控制位线BL和位线闩BLB向不均衡交叉耦合锁存器205中或自不均衡交叉耦合锁存器205的传送。栅极对可以由单个使能控制信号PGENB控制。或者，栅极对可以由单独的使能控制信号控制。例如PGENB 1和PGENB2。如图2a所示，栅极210控制信号BL向不均衡交叉耦合锁存器205中的传送，并且栅极212控制信号BLB向不均衡交叉耦合锁存器205中的传送。在栅极210和212更靠近不均衡交叉耦合锁存器205的一侧，信号BL和BLB可以分别标记为BLJN和BLB_IN。除了表示信号名称之外，BLJN和BLB_IN也可以在讨论中用来命名对应的电节点。
此外，承载数据输入的信号线的预充电(和调整)由控制信号PRECHARGE控制，同时不均衡交叉耦合锁存器205可以由使能控制信号ENABLE启动(例如允许运行)。在执行对存储单元中存储信息的判断操作之前，PRECHARGE控制信号允许数据输入达到特定的电压电位。例如，PRECHARGE控制信号可以使数据输入达到VDD。 图2b显示了不对称灵敏放大器200的详细示意图。栅极210和212可以使用单个晶体管实现，例如场效应晶体管，最好是P型金属氧化物半导体(PMOS)晶体管，如图2b所示，其栅极端连接到PGENB控制信号。类似地，通过建立或断开依赖ENABLE控制信号的电流路径，晶体管215 (场效应晶体管，例如N型金属氧化物半导体NMOS晶体管)可以用来启动不对称灵敏放大器200的运行。晶体管220和222可以用来预充电和调整数据输入为VDD。晶体管220和222可以使用场效应晶体管实现，例如栅极端连接到PRECHARGE控制信号的PMOS晶体管。或者，可以使用NMOS晶体管代替PMOS晶体管。 不均衡交叉耦合锁存器205包括两个交叉耦合的反相器(第一反相器223和第二反相器224)，其中每个反相器包括场效应晶体管，例如串联连接的NOMS晶体管和PMOS晶体管。第一反相器223包括PMOS晶体管225和NMOS晶体管230，其中PMOS晶体管225的源
8极端连接到VDD上，NMOS晶体管230的源极端连接到晶体管215上，以及PMOS晶体管225与画OS晶体管230的漏极端连接在一起。第二反相器224包括场效应晶体管，例如PMOS晶体管227和NMOS晶体管232，其中PMOS晶体管227的源极端连接到VDD上，NMOS晶体管232的源极端连接到晶体管215上，以及PMOS晶体管227与NMOS晶体管232的漏极端连接在一起。当发出PRECHARGE控制信号时，作为场效应晶体管，最好是PMOS晶体管的晶体管235可以用来将PMOS晶体管225、 PMOS晶体管227、 NMOS晶体管230以及NMOS晶体管232的栅极连接在一起，从而有效地均衡这些晶体管以及不对称灵敏放大器200的输出。
虽然图中显示了单个晶体管，但是NMOS晶体管230和NMOS晶体管232可以实现为并行排列的多NMOS晶体管。通常，使用并行的多晶体管可以帮助增加晶体管的电流处理能力。类似地，PMOS晶体管225和PMOS晶体管227可以实现为并行排列的多PMOS晶体管，并且晶体管210和212也可以实现为并行排列的多PMOS晶体管。 交叉耦合的两个反相器包括连接到PMOS晶体管225和NMOS晶体管230的漏极端(第一反相器223的输出，也是电节点BL_IN)，其中PMOS晶体管225和NMOS晶体管230的漏极端连接到PMOS晶体管227和NMOS晶体管232的栅极端(第二反相器224的输入)，同时PMOS晶体管227和NMOS晶体管232的漏极端(第二反相器224的输出，也是电节点BLB_IN)连接到PMOS晶体管225和NMOS晶体管230的栅极端(第一反相器223的输入)。此外，PMOS晶体管235的源极和漏极端可以连接到第一反相器223和第二反相器224的输入端，同时其栅极端可以连接到PRECHARGE控制信号上。不对称灵敏放大器200的输出(Q)可以在电节点BL_IN(第一反相器223的输出)处获得，同时不对称灵敏放大器200的输出闩(QB)可以在电节点BLBJN(第二反相器224的输出)处获得。不对称灵敏放大器200的输出可以被锁存或缓存，以保持其数值用于后续使用。 当晶体管215由ENABLE控制信号开启时，根据电节点BL_IN和BLBJN处的电压电位的差值(如果有)，电节点BL_IN或BLB_IN的任意一个被拉至VSS，同时另一个电节点BLJN或BLBJN被拉至VDD。例如，如果电节点BL_IN比BLB_IN低多于灵敏电压(V)的电压电位时，则电节点BL_IN可以由NMOS晶体管230拉至VSS，同时当晶体管215开启时，电节点BLB_IN由PMOS晶体管227拉至VDD。但是，如果电节点BL_IN和电节点BLB_IN位于大约相同的电压电位，则电节点BL_IN可以被拉至VDD，以及电节点BLB_IN可以被拉至VSS。
图3显示了一系列的信号轨迹，以显示不对称灵敏放大器200的操作。第一轨迹305显示了 PRECHARGE控制信号，第二轨迹310显示了 PGENB控制信号(该信号可以是PGEN控制信号的反向信号)，并且第三轨迹315显示了 Bl和BLB信号的覆盖图。BL与BLB信号的覆盖允许用来比较这两种信号。第四轨迹320显示了 BLJN和BLB_IN电节点的覆盖图，第五轨迹325显示了 ENABLE控制信号，以及第六轨迹330显示了不对称灵敏放大器200的输出(Q)。最后，第七轨迹335显示了流经NMOS晶体管230和232的电流。
在不对称灵敏放大器200判断存储单元中保存的信息之前，需要对不对称灵敏放大器200的数据输入进行预充电。这可以通过例如开启晶体管220、222和235从而耦合数据输入到VDD上以及均衡数据输入来实现。PRECHARGE控制信号的发出例如第一轨迹305的脉冲340所示。在允许数据输入预充电以及均衡之后，通过开启PMOS晶体管210和212，可以允许信号BL(例如耦合到存储单元的数据输出端)与BLB(例如耦合到VDD)传送到不对称灵敏放大器200中。这种情况例如第二轨迹310的下降沿342所示。
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第三轨迹315显示了信号BL和BLB的数值，其中当被检测存储单元存储零时，BL为低(如图所示电平346)以及BLB为高(如图所示电平344)。由于，信号BLB连接到VDD上，因此其可以总是保持为高电平。第四轨迹320显示了电节点BLJN的值。当发出PRECHARGE控制信号(例如脉冲340)时，电节点BL_IN和BLB_IN的值稍微增加，并且然后一旦发出PGENB控制信号(例如下降沿342)，则数值下降。随着PGENB控制信号的发出，通过信号BLB (该信号与VDD连接)，电节点BLB_IN可以下拉到VDD，并且通过信号BL (在该点上该信号具有较低数值)，电节点BLJN可以下拉至VDD-V。图4a显示了第四轨迹320中标示部分350的详细示意图，其中轨迹405显示了电节点BLB_IN以及轨迹410显示了电节点BL_IN。
流经NMOS晶体管230的电流ID。可以表示如下,—丄 广 ff、
乂DO — 丄OT r
2 V厶
乂o 其中n为电荷载流子移动率，C。x为j道宽度及长度，Ves。为栅_源极电压，以及VTHN。的电流Im可以表示如下
班极氧化电容，W和L为NMOS晶体管230的沟为阈值电压。类似地，流经NMOS晶体管232 /01=|〃 .Cm
、T 当检测1时，电节点BL_IN约等于VDD，这表示ID。 < IIN约等于VDD-V，这表示ID。 > IDI。换言之，当检测1时，ID。与IE
当检测0时，电节点BL—的比值可以表示如下
—「 一「
D丄 缀 ^r細
)2
1时，IDI与ID。之比大于1，当检测0时，ID
一 J/— 「 其中VOT为电节点COM的电压，全
与工do之比小于1。 返回参考图3，在发出PGENB控制信号之后并且在电节点BL_IN和BLB_IN稳定之后的期间内，可以发出ENABLE控制信号(例如图示的脉冲348)。当发出ENABLE控制信号时，电节点BL_IN(大约VDD-V)与BLB_IN(大约VDD)之间的差值可能导致电节点BLJN被NMOS晶体管230下拉至VSS，并且电节点BLB_IN被PMOS晶体管227拉至VDD。电节点BL_IN和/或BLBJN然后可以被锁存，以生成不对称灵敏放大器200的输出。例如，电节点BL_IN和/或BLBJN的锁存可以在启动不对称灵敏放大器200的同时发生，例如在垂直线352标示的时间处。由于电节点BL_IN的锁存状态为不对称灵敏放大器200的输出，因此不对称灵敏放大器200的输出保持为较低数值，即使随后电节点BLB_IN的值改变。第四轨迹320的部分354显示了电节点BL_IN和BLB_IN分别被拉至VSS和VDD。 如图3的后面部分所示，信号BL(第三轨迹315)从低数值改变为高数值(由于连接到VDD上，信号BLB仍保持为高电压)。然后，在发出PRECHARGE控制信号(例如脉冲360)之后，第四轨迹320显示电节点BLJN和BLBJN通过连接到VDD上被稍微上拉。然后，在发出PGENB控制信号(例如下降沿362)之后，第四轨迹320显示电节点BL_IN和BLB_IN被下拉至VDD。由于电节点BL_IN(大约VDD)和BLB_IN(大约VDD)之间基本上不存在差值，即，差值小于检测电压(V)，因此在电节点BLB_IN被NMOS晶体管232拉至VSS的同时，电节点BL_IN被PMOS晶体管225拉至VDD。由于电节点BL_IN的锁存状态为不对称灵敏放大器200的输出，因此不对称灵敏放大器200的输出切换到高电压。图4b显示了第四轨迹320中标示部分370的详细示意图，其中轨迹450显示了电节点BLB_IN与BLJN基本上位于相同的电压电位。现在返回参考图3，第四轨迹320的部分372显示了电节点BL_IN和BLB_IN分别被拉至VDD和VSS。 现在参考图2b，根据实施例，不对称灵敏放大器200中PMOS和NMOS晶体管的沟道长度可以基本上相同。但是，为了检测0， NMOS晶体管232与PMOS晶体管212的沟道宽度可以不同于不对称灵敏放大器200中其他PMOS和NMOS晶体管的沟道宽度。优选地，NMOS晶体管232与PMOS晶体管212的沟道宽度可以大于不对称灵敏放大器200中其他PMOS和NMOS晶体管的沟道宽度。通常，晶体管沟道的加宽增加了晶体管处理更大电流的能力，即增强了晶体管。 通常，NMOS晶体管232与其他NMOS晶体管的沟道宽度比以及PMOS晶体管212与其他PMOS晶体管的沟道宽度比，可以取决于用来制造不对称灵敏放大器200的工艺技术。但是，NMOS晶体管232与其他NMOS晶体管的沟道宽度比的可能范围可以从大约1. 1 : 1到大约3. 5 : l，其中默认沟道宽度为lum，同时PMOS晶体管212与其他PMOS晶体管的沟道宽度比的可能范围可以从大约1 : 1到大约1.7 : 1，其中默认沟道宽度为400um。
改变NMOS晶体管232的沟道宽度可以改变流经该晶体管的电流IDI，并且改变IDI与ID。的比值，从而影响了公式(1)
/ (『/ - F— K )2 f = L, ,、 二" — 7 — tT' V增加顺OS晶体管232的沟道宽度可增加
lM，并且使得不均衡交叉耦合锁存器205更加不均衡用于检测存储单元中的1。
NMOS晶体管232可以用来将电节点BLBJN下拉至VSS(低电压值)。因此，放大NMOS晶体管232可以降低将电节点BLB_IN下拉为VSS的难度。但是，更容易将电节点BLB_IN下拉至VSS，可以使得不对称灵敏放大器200更难于正确地检测存储单元中存储的0，该检测需要电节点BL_IN下拉至VSS。 图5a显示了检测电压V的范围以及画OS晶体管232沟道宽度范围对正确检测存储单元中保存的0的能力影响的表格500。表格500的行表示了范围从5mV到90mV的不同检测电压V，同时表格500的列表示范围从1. lum到3. 5um的NMOS晶体管232的不同沟道宽度。随着NMOS晶体管232的沟道宽度从1. lum到3. 5um变化，不对称灵敏放大器200中其他NMOS晶体管的沟道宽度维持在大约1. Oum。例如，行505表示90mV的偏移电压V，以及列510表示1. lum的沟道宽度。 表格500中的各个单元显示具有对应检测电压V和NMOS晶体管232沟道宽度的不对称灵敏放大器200是否能够正确地检测存储单元中保存的0。如表格500所示，随着沟道宽度的增加，需要更大的检测电压来成功地检测存储单元中保存的0。例如，在沟道宽度为1. lum的情况下，需要10mV的检测电压V以成功地检测存储单元中保存的0。但是，对于沟道宽度为3. 5um的情况，则需要80mV的检测电压V以成功地检测存储单元中保存的0。因此，通过增加NMOS晶体管232的沟道宽度来改善对存储单元中保存的1的检测，可能导致必须增加检测电压来保持成功检测0的能力。
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现在返回参考图2b，虽然增加NM0S晶体管232的沟道宽度可以改善检测存储单元中保存的1的能力，但是改善检测1的能力引起检测O的花费，然而可以通过增加PMOS晶体管212的沟道宽度来抵消由NMOS晶体管212沟道宽度的增加导致的对存储单元中保存的0检测的消极影响。PMOS晶体管212沟道宽度的增加可以改变NMOS晶体管230的栅-源极电压，由此影响检测存储单元中存储的0的能力。 图5b显示了检测电压V的范围以及PMOS晶体管212沟道宽度范围对正确检测存储单元中保存的0的能力影响的表格550。表格550的行表示了范围从2. 5mV到80mV的不同检测电压V，同时表格550的列表示范围从400um到600um的PMOS晶体管212不同沟道宽度。例如，行555表示80mV的检测电压，以及列560表示400um的沟道宽度。
表格550中的各个单元显示具有对应检测电压和PMOS晶体管212沟道宽度的不对称灵敏放大器200是否能够正确地检测存储单元中保存的0。例如，在沟道宽度为400um的情况下，需要45mV的检测电压以成功地检测存储单元中保存的0。但是，对于沟道宽度为600um的情况，则需要5mV的检测电压以成功地检测存储单元中保存的0。因此，通过增加PMOS晶体管212的沟道宽度，可以获得对存储单元中保存的0的检测改善。
图6显示了用来比较现有单端对称差分灵敏放大器150 (图lb)和本发明实施例的不对称灵敏放大器200的表格600。利用现有单端对称差分灵敏放大器150和不对称灵敏放大器200的统计仿真，可以获得由表格600所示数据。表格600的行表示不同的灵敏放大器配置，其中行605显示用于现有单端对称差分灵敏放大器150的数据，以及行607和609显示用于具有NMOS晶体管232和PMOS晶体管212不同沟道宽度的不对称灵敏放大器200的信息。表格600的列表示不同的晶体管几何数值以及灵敏放大器偏移电压值，其中列610显示了用于NMOS晶体管232和PMOS晶体管212的不同沟道宽度(对于现有单端对称差分灵敏放大器150，用于NMOS晶体管的沟道宽度设置为默认1. Oum，以及用于PMOS晶体管的沟道宽度设置为默认520um)，列615显示了灵敏放大器偏移电压的标准偏差值，列617显示了灵敏放大器偏移电压的平均值，以及列619显示了灵敏放大器偏移电压的6倍标准偏移。 表格600显示，具有1. 2um沟道宽度的NMOS晶体管232和620nm沟道宽度的PMOS晶体管212的不对称灵敏放大器200，其具有的灵敏放大器偏移电压值基本上与现有单端对称差分灵敏放大器150的灵敏放大器偏移电压类似，双方分别具有12. 3721mV与12. 6709mV的平均灵敏放大器偏移电压、9. 1425mV与9. 3153mV的灵敏放大器偏移电压中的标准偏移、以及54. 855mV与55. 892mV的灵敏放大器偏移电压中的6倍标准偏移。
图7显示了默认位计数(FBC)与单位为mV的灵敏放大器偏移电压的数据图表700，其中数据通过统计仿真获得，其中FBC是存储在存储单元中数值被不正确检测的时间计数。第一轨迹705显示了具有NMOS晶体管沟道宽度默认设置为1. Oum以及PMOS晶体管的沟道宽度设置为默认520um的现有单端对称差分灵敏放大器150的结果，以及第二轨迹710显示了具有NMOS晶体管232沟道宽度为1. 2um和PMOS晶体管212沟道宽度为620um的不对称灵敏放大器200的结果。这些轨迹显示了在从lmV到50mV的灵敏放大器偏移电压范围的上方，用于两个灵敏放大器的默认位计数大约相等。数据图表700还可以用来例如从可接受的默认位计数中选择灵敏放大器偏移电压。 图8a显示了存储器系统800。存储器系统800包括用于存储信息的存储器阵列
12805。通常，存储器阵列805包含大量以二维矩阵排列的单个存储单元。单个存储单元可以由行编号和列编号赋址。存储器单元800还包括地址解码器810，用于将存储地址解码为行编号与列编号。地址解码器810可以直接判断存储器地址的行号与列号，并将行编号提供给选择存储器阵列805中行的行解码器815。类似地，列解码器根据地址解码器810提供的列编号可以选择存储器阵列805中的列。灵敏放大器825可以用来检测由存储地址指定的存储单元中保存的信息。灵敏放大器825可以使用不对称灵敏放大器200执行。
图8b显示了具有存储阵列805的部分存储器系统800的详细示意图。存储器阵列805包括二维存储单元阵列，每个存储单元耦合到行线与列线上。例如，行线850与列线855耦合到存储单元860上。当行线850与列线855均被激活时，存储单元860可以变为有源。当地址解码器810提供行编号与列编号时，行解码器815与列解码器820分别激活单个行线与列线。(以电荷形式)存储在存储单元中的信息可以对列线的电压电平产生影响。可以是灵敏放大器检测的列线电压电平的变化来判断存储在存储单元中的信息。灵敏放大器825可以通过例如列线855来检测存储单元860中保存的信息。虽然上文公开了通过列线检测存储单元中保存的信息，但是也可以改变存储器阵列805的配置，从而使用行线检测保存在存储单元中的信息。 虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。
权利要求
一种灵敏放大器，包括耦合到位线BL和反位线BLB上的不均衡交叉耦合锁存器ICL，所述不均衡交叉耦合锁存器被配置用于在所述位线上的值与所述反位线BLB上的值之间的差值超过阈值时输出逻辑低值，以及在所述差值不超过所述阈值时输出逻辑高值，所述不均衡交叉耦合锁存器包括第一下拉场效应晶体管FET，所述第一下拉FET的沟道通过使能FET的沟道耦合在第一输出节点与电接地之间，以及第二下拉场效应晶体管FET，所述第二下拉FET的沟道通过所述使能FET的沟道耦合在第二输出节点与电接地之间；第一栅极FET，所述第一栅极FET的沟道耦合在所述BL与所述第一输出节点之间；以及第二栅极FET，所述第二栅极FET的沟道耦合在所述BLB与所述第二输出节点之间；其中所述第一下拉FET的栅极端耦合到所述第二输出节点上；其中所述第二下拉FET的栅极端耦合到所述第一输出节点上；其中所述第二下拉FET的沟道宽度大于所述第一下拉FET的沟道宽度；以及其中所述第二栅极FET的沟道宽度大于所述第一栅极FET的沟道宽度。
2. 如权利要求1所述的灵敏放大器，其中所述不均衡交叉耦合锁存器还包括 第一上拉场效应晶体管FET，所述第一上拉FET的沟道耦合在电源电压与所述第一输出节点之间，以及第二上拉场效应晶体管FET，所述第二上拉FET的沟道耦合在所述电源电压与所述第 二输出节点之间。
3. 如权利要求2所述的灵敏放大器，还包括被配置用于响应预充电控制信号在所述BL 和所述BLB上激活特定充电操作的预充电电路，所述预充电电路包括第一预充电FET，所述第一预充电FET的沟道耦合在所述第一上拉FET的栅极端与所述 第二上拉FET的栅极端之间；第二预充电FET，所述第二预充电FET的沟道耦合在所述电源电压与所述第一输出节 点之间；第三预充电FET，所述第三预充电FET的沟道耦合在所述电源电压与所述第二输出节 点之间；以及其中所述第一预充电FET、所述第二预充电FET以及所述第三预充电FET的栅极端耦合 到所述预充电控制信号。
4. 如权利要求1所述的灵敏放大器，其中所述BLB耦合到所述电源电压。
5. 如权利要求1所述的灵敏放大器，其中所述阈值电压为灵敏放大器偏移电压。
6. 如权利要求1所述的灵敏放大器，其中所述第二下拉FET包括多个并行排列的下拉 FET ;所述第二栅极FET包括多个并行排列的栅极FET。
7. —种不对称灵敏放大器，包括第一上拉场效应晶体管FET，所述第一上拉FET的沟道耦合在电源电压与第一输出节 点之间；第一下拉场效应晶体管FET，所述第一下拉FET的沟道通过使能FET的沟道耦合在所述第一输出节点与电接地之间；第二上拉场效应晶体管FET，所述第二上拉FET的沟道耦合在所述电源电压与第二输 出节点之间。第二下拉场效应晶体管FET，所述第二下拉FET的沟道通过所述使能FET的沟道耦合在 所述第二输出节点与电接地之间；第一栅极FET，所述第一栅极FET的沟道耦合在数据输入与所述第一输出节点之间； 第二栅极FET，所述第二栅极FET的沟道耦合在所述电源电压与所述第二输出节点之间；第一预充电FET，所述第一预充电FET的沟道耦合在所述第一上拉FET的栅极端与所述 第二上拉FET的栅极端之间；其中所述第一上拉FET的栅极端与所述第一下拉FET的栅极端耦合到所述第二输出节 点上；其中所述第二上拉FET的栅极端与所述第二下拉FET的栅极端耦合到所述第一输出节 点上；其中所述第一栅极FET的栅极端与所述第二栅极FET的栅极端耦合到栅极控制信号上；其中所述预充电FET的栅极端耦合到预充电控制信号上； 其中所述第二下拉FET的沟道宽度大于所述第一下拉FET的沟道宽度；以及 其中所述第二栅极FET的沟道宽度大于所述第一栅极FET的沟道宽度。
8. 如权利要求7所述的不对称灵敏放大器，其中所有上拉FET的沟道长度基本上相等； 和/或所有下拉FET的沟道长度基本上相等。
9. 如权利要求1或7所述的不对称灵敏放大器，其中所述第二下拉FET的沟道宽度与 所述第一下拉FET的沟道宽度之比在大约1. 1 : 1到大约3. 5 : 1的范围之间。
10. 如权利要求1或7所述的不对称灵敏放大器，其中所述第二栅极FET的沟道宽度与 所述第一栅极FET的沟道宽度之比在大约1. 1 : 1到大约1. 7 : 1的范围之间。
11. 如权利要求7所述的不对称灵敏放大器，还包括第二预充电FET，所述第二预充电FET的沟道耦合在所述电源电压与所述第一输出节 点之间；第三预充电FET，所述第三预充电FET的沟道耦合在所述电源电压与所述第二输出节 点之间；以及其中所述第二预充电FET以及所述第三预充电FET的栅极端耦合到所述预充电控制信 号上。
12. 如权利要求7所述的不对称灵敏放大器，其中所述第一上拉FET、所述第二上拉 FET、所述第一预充电FET、所述第一栅极FET以及所述第二栅极FET为P型金属氧化物半导 体FET，并且其中所述第一下拉FET、所述第二下拉FET以及所述使能FET为N型金属氧化 物半导体FET。
13. —种存储器装置，包括 耦合到多个行线与列线的存储单元阵列；耦合到所述多个行线以及地址解码器的行解码器，所述行解码器被配置用来触发由所述地址解码器提供的行地址解码所选择的行线；耦合到所述多个列线以及所述地址解码器的列解码器，所述列解码器被配置用来触发 由所述地址解码器提供的列地址解码所选择的列线；耦合到所述列解码器的灵敏放大器，所述灵敏放大器被配置用来检测由所选择的行线 与所选择的列线触发的存储单元中保存的数值，从而通过具有沟道宽度大于第二下拉晶体 管沟道宽度的第一下拉晶体管来增强对所述存储单元中保存的1的检测，以及通过具有沟 道宽度大于第二栅极晶体管沟道宽度的第一栅极晶体管来增强对所述存储单元中保存的O 的检测，其中所述第一下拉晶体管耦合到第一数据输入上，所述第二下拉晶体管耦合到第 二数据输入上，所述第一数据输入耦合到电源电压上，所述第二数据输入耦合到所选择的 列线上，并且所述第一栅极晶体管耦合到所述第一数据输入上，所述第二栅极晶体管耦合 到所述第二数据输入上。
14. 如权利要求13所述的存储器装置，其中所述第一下拉晶体管的沟道通过使能晶体 管的沟道耦合在第一输出节点与电接地之间，其中所述第二下拉晶体管的沟道通过所述使 能晶体管的沟道耦合在第二输出节点与电接地之间，其中所述第一栅极晶体管的沟道耦合 在所述第一数据输入与所述第一输出节点之间，以及其中所述第二栅极晶体管的沟道耦合 在所述第二数据输入与所述第二输出节点之间。
15. 如权利要求14所述的存储器装置，其中所述灵敏放大器还包括 第一上拉晶体管，所述第一上拉晶体管的沟道耦合在电源电压与所述第一输出节点之间；第二上拉晶体管，所述第二上拉晶体管的沟道耦合在所述电源电压与所述第二输出节 点之间；第一预充电晶体管，所述第一预充电晶体管的沟道耦合在所述第一上拉晶体管的栅极 端与所述第二上拉晶体管的栅极端之间；第二预充电晶体管，所述第二预充电晶体管的沟道耦合在所述电源电压与所述第一输 出节点之间；第三预充电晶体管，所述第三预充电晶体管的沟道耦合在所述电源电压与所述第二输 出节点之间；以及其中所述第一预充电晶体管、所述第二预充电晶体管以及所述第三预充电晶体管的栅 极端耦合到预充电控制信号上。
全文摘要
一种用来判断存储单元状态的检测电路，包括灵敏放大器。灵敏放大器包括不均衡交叉耦合锁存器、其沟道耦合到位线BL与第一输出节点之间的第一栅极FET以及其沟道耦合到BLB与第二输出节点之间的第二栅极FET。不均衡交叉耦合锁存器被包括位于第一输出节点与连接到电接地的使能FET之间的第一下拉FET，以及位于第二输出节点与使能FET之间的第二下拉FET。第二下拉FET与第二栅极FET的沟道宽度大于第一下拉FET的沟道宽度与第一栅极FET的沟道宽度，从而增强对连接到灵敏放大器的存储单元中保存的1和0的检测能力。
文档编号G11C8/10GK101770802SQ200910177850
公开日2010年7月7日 申请日期2009年9月28日 优先权日2008年12月31日
发明者林书玄, 陈彝梓 申请人:台湾积体电路制造股份有限公司