专利名称：半导体存储装置的内部电压产生电路的制作方法
技术领域：
本发明的实施例涉及一种半导体存储装置，且尤其涉及在半导体存储装置中使用 的内部电压产生电路。
背景技术：
一般而言，半导体存储装置使用从半导体存储装置的外部所供应的外部电压来产 生驱动半导体存储装置的内部电路所需的电压。在半导体存储装置中所产生的电压称为内部电压，且产生半导体存储装置中的内 部电压的电路称为内部电压产生电路。现有的内部电压产生电路比较内部电压与参考电压，并根据比较结果来执行电压 调整以增加或减少内部电压。因此，内部电压产生电路包括比较电路，其用来比较内部电压电平与参考电压电平。比较电路比较参考电压电平与内部电压电平，然后输出输出信号。该输出信号被 产生为在外部电压电平与接地电压电平之间摆动的数字信号。此外，假设内部电压产生电路是当比较电路的输出信号转变至接地电压电平时增 加内部电压电平的电路，它按照这样一种方式设计当比较电路的输出信号为接地电压电 平时，内部电压必须尽可能快速地增加，以使该内部电压达到目标电压电平。尽管此内部电压产生电路可具有内部电压电平快速增加至目标电压电平的优点， 但它具有一个缺点因为内部电压的增量的量较大，所以内部电压可能高于目标电压。
发明内容
在此描述半导体存储装置的内部电压产生电路，其能够防止内部电压高于目标电 平。根据一个实施例，半导体存储装置的内部电压产生电路包括内部电压电平检测 单元，其配置成比较内部电压与目标电压，然后产生检测信号，以及内部电压电平控制单 元，其配置成根据检测信号的电压电平来控制内部电压，其中内部电压电平检测单元配置 成根据内部电压与目标电压之间的电压差来控制检测信号的摆幅宽度。根据另一实施例的半导体存储装置的内部电压产生电路，其中该内部电压产生电 路产生当内部电压低于目标电压时被使能的检测信号，且当使能的检测信号的电压电平变 低时增加内部电压的增量范围，该内部电压产生电路包括检测信号电平控制器，其用来当 内部电压与目标电压间的电压差超过预定电压电平差时降低检测信号，其中降低的检测信
4号低于当内部电压与目标电压之间的电压差低于预定电压电平差时所产生的检测信号。根据另一实施例，半导体存储装置的内部电压产生电路包括比较单元，其配置成 通过比较内部电压与参考电压来产生初步检测信号；A/D(模拟/数字)转换单元，其配置 成根据内部电压的电压电平产生码；码电压产生单元，其配置成输出对应于码的码电压； 码检测单元，其配置成产生当码的值低于预定码值时被使能的控制信号；控制电压电平控 制单元，其配置成当控制信号被使能时产生在接地电压电平的控制电压，且当控制信号被 禁止时产生对应该码电压的控制电压；驱动单元，其配置成通过接收外部电压及控制电压 作为驱动电压、并然后驱动初步检测信号来输出检测信号；以及内部电压电平控制单元，其 配置成当检测信号的电压电平变低时增加内部电压。以下在章节“具体实施方式
”中描述这些及其它特征、方面及实施例。
从以下结合附图的详细描述，将更清楚了解本公开文件的主题的以上及其它方 面、特征及其它优点，其中图1是根据一个实施例的示意方块图，其举例说明在半导体存储装置中的内部电 压产生电路的示例的结构；图2是举例说明图1的控制电压产生单元的示例的结构的电路图；图3是举例说明图1的驱动单元的示例的结构的电路图；图4是举例说明图1的内部电压电平控制单元的示例的结构的电路图；图5是根据另一实施例的示意方块图，其举例说明在半导体存储装置中的内部电 压产生电路的示例的结构；图6是举例说明图5的码电压产生单元的示例的结构的电路图；及图7是举例说明图5的码检测单元的示例的结构的电路图。
具体实施例方式如图1所示，根据一个实施例的半导体存储装置的内部电压产生电路100可包括 内部电压电平检测单元200及内部电压电平控制单元300。该示例性内部电压电平检测单元200可比较内部电压‘V_int’与内部电压‘V_ int’的目标电平，然后输出检测信号‘det’。此时，内部电压电平检测单元200配置成根据 内部电压‘V_int’与目标电压间的电压差来控制检测信号‘det’的摆幅宽度。该示例性内部电压电平控制单元300可根据检测信号‘det’的电压电平来控制内 部电压‘V_int’。更详细来说，当内部电压‘V_int’低于目标电压时，内部电压电平检测单元200配 置成使能检测信号‘det’并根据内部电压‘V_int’与目标电压间的电压差来控制检测信号 ‘det，的电压电平。内部电压电平检测单元200可包括比较单元210、控制电压产生单元220及驱动 单元230。比较单元210通过比较内部电压‘V_int’与参考电压‘Vref’来产生初步检测信 号 ‘det—pre，。
控制电压产生单元220通过比较内部电压‘V_int’与参考电压‘Vref’来确定控 制电压‘V_ctrl’的电压电平。例如当内部电压‘V_int’与参考电压‘Vref’间的电压差 超过预定电压电平时，控制电压产生单元220产生这样的控制电压‘V_ctrl’，其低于当内 部电压‘V_int’与参考电压‘Vref’之间的电压差低于预定电压电平时所产生的控制电压。驱动单元230将检测信号‘det_pre’驱动至控制电压‘V_ctrl，的电压电平，然后 输出已驱动的电压作为检测信号‘det’。控制电压产生单元220及驱动单元230控制检测信号‘det’的电压电平。因此， 控制电压产生单元220及驱动单元230的结合可合并成检测信号电平控制器。如图2所示，控制电压产生单元220可包括第一电压分割单元221、第二电压分 割单元222、电压检测单元223及控制电压电平控制单元224。第一电压分割单元221通过分割参考电压‘Vref，来产生参考分压‘V_dvl，。第一电压分割单元221可包括第一及第二电阻器Rll及R12，它们彼此串联地耦 合。参考电压‘Vref’和接地电压‘VSS’分别施加在第一电压分割单元221的终端上。此 时，参考分压‘V_dvl’从在第一电阻器Rll和第二电阻器R12间的连接节点输出。第二电压分割单元222通过分割内部电压‘V_int’来产生内部分压‘V_dv2’。第二电压分割单元222可包括第三及第四电阻器R13及R14，它们彼此串联地耦 合。内部电压‘V_int’和接地电压‘VSS’施加在第二电压分割单元222的终端上。此时， 内部分压‘V_dv2’从在第三电阻器R13和该第四电阻器R14间的连接节点输出。电压检测单元223检测内部分压‘V_dv2’，然后产生控制信号‘Ctrl’。例如当内 部分压‘V_dv2’低于预定电压电平时，电压检测单元223使能控制信号‘ctrl’。电压检测单元223包括第一晶体管Pll及第二晶体管附1。该第一晶体管Pll具 有内部分压‘V_dv2’施加于其上的栅极及外部电压‘VDD’施加于其上的源极。第二晶体管 mi具有耦合至第一晶体管Pll的漏极上的漏极、内部分压‘V_dv2’施加于其上的栅极以 及接地电压‘VSS’施加于其上的源极。此时，控制信号‘ctrl’从第一和第二晶体管Pll及 Nll间的连接节点输出。控制电压电平控制单元224配置成根据控制信号‘Ctrl，来比较参考分压‘V_dvl， 与控制电压‘V_ctrl’，然后控制控制电压‘V_ctrl’的电平。例如控制电压电平控制单元 224在控制信号‘ctrl’被使能时产生在接地电压电平的控制电压‘V_ctrl’，且当控制信号 ‘ctrl’被禁止时产生与参考分压‘V_dvl’相对应的电压电平的控制电压‘V_ctrl’。 控制电压电平控制单元224可包括电压保持单元224-1及放电单元224_2。当控制信号‘ctrl，被禁止时，电压保持单元224-1通过比较参考分压‘V_dvl，与 控制电压‘V_ctrl，来产生高于接地电压‘VSS，的控制电压‘V_ctrl’。电压保持单元224-1可包括第三至第十晶体管附2至附8及P12、第一反相器IVll 以及第一和第二传递单元‘passll及paSS12’。第一反相器IVl接收控制信号‘ctrl’。第 三晶体管N12具有参考分压‘V_dvl’施加于其上的栅极。第四晶体管N13具有控制分割电 压‘V_ctdv’施加于其上的栅极。第五晶体管N14具有偏压‘bias’施加于其上的栅极、耦 合至连接到第三及第四晶体管N12及W3的源极的共同节点上的漏极、及接地电压‘VSS’ 施加于其上的源极。第一传递单元‘passll’具有接收第一反相器IVll的输出信号的第 一控制终端、接收外部电压‘VDD’的输入终端以及连接至第三晶体管W2的漏极的输出终端。第二传递单元‘paSS12’具有连接至第一传递单元‘passll’的第二控制终端的第一 控制终端、接收第一反相器IVll的输出信号的第二控制终端、外部电压‘VDD’施加于其上 的输入终端以及在以下这样的节点处提供的输出终端，第一传递单元‘passll’、第二传递 单元‘paSS12’及第四晶体管W3的漏极在该节点处彼此连接。此时，当施加低电平信号到 第一及第二控制终端中的任一终端时，第一及第二传递单元‘passll’及‘paSS12’的每一 个导通，于是输入终端连接至输出终端。第六晶体管N15具有第一反相器IVll的输出信号 施加于其上的栅极。第七晶体管N16具有栅极及漏极，它们中的每一个都连接至第六晶体 管W5的源极上。第八晶体管N17具有栅极及漏极，它们中的每一个都连接至第七晶体管 N16的源极上。第九晶体管N18具有第一反相器IVll的输出信号施加于其上的栅极，连 接到第八晶体管W7的源极的漏极，以及接地电压‘VSS’施加于其上的源极。此时，控制分 割电压‘V_ctdv’从在第七晶体管N16和第八晶体管W7间的连接节点输出。第十晶体管 P12具有连接至第一传递单元‘passll’与第三晶体管N12相连接的节点处的栅极、外部电 压‘VDD’施加于其上的源极以及连接至第六晶体管W5的漏极的漏极。此时，控制电压‘V_ ctrl'从在第六晶体管N15和第十晶体管P12间的连接节点输出。当控制信号‘Ctrl’被使能时，放电单元224-2把控制电压‘V_ctrl，降低至接地 电压‘VSS’的电压电平。放电单元224-2包括第i^一晶体管附9。该第i^一晶体管N19具有控制信号 ‘ctrl’施加于其上的栅极，控制电压‘V_ctrl’施加于其上的漏极，以及接地电压‘VSS’施 加于其上的源极。如图3所示，驱动单元230可包括第二至第五反相器IV21至IV24，它们彼此串联 地耦合。驱动单元230通过驱动初步检测信号‘det_pre’来输出检测信号‘det’。此时，外 部电压‘VDD’及控制电压‘V_ctrl’作为驱动电压施加在第二至第五反相器IV21至IV24 中的每一个上。在内部电压电平控制单元300中，检测信号‘det’的电平愈低，内部电压‘V_int’
的增量范围愈大。如图4中所示，内部电压电平控制单元300可包括第十二晶体管P31及第十三晶 体管N31。该第十二晶体管P31具有检测信号‘det’施加于其上的栅极，以及外部电压 iVDD'施加于其上的源极。第十三晶体管N31具有连接至第十二晶体管P31的漏极上的栅 极及漏极以及接地电压‘VSS’施加于其上的源极。此时，内部电压‘V_int’从在第十二晶 体管P31和第十三晶体管N31间的连接节点输出。如以上所提及，根据一个实施例的内部电压产生电路的操作将在以下描述。 比较单元210产生初步检测信号‘ det_pre ’，其在内部电压‘V_int ’低于目标电压 (参考电压电平)时被使能。此时，初步检测信号‘det_pre’使能在低电平。当内部电压‘V_int’和目标电压间的电压差超过预定电压时，控制电压产生单元 220产生其在接地电压‘VSS’的电压电平的控制电压‘V_ctrl’。同时，当内部电压‘V_int’ 和目标电压间的电压差低于预定电压时，控制电压产生单元220产生高于接地电压‘VSS’ 的控制电压‘V_ctrl’。外部电压‘VDD’及控制电压‘V_ctrl’作为驱动电压施加在驱动单元230上。因
7此，驱动单元230把初步检测信号‘det_pre’输出作为检测信号‘det’，其在外部电压‘VDD’ 和控制电压‘V_ctrl’的两个电压电平之间摆动。检测信号‘det’的电压电平愈低，内部电压电平控制单元300所增加的内部电压 ‘V_int’ 愈多。结果，根据一个实施例的半导体存储装置的内部电压产生电路通过比较内部电压 与参考电压来产生检测信号，并通过根据内部电压与参考电压间的电压差而控制检测信号 的电压电平来控制内部电压的电压增量。因此，可避免内部电压高于目标电压。由于内部 电压不会高于目标电压，因此它具有降低当内部电压高于目标电压时所造成的电流消耗的 效应。图5是根据另一实施例的示意方块图，其举例说明在半导体存储装置中的内部电 压产生电路的示例的结构。如图5所示，根据另一实施例的半导体存储装置的内部电压产生电路400包括比 较单元500、A/D (模拟/数字)转换单元600、码电压产生单元700、码检测单元800、控制 电压电平控制单元900、驱动单元1000及内部电压电平控制单元1100。比较单元500通过比较内部电压‘V_int’与参考电压‘Vref’来产生初步检测信 号 ‘det—pre，。A/D转换单元600根据内部电压‘V_int，来产生码‘code<0:3>，。例如A/D转换 单元600根据内部电压‘V_int’来确定码的值。A/D转换单元600可配置成当增加(或减 少)内部电压 ‘V_int，时将该码 ‘code<0:3>，改变成(0,0,0,0), (0，0，0，1)、(0，0，1，1)、 (0,1,1,1)及(1，1，1，1)。此时，A/D转换单元600可通过通用ADC(模拟数字转换器)来实行。码电压产生单元700产生对应该码‘code<0 3>’的值的码电压‘V_code’。此时，该 码 ‘code<0:3>，可包括第一至第四码信号 ‘code<0>，、‘code<l>，、‘code<2>，及 ‘code<3>，。码电压产生单元700配置成通过增加由该码‘COde<0:3>’的值而导通的晶体管的 数目来使该码电压‘V_Code’具有较高的电压电平。如图6所示，码电压产生单元700可包括第一至第五晶体管P41至P44及N41。第 一晶体管P41具有第一码信号‘code<0>’施加于其上的栅极，以及外部电压‘VDD’施加于 其上的源极。第二晶体管P42具有第二码信号‘Code<l>’施加于其上的栅极，以及外部电 压‘VDD’施加于其上的源极。第三晶体管P43具有第三码信号‘code<2>’施加于其上的栅 极，以及外部电压‘VDD’施加于其上的源极。第四晶体管P44具有第四码信号‘C0de<3>’ 施加于其上的栅极，以及外部电压‘VDD’施加于其上的源极。第五晶体管N41具有共同连接 至第一至第四晶体管P41至P44的漏极上的栅极和漏极以及接地电压‘VSS’施加于其上的 源极。此时，码电压‘V_Code’从第一至第四晶体管P41至P44的漏极以及第五晶体管N41 的漏极共同彼此连接的节点处输出。码检测单元800产生控制信号‘Ctrl’，该控制信号‘ctrl’在该码的值低于预定码 值时被使能。此时，假设低于预定码值的值是(0，1，1，1)及(1，1，1，1)，该码检测单元800 可用图7所示的译码器来实现。码检测单元800可包括第一及第二与非(NAND)门ND41及ND42以及第一至第三反 相器IV41、IV42及IV43。第一NAND门ND41接收第一至第四码信号‘code<0>，至‘code<3>，。第一反相器IV41接收第一 NAND门ND41的输出信号。第二反相器IV42接收第四码信号 ‘code<3>，。第二 NAND门ND42接收第一至第三码信号‘code<0>，至‘code<2>，以及第二 反相器IV42的输出信号。第三反相器IV43接收第二 NAND门ND42的输出信号。此时，控 制信号‘ctrl’从第一及第三反相器IV41及IV43的输出终端彼此连接的共同节点处输出。控制电压电平控制单元900在控制信号‘Ctrl’被使能时产生在接地电压‘VSS’ 的控制电压‘V_ctrl’，且当控制信号‘ctrl’被禁止时产生具有对应码电压‘V_Code’的电 压电平的控制电压‘V_ctrl’。此时，控制电压电平控制单元900可具有如图2的控制电压 电平控制单元224相同的配置。驱动单元1000驱动初步检测信号‘det_pre’，然后输出检测信号‘det’。此时，外 部电压‘VDD’及控制电压‘V_ctrl’作为驱动电压施加在驱动单元1000上。此外，驱动单 元1000可具有如图3的驱动单元230相同的配置。在内部电压电平控制单元1100中，检测信号‘det’的电压电平愈低，内部电压‘V_ int’的增量愈大。此时，内部电压电平控制单元1100可具有如图4的内部电压电平控制单 元300相同的配置。以下将描述根据另一实施例的半导体存储装置的内部电压产生电路的操作。比较单元500通过比较参考电压‘Vref’与内部电压‘V_int’来产生初步检测信 号 ‘det—pre，。A/D转换单元600根据内部电压‘V_int’来产生码‘code<0:3>’。码电压产生单元700根据该码‘code<0:3>，的值来产生码电压‘V_code’。当该码‘code<0:3>，的值是(0，1，1，1)或(1，1，1，1)时，码检测单元800使能控 制信号‘ctrl’。控制电压电平控制单元900在控制信号‘ctrl’被使能时产生在接地电压‘VSS’的 电压电平的控制电压‘V_ctrl’，且当控制信号‘ctrl’被禁止时产生对应码电压‘V_Code’ 的控制电压‘V_ctrl’。外部电压‘VDD’及控制电压‘V_ctrl’作为驱动电压施加在驱动单元1000上。因 此，驱动单元1000把初步检测信号‘det_pre’输出作为检测信号‘det’，该检测信号‘det’ 在外部电压‘VDD’和控制电压‘V_ctrl’的电压电平之间摆动。在内部电压电平控制单元1100中，检测信号‘det’的电压电平愈低，内部电压‘V_ int’的增量愈大。结果，根据一个实施例的半导体存储装置的内部电压产生电路通过比较内部电压 与参考电压产生检测信号，并通过根据内部电压与参考电压间的电压差而控制检测信号的 电压电平来控制内部电压的电压增量。因此，可防止内部电压高于目标电压。由于内部电 压不会高于目标电压，因此可防止当内部电压高于目标电压时所引起的大量电流消耗。尽管以上已描述某些实施例，但本领域技术人员应当理解所述的实施例仅作为范 例之用。因此，在此所描述的系统及方法不应受限于描述的实施例。而是，在此描述的系统 及方法应仅受限于在配合以上发明说明及附图下的所附权利要求。
9
权利要求
一种半导体存储装置的内部电压产生电路，包括内部电压电平检测单元，配置成比较内部电压与目标电压，然后产生检测信号；及内部电压电平控制单元，配置成根据检测信号的电压电平来控制内部电压，其中所述内部电压电平检测单元配置成根据内部电压与目标电压之间的电压差来控制检测信号的摆幅宽度。
2.如权利要求1的内部电压产生电路，其中所述内部电压电平检测单元配置成当内部 电压低于目标电压时使能检测信号，并根据内部电压与目标电压之间的电压差来控制检测 信号的电压电平。
3.如权利要求2的内部电压产生电路，其中所述内部电压电平检测单元包括 比较单元，配置成比较内部电压与参考电压，然后产生初步检测信号；控制电压产生单元，配置成比较内部电压与所述参考电压，然后确定控制电压；及 驱动单元，配置成通过将初步检测信号驱动至控制电压来输出检测信号。
4.如权利要求3的内部电压产生电路，其中所述控制电压产生单元配置成当内部电压 与参考电压间的电压差超过预定电压差时产生控制电压，其中该控制电压低于当内部电压 与参考电压之间的电压差低于所述预定电压电平差时所产生的控制电压。
5.如权利要求4的内部电压产生电路，其中所述控制电压产生单元包括 第一电压分割单元，配置成通过分割所述参考电压来产生参考分压； 第二电压分割单元，配置成通过分割内部电压来产生内部分压；电压检测单元，配置成检测所述内部分压，然后产生控制信号；及 控制电压电平控制单元，配置成通过比较参考分压与控制电压的电压电平来对控制电 压的电压电平进行控制。
6.如权利要求5的内部电压产生电路，其中当内部分压低于预定电压电平时，所述电 压检测单元使能所述控制信号。
7.如权利要求6的内部电压产生电路，其中所述控制电压电平控制单元当所述控制信 号被使能时，产生在接地电压电平的控制电压，且当所述控制信号被禁止时，产生对应参考 分压的控制电压。
8.如权利要求3的内部电压产生电路，其中所述驱动单元包括多个彼此串联地耦合的 反相器，且其中外部电压及所述控制电压作为驱动电压施加在所述多个反相器上。
9.如权利要求1的内部电压产生电路，其中当检测信号的电压电平降低时，所述内部 电压电平控制单元增加内部电压的增量范围。
10.一种半导体存储装置的内部电压产生电路，其中所述内部电压产生电路产生当内 部电压低于目标电压时被使能的检测信号，且当已使能的检测信号的电压电平降低时增加 内部电压的增量范围，该内部电压产生电路包括检测信号电平控制器，用于当内部电压与目标电压之间的电压差超过预定电压电平差 时降低所述检测信号，其中降低的检测信号低于当内部电压与目标电压之间的电压差低于 预定电压电平差时所产生的检测信号。
11.如权利要求10的内部电压产生电路，进一步包括比较单元，所述比较单元配置成 通过比较内部电压与参考电压来产生初步检测信号。
12.如权利要求11的内部电压产生电路，其中所述检测信号电平控制器包括控制电压产生单元，配置成当内部电压与目标电压间的电压差超过所述预定电压差时 产生控制电压，其中该控制电压低于当内部电压与目标电压之间的电压差低于所述预定电 压电平差时所产生的控制电压；及驱动单元，配置成接收外部电压及控制电压作为驱动电压，并通过驱动所述初步检测 信号来输出所述检测信号。
13.如权利要求12的内部电压产生电路，其中所述控制电压产生单元包括 第一电压分割单元，配置成通过分割参考电压来产生参考分压；第二电压分割单元，配置成通过分割内部电压来产生内部分压； 电压检测单元，配置成产生当内部分压低于预定电压时被使能的控制信号；及 控制电压电平控制单元，配置成当所述控制信号被禁止时通过比较参考分压与控制电 压来对控制电压的电压电平进行控制。
14.如权利要求13的内部电压产生电路，其中当控制信号被使能时，所述控制电压电 平控制单元产生在接地电压电平的控制电压。
15.如权利要求14的内部电压产生电路，其中所述控制电压电平控制单元包括 电压保持单元，配置成当控制信号被禁止时，比较参考分压与控制电压，然后保持高于所述接地电压电平的控制电压；及放电单元，配置成当控制信号被使能时，将控制电压降低至所述接地电压电平。
16.一种半导体存储装置的内部电压产生电路，包括比较单元，配置成通过比较内部电压与参考电压来产生初步检测信号； A/D转换单元，配置成根据内部电压产生码； 码电压产生单元，配置成输出对应所述码的码电压； 码检测单元，配置成产生当所述码的值低于预定码值时被使能的控制信号； 控制电压电平控制单元，配置成当控制信号被使能时，输出在接地电压电平的控制电 压，且当控制信号被禁止时，输出对应所述码电压的控制电压；驱动单元，配置成通过接收外部电压及控制电压作为驱动电压、然后驱动所述初步检 测信号来输出检测信号；及内部电压电平控制单元，配置成当所述检测信号的电压电平降低时增加内部电压。
17.如权利要求16的内部电压产生电路，其中所述控制电压电平控制单元包括 电压保持单元，配置成当控制信号被禁止时，比较参考电压的分压与所述码电压，然后保持高于所述接地电压电平的控制电压；及放电单元，配置成当控制信号被使能时，将控制电压降低至所述接地电压电平。
18.如权利要求17的内部电压产生电路，其中所述码检测单元包括与预定码的每一码 值相对应的译码器。
19.如权利要求17的内部电压产生电路，其中所述码电压产生单元配置成通过增加根 据码值而导通的晶体管的数目来增加码电压。
全文摘要
本发明提供一种半导体存储装置的内部电压产生电路，能够控制检测信号的摆幅宽度。半导体存储装置的内部电压产生电路包括内部电压电平检测单元，其配置成比较内部电压与目标电压，然后产生检测信号；以及内部电压电平控制单元，其配置成根据检测信号的电压电平来控制内部电压，其中内部电压电平检测单元配置成根据内部电压与目标电压之间的电压差来控制检测信号的摆幅宽度。
文档编号G11C5/14GK101887744SQ20091017775
公开日2010年11月17日 申请日期2009年9月25日 优先权日2009年5月14日
发明者崔珉硕 申请人:海力士半导体有限公司