用于改进升压箝位的对位线编程的制作方法

专利名称：用于改进升压箝位的对位线编程的制作方法
技术领域：
本发明涉及非易失性存储器的技术。
背景技术：
半导体存储器已经变得越来越流行用于各种电子设备。例如，在蜂窝电话、数码相机、个人数字助理、移动计算设备、非移动计算设备和其他设备中使用非易失性半导体存储器。电可擦除可编程只读存储器(EEPROM)和闪存位列最流行的非易失性半导体存储器之间。EEPROM和闪存两者都使用在半导体衬底中的沟道区域上方且与其隔离的浮置栅极。浮置栅极位于源极和漏极区域之间。在浮置栅极上且与其绝缘地提供控制栅极。晶体管的阈值电压受浮置栅极上保留的电荷量控制。也就是说，在导通晶体管以允许其源极和漏极之间的导电之前必须被施加到控制栅极的最小量的电压受浮置栅极上的电荷的水平控制。当编程EEPROM或诸如NAND闪存器件的闪存器件时，通常向控制栅极施加编程电压，并将位线接地。来自该沟道的电子被注入浮置栅极。当电子在浮置栅极中累积时，浮置栅极变为充负电，且存储器单元的阈值电压升高以便存储器单元处于已编程状态中。关于编程的更多信息可以在美国专利6，859，397、题为‘、elf-Boosting Technique”和美国专利 6，917，542、题为“Detecting Over Programmed Memory”，中找到，两者整体被引用附于此。一些EEPROM和闪存器件具有用于擦除两个范围的电荷的浮置栅极，且因此，可以在两个状态(已擦除状态和已编程状态)之间编程/擦除该存储器单元。这种闪存器件有时称为二进制闪存器件。通过识别由禁止的范围分离的多个不同的被允许/有效的已编程阈值电压范围来实现多状态闪存器件。每个不同的阈值范围对应于在存储器器件中编码的该组数据位的
预定值。但是，编程干扰继续称为一些存储器系统中的问题。为了防止编程干扰，例如未选存储元件的无意编程，通过电压通常被施加到未选字线以升高未选位线的沟道区域的电压。虽然该升压技术是有意的，但是升压可以变为在不可接受的低电压处而被箝位或饱和。 也就是说，升压电压不可能被升高得足够高以防止编程干扰。需要改进的技术来对抗编程干扰。

发明内容
在此描述用于减少非易失性存储器器件中的编程干扰的技术。
在一个实施例中，编程一组非易失性存储元件的方法包括进行编程序列的多个迭代。至少一个迭代使用第一编程过程，其包括向该组非易失性存储元件施加第一编程脉冲， 同时选择该组的相邻非易失性存储元件的对的第一组用于编程，以及禁止该组的相邻非易失性存储元件的对的第二组被编程，其中，该第一组的对与第二组的对相交织。第一编程过程还包括向该组非易失性存储元件施加第二编程脉冲，同时选择这些对的第二组用于编程，以及禁止这些对的第一组被编程。在至少一个迭代的第一和第二编程脉冲之间不对该组非易失性存储元件进行验证操作。在另一实施例中，用于编程一组非易失性存储元件的方法包括(a)进行编程序列的第一数量的迭代，其中，第一数量的迭代的每个迭代包括(i)向该组非易失性存储元件施加编程脉冲，同时选择该组的相邻非易失性存储元件的对的第一组用于编程，以及禁止该组的相邻非易失性存储元件的对的第二组被编程，其中，第一组的对与第二组的对相交织。第一数量的迭代的每个迭代还包括(ii)随后对相邻非易失性存储元件的对的第一组进行验证操作，而不对相邻非易失性存储元件的对的第二组进行验证操作。该方法还包括(b)在步骤(a)之后，进行编程序列的第二数量的迭代，其中，第二数量的迭代的每个迭代包括(i)向该组非易失性存储元件施加编程脉冲，同时选择该组的相邻非易失性存储元件的对的第二组用于编程，以及禁止该组的相邻非易失性存储元件的对的第一组被编程，其中，第一组的对与第二组的对相交织。第二数量的迭代的每个迭代还包括(ii)随后对相邻非易失性存储元件的对的第二组进行验证操作，而不对相邻非易失性存储元件的对的第一组进行验证操作。在另一实施例中，用于编程一组非易失性存储元件的方法包括使用第一编程过程来进行编程序列的多个迭代，包括对多个连续迭代的每个(a)向该组非易失性存储元件施加第一编程脉冲，同时选择该组的非易失性存储元件的第一子集用于编程，以及禁止该组的非易失性存储元件的至少第二和第三子集被编程，(b)随后向该组非易失性存储元件施加第二编程脉冲，同时选择第二子集用于编程，以及禁止至少第一和第三子集被编程，以及(c)随后向该组非易失性存储元件施加第三编程脉冲，同时选择第三子集用于编程，以及禁止至少第一和第二子集被编程。在另一实施例中，非易失性存储器包括一组非易失性存储元件和一个或多个控制电路。一个或多个控制电路进行编程序列的多个迭代。至少一个迭代使用第一编程过程， 其包括向该组非易失性存储元件施加第一编程脉冲，同时选择该组的相邻非易失性存储元件的对的第一组用于编程，以及禁止该组的相邻非易失性存储元件的对的第二组被编程， 其中，该第一组的对与第二组的对相交织。第一编程过程还包括向该组非易失性存储元件施加第二编程脉冲，同时选择这些对的第二组用于编程，以及禁止这些对的第一组被编程。 在至少一个迭代的第一和第二编程脉冲之间不对该组非易失性存储元件进行验证操作。在另一实施例中，非易失性存储系统包括串联连接的非易失性存储元件的一组串和一组位线，其中，该串彼此并行地延伸，且其中每个位线与各个串相关联且至少部分地沿着各个串延伸。对于串的第一子集，每个串被电连接到沿着该串而延伸的各个导电线。对于串的第二子集，每个串被电连接到沿着相邻的串而延伸的各个导电线。还可以提供具有用于进行在此提供的方法的可执行代码的对应的方法、系统和计算机或处理器可读的存储器件。


图1是NAND串的顶视图。图2是NAND串的等效电路图。图3是NAND串的剖面图。图4是NAND闪存单元的阵列的方框图。图5是非易失性存储器系统的方框图。图6描述了阈值电压分布的示例组。图7描述了阈值电压分布的示例组。图8A-C示出了各种阈值电压分布并描述用于编程非易失性存储器的处理。图9是示出在具体NAND串的相邻NAND串上的低电压可能导致接点泄漏和在具体 NAND串上箝位的升压的NAND串的剖面部分。图IOA是描述在具体位线的升压电势上的相邻位线的影响的图。图IOB是描述在具体位线的多个故障位上的相邻位线的影响的图。图IOC描述了在图IOB的图的偶数和奇数位线中的数据的排列。图11描述了一组位线，包括位线的交替对的第一和第二组。图12描述了具有双编程脉冲和验证脉冲的单个组的编程序列。图13描述了具有双编程脉冲和用于分离地验证偶数和奇数位线的验证脉冲的双组的编程序列。图14描述了具有双编程脉冲和用于分离地验证位线线的对的第一和第二组的验证脉冲的双组的编程序列。图15描述了与图12-14的编程序列相关联的编程处理。图16描述了用于编程位线对的第一组的编程序列、然后用于编程位线对的第二组的编程序列。图17描述了与图16的编程序列相关联的编程处理。图18描述了三组位线。图19A描述了使用三组位线的编程序列。图19B描述了具有使用分离的奇偶验证操作的修改的图19A的编程序列。图20描述了与图19的编程序列相关联的编程处理。图21A描述了涉及切换编程过程的编程处理。图21B描述了切换编程过程的编程序列。图22是将在NAND串电平处的对位编程转换为在位线电平处的传统偶数/奇数感测的存储器阵列的布局的例子。图23A描述了连接到其相关联的位线的有源区域(active area)。图2 描述了图23A的结构的透视图。图M描述了连接到相邻位线的有源区域的各个图。
具体实施例方式适用于实现本发明的存储器系统的一个例子使用NAND闪存结构，其在两个选择栅极之间串联地排列多个晶体管。串联连接的晶体管和选择栅极被称为NAND串。图1是示出一个NAND串的顶视图。图2是其等效电路。图1和2中描述的NAND串包括串联且夹在第一选择栅极120和第二选择栅极122之间的四个晶体管100、102、104和106。选择栅极120将NAND串连接到位线126。选择栅极122将NAND串连接到源极线128。通过向控制栅极120CG施加适当的电压来控制选择栅极120。通过向控制栅极122CG施加适当的电压来控制选择栅极122。晶体管100、102、104和106的每个具有控制栅极和浮置栅极。晶体管100具有控制栅极100CG和浮置栅极loore。晶体管102具有控制栅极102CG和浮置栅极102TO。晶体管104具有控制栅极104CG和浮置栅极104TO。晶体管106具有控制栅极106CG和浮置栅极106TO。控制栅极IOOCG连接到字线WL3，控制栅极102CG连接到字线 WL2，控制栅极104CG连接到字线，且控制栅极106CG连接到字线Wi)。在一个实施例中， 晶体管100、102、104和106每个是存储器单元。在其他实施例中，存储器单元可以包括多个晶体管或可以不同于图1和2中描述的选择栅极120连接到选择线SGD。选择栅极122 连接到选择线SGS。图3提供以上描述的NAND串的剖面图。如图3所示，在ρ阱区域140中找到NAND串的晶体管。每个晶体管包括堆叠的栅极结果，其由控制栅极(100CG、102CG、104CG和106CG) 和浮置栅极(I00re、i02re、i04re和106FG)构成。在氧化物或其他介电膜的顶部上的ρ阱的衬底上形成浮置栅极。控制栅极在浮置栅极之上，且多晶硅间的介电层分离了控制栅极和浮置栅极。存储器单元(100、102、104和106)的控制栅极形成字线。在相邻单元之间共享N+掺杂层130、132、134、136和138，从而这些单元彼此串联连接以形成NAND串。这些N+ 掺杂层形成每个单元的源极和漏极。例如，N+掺杂层130用作晶体管122的漏极和晶体管 106的源极，N+掺杂层132用作晶体管106的漏极和晶体管104的源极，N+掺杂层134用作晶体管104的逻辑和晶体管102的源极，N+掺杂层136用作晶体管102的漏极和晶体管 100的源极，且N+掺杂层138用作晶体管100的漏极和晶体管120的源极。N+掺杂层1 连接到NAND串的位线，而N+掺杂层1 连接到多个NAND串的公共源极线。注意，虽然图1-3示出了在NAND串中的四个存储器单元，仅提供四个存储器单元的使用作为例子。用在此描述的技术使用的NAND串可以具有少于四个存储器单元或多于四个存储器单元。例如，一些NAND串将包括8、16、32或更多的存储器单元。每个存储器单元可以存储以模拟或数字形式表示的数据。当存储一位数字数据时，存储器单元的可能的阈值电压的范围被划分为被分配了逻辑数据"1"和"0"的两个范围。在NAND类闪存的一个例子中，电压阈值在存储器单元被擦除之后是负的，且被定义为逻辑"1"。阈值电压在编程操作之后是正的，且被定义为逻辑"0"。当阈值电压是负的且通过向控制栅极施加0伏特来试图读时，该存储器单元将导通以指示逻辑一正被存储。当阈值电压是正的且通过向控制栅极施加0伏特来试图读操作时，该存储器单元将不导通，这指示逻辑零被存储。存储器单元还可以存储多个状态，从而存储数字数据的多位。在存储多个状态的数据的情况下，阈值电压窗被划分为多个状态。例如，如果使用了四个状态，将存在被分配给数据值〃 11〃、“ 10〃、“ 01"和〃 00〃的四个阈值电压范围。在NAND类存储器的一个例子中，阈值电压在擦除操作之后是负的，且被定义为"11"。正阈值电压用于〃 10〃、“ 01"、和〃 00〃的状态。在一些实施例中，使用格雷码分配来将数据值(例如，逻辑状态)分配给阈值范围，以便如果浮置栅极的阈值电压错误地偏移到相邻的物理状态，仅将影响一个位。在被编程到存储器单元中的数据和该单元的阈值电压范围之间的具体关系取决于适用于这些存储器单元的数据编码机制。例如，两个被整体引用附于此的美国专利 6，222，762 和美国专利 7，237，074〃 Tracking Cells For A Memory System"描述了用于多状态闪存单元的各种数据编码机制。在以下美国专利/专利申请中提供NAND型闪存和其操作的相关例子，所有整体被通过引用附于此美国专利No. 5，570，315 ；美国专利No. 5，774，397 ；美国专利No. 6，046，935 ；美国专利No. 5，386，422 ；美国专利No. 6，456，528 ；和美国专利申请 No. 6，522，580。除了 NAND闪存的其他类型的非易失性存储器还可以用本发明来使用。在快闪EEPROM系统中可用的另一类存储器单元使用非导电介电材料来替换导电浮置栅极来以非易失性方式存储电荷。在由Chan等人的文章〃 ATrue Single-Transistor Oxide-Nitride-Oxide EEPROM Device, “，IEEE Electron Device Letters、Vol. EDL-8、 No. 3、1987年3月、93-95页中描述了这种单元。由氧化硅、氮化硅和氧化硅("0N0")形成的三层电介质被夹在导电控制栅极和存储器单元沟道之上的半导电衬底的表面之间。通过从单元沟道向氮化物中注入电子来编程该单元，其中它们在受限区域中俘获和存储。然后， 被存储的电荷改变以可检测的方式改变该单元的沟道的一部分的阈值电压。通过向氮化物中注入热空穴来擦除该单元。也见Nozaki等人的〃 A I-Mb EEPROM with M0N0S Memory Cell for Semiconductor Disk Application," IEEE Journal of Solid-State Circuits、 Vol. 26,No. 4、1991年4月、497_501页，其描述了在裂开的栅极配置中的相似单元，其中，掺杂的多晶硅栅极沿着存储器单元沟道的一部分而延伸来形成分离的选择晶体管。前述两个文章通过其整体被引用附于此。在通过引用附于此的William D.Brown and Joe Ε. Brewer 所编辑的"Nonvolatile Semiconductor Memory Technology“的章节 1. 2、IEEE Press、 1998也在该章节中被描述以可用于介电电荷俘获器件。在该段中描述的存储器单元也可以用本发明来使用。因此，在此描述的技术也应用于在不同存储器单元的介电区域之间的耦
I=I ο使用在每个单元中存储两位的另一方法已经由以下描述Eitan等人的‘‘NR0M A Novel Localized Trapping、2_Bit Nonvolatile Memory Cell，，， IEEE Electron Device Letters、vol. 21、no. 11、2000年11月、pp. 543-545 0N0介电层跨越源极和漏极扩散之间的沟道而延伸。一个数据位的电荷被定位于与漏极相邻的介电层，且另一数据位的电荷被定位于与源极相邻的介电层。通过分开地读取介电层内的空间上分开的电荷储存区的二进制状态来获得多状态数据存储。在该段中描述的存储器单元也可以用本发明来使用。图4图示NAND单元的阵列400的例子，诸如图1_3所示的那些。沿着每个列，位线406被耦合到NAND串450的漏极选择栅极的漏极端426。沿着NAND串的每行，源极线 404可以连接NAND串的源极选择栅极的所有源极端428。存储元件的阵列被划分为存储元件的大量块。如对于快闪EEPROM系统共同的，该块是擦除的单位。即，每个块包含一起擦除的存储元件的最小数量。每个块通常被划分为大量页。一页是编程的最小单位。一页或多页数据通常被存储在一行存储元件中。例如， 一行通常包含若干交织的页，或其可以组成一页。一页的所有存储元件将一起被读或编程。 另外，一页可以存储来自一个或多个扇区的用户数据。扇区是由主机使用作为用户数据的方便单元的逻辑概念；其通常不包含被限制给控制器的开销数据。开销数据可以包括已经从扇区的用户数据中计算的纠错码(ECC)。控制器的一部分(以下描述)当数据正被编程到阵列中时计算ECC，还当正从该阵列中读取数据时检查它。或者，ECC和/或其他开销数据被存储在与它们所属的用户数据不同的页或甚至不同的块中。用户数据的扇区通常是512字节，对应于在磁盘中的扇区的尺寸。开销数据通常是附加的16-20字节。大量页形成块，无论从例如8页直到32、64或更多页。在一些实施例中，NAND串的一行包括一个块。在一个实施例中，通过将ρ阱升高到擦除电压(例如20伏特)达足够的时间段， 并将所选块的字线接地同时将源极和位线浮置，来擦除存储器单元。由于电容性耦合，所选字线、位线和C-源极也被升高擦除电压的大分数(significant fraction) 0因此，强电场被施加到所选存储器单元的隧道氧化物层，且随着将浮置栅极的电子发射到衬底侧，所选存储器单元的数据被擦除。随着电子从浮置栅极转移到P阱区域，所选单元的阈值电压被降低。可以对整个存储器阵列、分离的块或单元的另一单位进行擦除。图5图示了根据本发明的一个实施例的具有用于并行读取和编程一页存储器单元的读/写电路的存储器器件596。存储器器件596可以包括一个或多个存储器晶片 (die) 598。存储器晶片598包括存储器单元400、控制电路510和读/写电路565的两维矩阵。该存储器阵列400可由字线经由行解码器530且由位线经由列解码器560来寻址。 读/写电路565包括多个感测块500，并允许并行读取或编程一页存储器单元。通常，控制器550被包括在相同存储器器件596 (例如可移除的存储卡)中作为一个或多个存储器晶片598。经由线520在主机和控制器550之间且经由线518在控制器和一个或多个存储器晶片598之间传输命令和数据。控制电路510与读/写电路565合作以对存储器阵列400进行存储器操作。控制电路510包括状态机512、芯片上地址解码器514和功率控制模块516。状态机512提供存储器操作的芯片级控制。芯片上地址解码器514提供有主机或存储器控制器使用的与有解码器530和560使用的硬件地址之间的地址接口。功率控制电路516控制在存储器操作期间供应给字线和位线的功率和电压。在另一方法中，使用双行/列解码器和读/写电路。以对称的方式在该阵列的相对侧上实现由各种外围电路对存储器阵列400的存取，以便在每个侧上的存取线和电路的密度减少了一半。因此，行解码器被分裂为两个行解码器且列解码器被分裂为两个列解码器。类似地，读/写电路被分裂为从阵列400的底部连接到位线的读/写电路和从阵列400 的顶部连接到位线的读/写电路。以此方式，读/写模块的密度实质上减少了一半。图6图示了当每个存储器单元存储两位数据时的存储器单元阵列的阈值电压分布。第一阈值电压分布E用于擦除的存储器单元。还描述对于编程的存储器单元的三个阈值电压分布、A、B和C。在一个实施例中，在E分布中的阈值电压是负的，且在A、B和C分布中的阈值电压是正的。每个不同的阈值电压范围对应于该组数据位的预定值。在被编程到存储器单元中的数据和该单元的阈值电压电平之间的具体关系取决于适用于这些单元的数据编码机制。例如，两个被整体引用附于此的美国专利6，222，762和美国专利7，237，074" Tracking Cells For A Memory System"描述了用于多状态闪存单元的各种数据编码机制。在一个实施例中，使用格雷码分配来将数据值分配给阈值电压范围，以便如果浮置栅极的阈值电压错误地偏移到相邻的物理状态，仅将影响一个位。一个例子向阈值电压范围E(状态 E)分配"11"，向阈值电压范围A(状态A)分配"10"，向阈值电压范围B(状态B)分配"00"，且向阈值电压范围C(状态C)分配"01"。但是，在其他实施例中，不使用格雷码。虽然图6示出了四个状态，但是还可以通过包括那些包括多于或少于四个状态的其他多状态结构来使用本发明。图6还示出三个读取参考电压，Vra, Vrb和Vrc用于从存储器单元读取数据。通过测试给定的存储器单元的阈值电压高于Vra、Vrb和Vrc还是低于Vra、Vrb和Vrc，该系统可以确定存储器单元处于什么状态。图6还示出三个验证参考电压Vva、Vvb和Vvc。当将存储器单元编程到状态A时，该系统将测试那些存储器单元是否具有大于或等于Vva的阈值电压。当将存储器单元编程到状态B时，该系统将测试那些存储器单元是否具有大于或等于Vvb的阈值电压。当将存储器单元编程到状态C时，该系统将测试存储器单元是否具有大于或等于Vvc的阈值电压。在已知为全序列编程的一个实施例中，存储器单元可以从擦除状态E直接编程到编程的状态A、B或C中的任一。例如，要被编程的全体存储器单元可以首先被擦除以便在该全体中的所有存储器单元处于擦除的状态E。然后，编程处理将用于将存储器单元直接编程到状态A、B或C中。当一些存储器单元正被从状态E编程到状态A时，其他存储器单元正从状态E被编程到状态B和/或从状态E编程到状态C。当在WLn上从状态E编程到状态C时，在WLn-I之下耦合于相邻浮置栅极的量最大，因为在WLn之下在浮置栅极上的电压的改变很大。当从状态E编程到状态B时，耦合于相邻浮置栅极的量减小，但仍然明显。当从状态E编程到状态A时，耦合的量甚至进一步减小。随后，接下来读WLn-I的每个状态所需的校正量将取决于在WLn上的相邻单元的状态而改变。图7图示了编程存储两个不同的页较低页和较高页的数据的多状态存储器单元的两遍(two-pass)技术的例子。描述四个状态状态E(Il)、状态A(IO)、状态B(OO)和状态 C(Ol)。对于状态E，两页存储〃 1"。对于状态A，较低页存储〃 0〃，且较高页存储〃 1"。 对于状态B，两页存储〃 0〃。对于状态C，较低页存储〃 1"，且较高页存储〃 0〃。注意， 虽然具体图案已经被分配给每个状态，但是还可以分配不同的位图案。在第一编程遍中，根据要被编程到较低逻辑页的位来设置单元的阈值电压电平。如果该位是逻辑"1"，不改变阈值电压，因为其处于与已经较早被擦除的结果的适当的状态中。”但是，如果要被编程的位是逻辑"0"，该单元的阈值电平被增加以成为状态A，如由箭头730示出。这结束了第一编程遍。在第二编程遍中，根据要被编程到较高逻辑页的位来设置该单元的阈值电压电平。如果较高逻辑页位要存储逻辑"1"，则不发生编程，因为该单元取决于较低页位的编程处于其两者携带较高页位"1"的状态E或A之一中。如果较高页位是逻辑"0"，则阈值电压被偏移。如果第一遍导致该单元维持在擦除状态E中，然后在第二阶段中该单元被编程，以便阈值电压被增加到状态C中，如由箭头734描述。如果作为第一编程遍的结果， 该单元已经被编程到状态A中，则在第二遍中进一步编程该存储器单元，以便阈值电压被增加到状态B内，如由箭头732所示。第二遍的结果要将该单元编程到被指定为存储较高页的逻辑"0"的状态，而不改变较低页的数据。在图6和图7两者中，耦合于在相邻字线之下的浮置栅极的量取决于最终的状态。在一个实施例中，如果将足够的数据写入以填满整个页，系统可以被设置以进行全序列写。如果不写入足够的数据用于全页，则编程处理可以编程用所接收的数据编程的较低页。当接收随后的数据时，然后该系统将编程较高页。在另一实施例中，系统可以开始写入编程较低页的模式，然后如果随后接收足够的数据以填满整个(或大多数)字线的存储器单元，转换到全序列编程模式。这种实施例的更多细节在美国专利7，120，051、题为"Pipelined Programming of Non-Volatile Memories Using Early Data，"中公幵， 其全部被引用附于此。图8A-C公开用于通过相对于在写入先前页的相邻的存储器单元之后的具体页、 对于任一具体存储器单元写入该具体存储器单元来编程减少浮置栅极与浮置栅极耦合的非易失性存储器的另一处理。在由图8A-C教导的处理的实施方式的一个例子中，非易失性存储器单元每个存储器单元使用四个数据状态来存储两位数据。例如，假设状态E是擦除的状态，且状态A、B和C是编程的状态。状态E存储数据11。状态A存储数据01。状态B 存储数据10。状态C存储数据00。这是非格雷编码的例子，因为两个位在相邻状态A和B 之间改变。还可以使用数据到物理数据状态的其他编码。每个存储器单元存储两页数据。 为了引用的目的，数据的这些页将被称为较高页和较低页，但是可以给它们其他标记。参考图8A-C的处理的状态A，较高页存储位0，且较低页存储位1。参考状态B，较高页存储位 1，且较低页存储位0。参考状态C，两页都存储位数据0。图8A-C的编程处理是两步处理。 在第一步中，较低页被编程。如果较低页维持数据1，则存储器单元状态维持在状态E。如果数据要被编程到0，则该存储器单元的电压的阈值被升高，以便该存储器单元被编程到状态B'，其可以被考虑为中间或雾状状态。因此，图gA示出存储器单元从状态E编程到状态 B'。图gA中描述的状态B'是中间的状态B;因此，确认点被描述为低于Vvb的Vvb'。在一个实施例中，在存储器单元从状态E编程到状态B'之后，然后在NAND串中的其相邻存储器单元(WLn+Ι)将相对于其较低页而被编程。例如，往回看图2，在存储器单元 106的较低页被编程之后，存储器单元104的较低页将被编程。在编程存储器单元104之后，如果存储器单元104具有从状态E升高到状态B'升高的阈值电压，浮置栅极与浮置栅极耦合影响将升高存储器单元106的明显阈值电压。这将具有扩宽状态B'的阈值电压分布到被描述为图8B的阈值电压分布850的效果。当编程较高页时，阈值电压分布的该明显的扩宽将被修补。图8C描述了编程较高页的处理。如果存储器单元处于擦除状态E且较高页要维持在1，则存储器单元将维持在状态E中。如果存储器单元处于状态E且其较高页数据要被编程到0，则存储器单元的阈值电压将被升高以便存储器单元处于状态A。如果存储器单元过去处于中间的阈值电压分布850且较高页数据要维持在1，则存储器单元将被编程到最终的状态B。如果存储器单元处于中间的阈值电压分布850且较高页数据要变成数据0，则存储器单元的阈值电压将被升高以便存储器单元处于状态C中。由8A-C描述的处理减少了浮置栅极与浮置栅极耦合的效应，因为仅相邻存储器单元的较高页编程将具有对给定的存储器单元的明显阈值电压的影响。替换的状态编码的例子当较高页数据是1时要从分布 850移动到状态C，且当较高页数据是0时移动到状态B。虽然图8A-C提供了针对四个数据状态和两页数据的例子，由图8A-C教导的概念可以被施加到具有多于或少于四个状态和不同于两页的其他实施方式。如在开始处所述，编码干扰通常由于不能足够地升高未选NAND串或串联连接的存储元件的其他组的沟道的电压而发生。具体地，例如，由于NAND技术被绘制(scale)到甚至更小的尺度，我们已经面临了已知为升压饱和或升压箝位的新编程干扰模式。在该故障模式下，在NAND串中的升压电势被禁止箝位或在相对低电平处饱和。如果在未选字线上的通过电压(Vpass)增加，则升压电势不增加但维持平坦。因此，仅增加通过电压不是有效的。这是明显的问题，因为如果箝位的升压电势太低，则当编程电压(Vpgm)高时在禁止的单元上的电场将大，导致无意的遂穿和编程干扰。箝位的升压电势取决于相邻NAND串的状态；确实，相邻NAND串是箝位为什么发生的原因。如果具体NAND串的相邻NAND串在0C，就像当相邻NAND串被选择用于编程时一样，则具体NAND串的沟道的升压电势被箝位在低值处，但如果相邻NAND串被升压，就像当它们被禁止且不被选择用于编程时一样，升压电势是更高若干伏特。图9是示出相邻NAND串上的低电压可能导致接点泄漏(junction leakage)和在作为禁止状态下的中央NAND串上箝位的升压的NAND串的剖面。剖面描述了横跨多个存储元件而延伸的控制栅极(CG)或字线900。每个存储元件包括浮置栅极(re)、例如在通常在 P阱中的衬底的各个沟道区域908、910、912上的各个TO 902、904和906。每个沟道区域是可以被虚拟化为从页露出的NAND串的部分。在该例子中，沟道区域910是已禁止串的，且沟道区域908和912是已编程串的。电容Cl在沟道区域908和910之间存在，且电容C2 在沟道区域910和912之间存在。Vboost表示沟道区域910的电压电势。如所述的，期望Vboost相对高以防止与沟道910相关联的存储元件的编程干扰。 但是，与沟道908和912相关联的相邻NAND串可以用作升压沟道910的"栅极"。如果相邻NAND串沟道低(例如0V)，其可能导致在升压沟道上的接点泄漏，限制升压电势。如果两个相邻者是0V，该状态甚至更坏。注意，该问题很可能随着缩放而变得更坏，由于缩放将收缩在NAND串之间的有效栅极氧化物(浅槽隔离(shallow trench isolation)或STI)，使得相邻NAND串沟道的影响甚至更显著。在具体位线的升压电势上的相邻位线的效应在图IOA中示出。X轴表示施加到未选字线以升压未选NAND串的沟道区域的通过电压(Vpass)，且y轴表示Vboost，未选NAND 串的示例沟道910的电势。曲线1000表示其中两个相邻沟道908和912被禁止编程的情况。因此，相关联的NAND串/位线不被选择用于编程。在该情况下，沟道908和912将处于相对高的升压电势，类似于沟道910的。由于沟道910的Vboost处于最高电平，因此这是最期望的情况。曲线1002表示其中一个相邻沟道、例如沟道908被禁止编程且另一相邻沟道、例如沟道912不被禁止(或反之亦然)的情况。因此，沟道908的相关联的NAND串/位线不被选择用于编程，同时沟道912的相关联的NAND串/位线被选择用于编程。由于沟道910 的Vboost处于中间范围的电平，因此这是第二最期望的情况。曲线1004表示其中两个相邻沟道、例如908和912不被禁止的情况。因此，沟道908和912的相关联的NAND串/位线被选择用于编程。由于沟道910的Vboost处于其最低电平，因此这是最不期望的情况。 当两个相邻位线正被编程时，最差情况箝位发生。在该情况下，相邻NAND串沟道处于0V，且横跨浅槽隔离区域(STI)的该电压导致在处于禁止状态下的位线上的接点泄漏。这导致编程干扰。图IOB是描述在具体位线的多个故障位上的相邻位线的影响的图。X轴表示 Vpass，且y轴表示故障位的数量。图IOC描述了在图IOB的图的偶数和奇数位线中的数据的排列。我们用在偶数位线上随机数据(R)和在奇数位线上的三个不同样式(pattern)编程了存储元件的块。一个样式(情况A)包括了在奇数位线上的随机数据，以便所有位线具有了随机数据。第二样式(情况B)包括了在奇数位线上的交替的随机(R)和已擦除(E) 数据，例如在BLl上的R，在BL3上的E，在BL5上的R和在BL7上的E。第三样式(情况C) 包括了在所有奇数位线上的已擦除数据。我们在全位线(ABL)模式中编程了，且仅从例如 BLO、BL2、BL4、BL6和BL8读取偶数位线数据。曲线1010表示具有最高数量的故障位的情况A，曲线1012表示具有第二高数量的故障位的情况B，且曲线1014表示具有最低数量的故障位的情况C。情况A模仿当前ABL架构，情况B模仿一对位编程机制，如下所述，且情况C模仿两个相邻沟道被禁止的最佳情况。该对位编程机制可以显著地降低故障位的数量(在曲线 1010和1012之间的差)。这示范了该对位编程机制是用于升压箝位的有效解决方案。在提出的对位编程机制中，我们使用两个背靠背的编程脉冲来编程每个字线。对于每个脉冲，位线被分组为相邻位线对。在第一脉冲上，位线对的交替的组被编程，同时其他被禁止。在第二脉冲上，编程/禁止条件被反转用于该位线对。该机制保证，当禁止位线时，其相邻位线的至少一个也将被禁止。这通过其相邻编程两者来消除了禁止位线的最低情况情形。总是使得一个位线相邻者被禁止显著地增加了箝位升压电势。该方法增加箝位升压电压，而不降低其他单元特性。理想地，我们想要使得所有禁止位线的相邻者也被禁止以最大化升压电势，但这是不可能的。但是，通过将该编程分裂为我们可以保证用于每个禁止位线的至少一个相邻者将被禁止的两步。一个可能的解决方案在图11中描述。图11描述了在存储器阵列中的一组位线，包括位线的交替对的第一和第二组。在此，位线和相关联存储元件的一个组可以被分组为两个组。每个组具有相邻存储元件或位线对，且该组交替或彼此交织。例如，第一组对包括对BLO、BL1，对BL4、BL5、对BL8、BL9和对BL12、BL13等等。第二组对包括对BL2、BL3、对BL6、BL7、对BL10、BLll等等。图12描述了具有双编程脉冲和验证脉冲的单个组的编程序列。示出了示例全编程序列。每个编程脉冲被分裂为两个分离的脉冲以编程每组位对。但是，仍可以使用ABL感测来对在字线上的所有单元同时进行在每个脉冲之后的验证操作。因为，仍然可以使用ABL 感测来完成该验证操作，在用于使用两个编程脉冲的编程时间中的性能惩罚(performance penalty)小。另外，为了改进编程性能，我们可以限制该对位编程机制的使用为当Vpgm高时的脉冲，因为具有低Vpgm的先前脉冲不可能导致编程干扰且因此可以使用单个编程脉冲来节省时间。见图21A和21B。在图12中，序列1200包括示例的双编程脉冲或脉冲对，随后是用于进行验证操作的一组验证脉冲。例如，双编程脉冲包括1202和1204(在VPGMl的电平处)、1208和 1210(在VPGM2的电平处)、1214和1216(在VPGM3的电平处)、和1220和1222(在VPGM4 的电平处)。该编程脉冲对中的编程脉冲的幅度被描述为相等，但实际上可以不同。验证脉冲的组包括组1206、1212、1218和1224.这些脉冲的电平可以是Vra、Vrb和Vrc，例如如先前讨论的。实际上，可以使用另外的编程脉冲对和验证脉冲。双编程脉冲和该组验证脉冲的每个组合形成编程序列的迭代。在此，当施加了每组两个编程脉冲的第一编程脉冲 1202、1208、1214和1220时，位线对的第一组被选择用于编程，且位线对的第二组不被选择用于编程(例如，被禁止编程)。或者，位线对的第二组被选择用于编程，且位线对的第一组不被选择用于编程。类似地，当施加了每组两个编程脉冲的第二编程脉冲1204、1210、1216 和1222时，位线对的第二组被选择用于编程，且位线对的第一组不被选择用于编程。或者， 位线对的第一组被选择用于编程，且位线对的第二组不被选择用于编程。在每组双编程脉冲之后，使用一组验证脉冲1206、1212、1218和12 来在全位线感测方法中对所有位线同时进行验证操作。这对具有此感测能力的存储器器件是有用的， 因为其减少了整体编程时间。当存储器器件的控制电路指示编程操作对与位线相关联的存储元件而发生时，选择该位线用于编程。这可以包括在该位线上设置电压到允许发生编程的电平。该电平可以是例如OV或允许比用较低电压会更慢发生编程的更高的部分禁止电平。在粗略-精细编程处理的精细模式中可以使用部分禁止电平，其中，在粗略模式中以相对较快的速率来升高阈值电压，且在精细模式中以相对较慢的速率来升高阈值电压，以避免超过目标阈值验证电平。还注意，已经被选择用于编程的存储元件一旦其到达目标验证电平时被禁止或锁止以不进一步编程。当控制电路(the control)指示编程操作不对与位线相关联的存储元件发生时， 不选择或取消选择该位线用于编程。这可以包括在该位线上设置电压到抑制编程发生的高电平。图13描述了具有双编程脉冲和用于分离地验证偶数和奇数位线的验证脉冲的双组的编程序列。序列1300包括示例的双编程脉冲或脉冲对，随后是用于进行验证操作的一组验证脉冲。例如，双编程脉冲包括1302和1304 (在Vpgmi电平处)、1310和1312 (在Vpgm2 电平处)、1318和1320 (在Vpgm3电平处)以及1326和1328 (在Vpgm4电平处)。验证脉冲的组包括组 1306 和 1308、1314 和 1316、1322 和 1324、以及 1330 和 1332。双编程脉冲和双组验证脉冲的每个组合形成编程序列的迭代。在此，当施加了每组两个编程脉冲的第一编程脉冲1302、1310、1318和13 时，位线对的第一组被选择用于编程，且位线对的第二组不被选择用于编程(或反之亦然)。在此，当施加了每组两个编程脉冲的第二编程脉冲1304、1312、1320和13 时，位线对的第二组被选择用于编程，且位线对的第一组不被选择用于编程(或反之亦然)。在每组双编程脉冲之后，使用第一组验证脉冲1306、1314、1322和1330以对偶数 (或奇数)编号的位线、例如BL0、BL2、BL4等进行验证操作。在每第一组验证脉冲之后， 使用第二组验证脉冲1308、1316、13M和1332以对奇数(或偶数)编号的位线、例如BL1、 BL2.BL3等进行验证操作。这对具有奇偶感测能力但不具有全位线感测能力的存储器器件是有用的。图14描述了具有双编程脉冲和用于分离地验证位线线的对的第一和第二组的验证脉冲的双组的编程序列。序列1400包括示例的双编程脉冲或脉冲对，随后是用于进行验证操作的一组验证脉冲。例如，双编程脉冲包括1402和1404 (在Vrem电平处)、1410和 1412 (在Vpgm2电平处)、1418和1420 (在Vpgm3电平处)以及1似6和14 (在Vpgm4电平处)。验证脉冲的组包括组1406和1408、1414和1416、1422和1424、以及1430和1432。双编程脉冲和双组验证脉冲的每个组合形成编程序列的迭代。在此，当施加了每组两个编程脉冲的第一编程脉冲1402、1410、1418和14 时，位线对的第一组被选择用于编程，且位线对的第二组不被选择用于编程(或反之亦然)。在此，当施加了每组两个编程脉冲的第二编程脉冲1404、1412、1420和14 时，位线对的第二组被选择用于编程，且位线对的第一组不被选择用于编程(或反之亦然)。在每组双编程脉冲之后，使用第一组验证脉冲1406、1414、1422和1430来对相邻位线对的第一组(或第二组)、例如对BLO、BLlJf BL4、BL5、对BL8、BL9、对BL12、BL13等进行验证操作。在每第一组验证脉冲之后，使用第二组验证脉冲1408、1416、14M和1432 来对相邻位线对的第二组(或第一组)、例如对BL2、BL3、对BL6、BL7、对BL10、BL11等进行验证操作。当使用诸如图22的布置时，这对具有奇偶感测能力但不具有全位线感测能力的存储器器件是有用的。图15描述了与图12-14的编程序列相关联的编程处理。步骤1500包括将位线分组为相邻存储元件对的第一和第二组，诸如图11所示。经由固件等配置存储器器件的适当控制电路来识别该分组。步骤1502包括选择第一组的位线用于编程，且禁止第二组的位线被编程。在步骤1504处，施加编程脉冲对的第一编程脉冲。步骤1506包括选择第二组的位线用于编程，且禁止第一组的位线被编程。在步骤1508处，施加编程脉冲对的第二编程脉冲。在第一和第二编程脉冲之间不进行验证操作。接下来，可是取决于存储器器件的能力来使用三个可能的方法之一。在一个方法中，对应于图12的编程序列，同时验证所有位线(步骤1510)。在第二方法中，对应于图13的编程序列，验证偶数编号的位线(步骤1512)，然后验证奇数编号的位线(步骤1516)(或反之亦然)。在第三方法中，对应于图14的编程序列，验证相邻存储元件对的第一组(步骤1514)，然后验证相邻存储元件对的第二组(步骤1518)(或反之亦然)。在判决步骤1520，如果存在编程序列的下一迭代，则处理在步骤1502处继续。在一个可能的方法中，在每个迭代中可以递增编程脉冲的幅度。通常，如果一些存储元件还没有完成编程且还没有超过迭代的最大允许的数量，则使用进一步的迭代。如果不指示进一步的迭代，则编程完成(步骤1522)。图16描述了用于编程位线的对的第一组的编程序列、然后用于编程位线的对的第二组的编程序列。在该方法中，进行第一子序列1600，其中，施加单个编程脉冲然后是单组验证脉冲。单编程脉冲和一组验证脉冲的每个组合形成编程序列的迭代。在此，当施加编程脉冲1602、1606、1610和1614时，位线对的第一组被选择用于编程，且位线对的第二组不被选择用于编程。在每个编程脉冲之后，使用一组验证脉冲1604、1608、1612和1616来对位线对的第一组进行验证操作。一旦在第一子序列1600中对位线对的第一组完成了编程，进行第二子序列1620， 其中，施加单个编程脉冲1622、1626、1630和1634然后是单组验证脉冲16M、1628、1632和 1636。单编程脉冲和一组验证脉冲的每个组合形成编程序列的迭代。在此，当施加编程脉冲1622、1626、1630和1634时，位线对的第二组被选择用于编程，且位线对的第一组不被选择用于编程(或反之亦然)。在每个编程脉冲之后，使用一组验证脉冲16M、1628、1632和1636来对位线对的第二组进行验证操作。一种类似的可替换方法编程位线对的第二组，然后位线对的第一组。该编程序列可以被考虑为包括进行第一子序列1600的第一数量的迭代，然后进行第二子序列1620的第二数量的迭代。第一数量的迭代的每个迭代包括(i)向一组非易失性存储元件施加编程脉冲，同时选择该组的相邻非易失性存储元件对的第一组用于编程，以及禁止该组的相邻非易失性存储元件对的第二组被编程，以及(ii)随后对相邻非易失性存储元件的对的第一组进行验证操作，而不对相邻非易失性存储元件的对的第二组进行验证操作。第二数量的迭代的每个迭代包括(i)向一组非易失性存储元件施加编程脉冲，同时选择该组的相邻非易失性存储元件对的第二组用于编程，以及禁止该组的相邻非易失性存储元件对的第一组被编程，以及(ii)随后对相邻非易失性存储元件的对的第二组进行验证操作，而不对相邻非易失性存储元件的对的第一组进行验证操作。图17描述了与图16的编程序列相关联的编程处理。步骤1700包括将位线分组为相邻存储元件对的第一和第二组，诸如图11所示。步骤1702包括选择第一组的位线用于编程，且禁止第二组的位线被编程。在步骤1704，施加编程脉冲。在步骤1706，使用一组验证脉冲来验证第一组的位线。在判决步骤1708，如果存在编程子序列的下一迭代，则处理在步骤1702处继续。如果不指示进一步的迭代，则第一组的编程完成(步骤1710)且第二编程子序列开始。步骤1712包括选择第二组的位线用于编程，且禁止第一组的位线被编程。在步骤 1714，施加编程脉冲。在步骤1716，使用一组验证脉冲来验证第二组的位线。在判决步骤 1718，如果存在编程子序列的下一迭代，则处理在步骤1712处继续如果不指示进一步的迭代，则第二组的编程完成(步骤1720)且编程处理完成。图18描述了三组位线。在此，在三合一(one in three)的方法中，线和相关联存储元件的组可以被分组为三组。在各个组中，在一组中的每个位线在该组中每隔两个位线地与下一最接近位线分离。例如，第一组包括BL0、BL3、BL6、BL9和BL12等等，第二组包括 BLl、BL4、BL7、BLlO和BL13等等，且第三组包括BL2、BL5、BL8、BL11和BL14等等。也能够使用多于三个组，但在升压沟道电压方面未获得明显进一步的优点，同时进一步增加了编程时间。使用三个组足够保证每个禁止的位线具有不多于一个相邻已编程位线。图19A描述了使用三组位线的编程序列。在该方法中，这些位线被分组为三组，其
中，一组包括每三个位线(every third bit line)。例如，组1包括BLO、BL3、BL6......，
组2包括BL1、BL4、BL7......，组3包括BL2、BL5、BL8.......进行编程序列1900，其中，
三个编程脉冲之后是一组验证脉冲。三个编程脉冲和一组验证脉冲的组合形成编程序列的迭代。在此，当施加编程脉冲1902、1910和1918时，第一组被选择用于编程，且第二组和第三组不被选择用于编程，例如，被禁止编程。当施加编程脉冲1904、1912和1920时，第二组被选择用于编程，且第一和第三组不被选择用于编程。类似地，当施加编程脉冲1906、1914 和1922时，第三组被选择用于编程，且第一和第二组不被选择用于编程。在每组三个编程脉冲之后，使用一组验证脉冲1908、1916和1拟4来在全位线感测方法中对所有位线同时进行验证操作。图19B描述了具有使用分离的奇偶验证操作的修改的图19A的编程序列。在此， 可以使用该组验证脉冲1908来感测偶数位线，同时可以使用该组验证脉冲1909来感测奇数位线(或反之亦然)。还能够在分离的序列中一个接一个地编程第一、第二和第三组，以便对第一组、然后对第二组且然后对第三组发生所有编程-验证操作。图20描述了与图19A的编程序列相关联的编程处理。步骤2000包括在诸如图18 所示的三合一的方法中将位线分组为第一、第二和第三组。步骤2002包括选择第一组的位线用于编程，并对所选字线施加编程脉冲，同时禁止第二和第三组的位线被编程。步骤2004 包括选择第二组的位线用于编程，并对所选字线施加编程脉冲，同时禁止第一和第三组的位线被编程。步骤2006包括选择第三组的位线用于编程，并对所选字线施加编程脉冲，同时禁止第一和第二组的位线被编程。在一个验证选择中，在步骤2008，在全位线方法中，同时验证所有的位线组。在奇偶验证选择中，在步骤2010，验证偶数编号的位线，然后在步骤2012，验证奇数编号的位线。在判决步骤2014，如果存在下一迭代，则处理在步骤2002处继续。如果不指示进一步的迭代，则第一组的编程完成(步骤2016)。图21A描述了涉及切换编程过程的编程处理。能够在整个编程序列中使用两个或多个不同的编程过程。例如，相邻的位线对的编程可能当用更高量值的编程脉冲时比用较低量值的编程脉冲更有益，在该情况下，可以实现基于在编程序列中的编程脉冲量值或编程脉冲数量的切换(switchover)。还能够基于其他因素、诸如温度、编程-擦除循环的数量、字线位置或哪个页正被编程来触发切换。例如，当在编程了较低页的数据之后首先编程较高页的数据时可能发生对编程相邻位线对的切换。或者，当在发生了粗略模式编程之后首先发生精细模式编程时可能发生该切换。或者，当在发生较早的编程遍(例如图8A)之后发生多遍编程技术的精细编程遍(例如图8C)时，可能发生该切换。关于温度，测试或模拟可以指示对于不同的切换点和对于不同温度的故障位的数量，来对不同温度产生最佳切换点，且可以将该信息配置到存储器器件的控制中。关于字线位置或编程-擦除循环，再次，测试或模拟可以指示对于不同的切换点和对于不同字线位置或编程-擦除循环数量的故障位数量，来产生最佳切换点基本上，可以对可能影响性能的任何特性实现切换的最佳化。这可以通过在可能的时候使用单个编程脉冲而不是双编程脉冲来节省编程时间。 如所述，我们可以限制该对位编程机制的使用为当Vpgm高时的脉冲，因为具有低Vpgm的先前脉冲不可能导致编程干扰且因此可以使用单个编程脉冲来节省时间。还参考图21B，其描述了切换编程过程的编程序列2120。在序列2120的第一部分
或第一子序列2130中，施加单个编程脉冲(具有幅度VreM1、VreM2、VreM3......)然后一组验证
脉冲。在序列2120的第二部分或第二子序列2140中，施加双编程脉冲(具有幅度VreM(N)、
Vpg (N+1)>Vpgm(n+2)......)然后一组验证脉冲。因此，序列2120的第N个编程脉冲是第二子序
列2140的第一编程脉冲。在图21A中，步骤2100包括使用第一编程过程来开始编程。例如，这可以是全位线编程，其中，同时编程所有位线。步骤2102包括施加编程脉冲。步骤2104包括诸如通过施加一组验证脉冲(或两组验证脉冲)来进行验证操作。判决步骤2106包括确定是否满足了切换编程过程的条件。这可以是预定条件，诸如当施加了数量N的编程脉冲时，例如， 当完成了 N个编程迭代时。
判决步骤还可以包括动态条件，其在第一编程过程期间确定且适用于存储器器件，诸如完成了编程或已经从粗略编程转换到精细编程的所选存储元件的百分比。还可以使用静态和动态条件两者。例如，如果已经完成了八个编程迭代且所选存储元件的50%完成了编程且已经被锁止不进一步编程，可以发生切换。在另一例子中，如果已经完成了八个编程迭代且所选存储元件的80%完成了编程或已经转换到精细编程模式，可以发生切换。如果在判决步骤2106处不指示切换，则在步骤2108处发生第一编程过程的下一迭代，且在步骤2102处继续第一编程过程的编程。如果不在判决步骤2106处发生切换，则在步骤2110处开始第二编程过程。例如，这可以包括在在此描述的变体的任一中对相邻的位线对或三个位线之一的编程。在步骤2112处，施加一个或多个编程脉冲。在步骤2114 处，进行一个或多个验证操作。判决步骤2116确定是否存在下一迭代，例如，是否存在剩余未编程的所选存储元件且还没有超过迭代的最大数量。如果存在下一迭代，处理在步骤 2112处继续，如果不存在下一迭代，编程在步骤2118处完成。图22是将在NAND串电平处的对位编程转换为在位线电平处的传统偶数/奇数感测的存储器阵列的布局的例子。一些存储器器件不具有能够进行全位线(ABL)感测来同时感测相邻位线的感测电路。相反，使用奇偶感测电路，其与奇数编号的位线分离地编程和验证偶数编号的位线。通过这种电路，在正被读的每个位线的两侧上需要接地的位线，以便位线放电不导致耦合噪声。通过标准NAND布置，将不可能通过传统偶数/奇数感测来实现该对位线编程。可以对存储器器件中的有源区域到位线连接进行修改来实现在此的编程技术，其中，同时感测相邻NAND串的对同时维持将不兼容其功能的现有非ABL感测电路。具体地， 我们可以修改该布局来有效地"触发"位线对来通过传统偶数/奇数感测来实现对位线编程。通过该建议，我们实现了在NAND串级的对位线编程，其中其是重要的，同时在金属位线级维持偶数/奇数样式，如传统感测所需的。当制造存储器器件时可以进行该修改。存储器阵列2200包括在其上形成存储元件的多个有源区域2202、2204、2206、 2208、2210、2212、2214和2216。例如，这可以包括图3的ρ阱区域140。每个有源区域是串联连接的非易失性存储元件的部分，且一组这种有源区域是彼此并行延伸的一组这种串的部分。在每个有源区域之上是相关联的第一和第二金属层，其中，第二金属层是导电位线。从有源区域到第一金属层的通孔以八边形为代表，而从第一金属层到第二、更高金属层的通孔以具有"X"的正方形为代表。每个位线与存储元件串中的各个相关联，且沿着各个串、例如至少部分地直接沿着各个串而延伸。一组位线对应于一组串，且一个位线与各个串通信。在第一金属层的导电路径可以沿位线和/或从一个位线到另一个位线而延伸。对于BL0，第二金属层2222通过导电路径2240被连接到相关联的第一金属层和相同位线的有源区域2202。这对BL3、BL4和BL7也成立。具体地，对于BL3，第二金属层22 通过导电路径2255被连接到相关联的第一金属层和相同位线的有源区域2208。对于BL4， 第二金属层2230通过导电路径2260被连接到相关联的第一金属层和相同位线的有源区域 2210。对于BL7，第二金属层2236通过导电路径2275被连接到相关联的第一金属层和相同位线的有源区域2216。对于与BL0、BL3、BL4和BL7相关联的存储元件的串，其是在该阵列中的所有串的第一子集，每个串电连接到沿着该串延伸的位线2222、2228、2230或2236中的各个。
但是，对于BL1，其不连接到其所沿着的或者利用其在一组位线中的相对位置而相关联的有源区域。相反，BLl连接到相邻有源区域。具体地，有源区域2206通过导电路径 2244而连接到BLl的第二金属层22 ，且对于BL2，有源区域2204通过导电路径2250连接到BL2的第二金属层22沈。类似地，有源区域2214通过导电路径2270而连接到BL5的第二金属层2232，且对于BL6，有源区域2212通过导电路径2265连接到BL6的第二金属层 2234。因此，相邻的位线对的第一组(例如，BL3.BL4 ；BL7、BL8(未示出)等)使得其金属位线连接到其相关联的有源区域，且相邻的位线对的第二组(例如BL1、BL2 ；BL5.BL6)使得其金属位线连接到相邻邻近位线的相关联有源区域。该概念可以延伸到具有附加的位线的存储器阵列。对于与BL1、BL2、BL5和BL6相关联的存储元件的串，其是在该阵列中的所有串的第二子集，每个串电连接到沿着相邻串延伸的位线22M、2226、2232或2234中的各个。因此，当控制和感测电路相信它们正经由金属层22 感测与BL2相关联的有源区时，相反，与BLl相关联的有源区将被感测。类似地，当控制和感测电路相信它们正经由金属层22M感测与BLl相关联的有源区时，与BL2相关联的有源区将被感测，当控制和感测电路相信它们正经由金属层2232感测与BL5相关联的有源区时，与BL5相关联的有源区将被感测，且当控制和感测电路相信它们正经由金属层2234感测与BL6相关联的有源区时， 与BL5相关联的有源区将被感测。因此，相邻NAND串2280对(有源区域2202和2204)、2观2 (有源区域2206和 2208) ,2284 (有源区域2210和2212)和2286 (有源区域2214和2216)可以被分组，其中，对 2280和2284是在偶数位线感测期间在使用第一组验证脉冲(诸如图14的验证脉冲1406、 1414、1422和1430)来同时被感测的第一组中的，且对2282和2286是在奇数位线感测期间在使用第二组验证脉冲(诸如图14的验证脉冲1408、1416、1似4和1432)来同时被感测的第二组中的。基本上，重新分配哪个有源区域与哪个位线相关联。图23A描述了连接到其相关联的位线的有源区域。具体地，BLO的有源区域2202被描述为包括NAND串部分2290和2292，其每个包括多个存储元件和漏极侧选择栅极(S⑶)。 有源区域2305、诸如η类型掺杂区域在选择栅极之间延伸。源极/漏极区域也在相邻存储元件之间延伸。导电路径2240包括从有源区域2305向第一金属层2302向上延伸的通孔 2300和从第一金属层2302向BLO的第二金属层2222向上延伸的通孔2304。为了清楚而不描述其他层、包括填料层(filler layers) 0图2 描述图23A的结构的透视图，指示第二金属层或位线如何直接在有源区域/NAND串2202之上。为了清楚，不示出存储元件和选择栅极。图M描述了连接到相邻位线的有源区域的各个图。类似编号的元件对应于图中的一个。为了清楚，不示出存储元件和选择栅极。具体地，有源区域2204经由导电路径 2250连接到位线BL2的金属层22沈。导电路径2250包括从有源区域(未示出)向金属层部分M02向上延伸的通孔、向相邻位线横向延伸的金属层部分M02和从金属层部分M02 向BL2的第二金属层22 向上延伸的通孔M06。类似地，有源区域2206经由导电路径2244连接到位线BLl的金属层22M。导电路径2244包括从有源区域(未示出)向金属层部分2410向上延伸的通孔、向相邻位线横向延伸的金属层部分M12和从金属层部分M14向BLl的第二金属层22 向上延伸的通孔 2416。 已经为了例示和描述来呈现了前述的详细描述。不意图穷举或限制本发明到所公开的精确的形式。在上述教导下，许多修改和变化是可能的。选择所描述的实施例以便最佳地说明本发明的原理和其实际的应用，以从而使得本领域技术人员能够在各种实施例中且具有适合于所构思的具体用途的各种修改地最佳地使用本发明。意图本发明的范围被附于此的权利要求所定义。
权利要求
1.一种用于编程一组非易失性存储元件G00)的方法，包括进行编程序列的多次迭代，所述迭代中的至少一个使用第一编程过程，其包括向该组非易失性存储元件施加第一编程脉冲(1202、1302、140 ，同时选择该组的相邻非易失性存储元件对的第一组用于编程，以及禁止该组的相邻非易失性存储元件对的第二组被编程，第一组的对与第二组的对相交织；以及向该组非易失性存储元件施加第二编程脉冲(1204、1304、1404)，同时选择第二组的对用于编程，以及禁止第一组的对被编程，在至少一个迭代的第一和第二编程脉冲之间对该组非易失性存储元件不进行验证操作。
2.根据权利要求1的方法，还包括在第二编程脉冲之后，一起验证(1206)这些对的第一和第二组，此后进行编程序列的另一迭代。
3.根据权利要求1的方法，还包括在第二编程脉冲之后，彼此分离地验证(1306、1308 ；1406、1408)这些对的第一和第二组，此后进行编程序列的另一迭代。
4.根据权利要求1或3的方法，还包括在第二编程脉冲(a)验证(1308、1408)奇数编号非易失性存储元件，然后验证(1306、 1406)偶数编号非易失性存储元件，此后进行编程序列的另一迭代，或(b)验证(1306、 1406)偶数编号非易失性存储元件，然后验证(1308、1408)奇数编号非易失性存储元件，此后进行编程序列的另一迭代。
5 根据权利要求1-4中的任一的方法，其中通过将相关位线(BLO, BLl ；BL4、BL5 ；BL8、BL9 ；BL12、BL13)的电压设置为允许编程的电平，来选择这些对的第一组用于编程，且通过将相关位线(BL2、BL3 ；BL6、BL7 ；BL10、 BL11)的电压设置为禁止编程的电平来禁止这些对的第二组被编程。
6.根据权利要求1-5中的任一的方法，其中第一和第二编程脉冲经由字线(WLO-WLn-I)而施加到该组非易失性存储元件。
7.根据权利要求1-6中的任一的方法，其中编程序列在对至少一个其他迭代实现不同、第二编程过程之后切换到第一编程过程。
8.根据权利要求7的方法，其中，所述第二编程过程包括向该组非易失性存储元件施加编程脉冲(Vpgml-Vpgm4)，同时(a)选择奇数编号非易失性存储元件用于编程，以及禁止偶数编号非易失性存储元件被编程，或(b)选择偶数编号非易失性存储元件用于编程，以及禁止奇数编号非易失性存储元件被编程。
9.一种非易失性存储系统，包括一组(400)非易失性存储元件；以及至少一个控制电路(510、550)，所述至少一个控制电路进行编程序列的多次迭代；对于至少一次迭代，所述至少一个控制电路使用第一编程过程，其中所述至少一个控制电路向该组非易失性存储元件施加第一编程脉冲(1202、1302、140幻，同时所述至少一个控制电路选择该组的相邻非易失性存储元件对的第一组用于编程，以及禁止该组的相邻非易失性存储元件的对的第二组被编程，第一组的对与第二组的对相交织；以及所述至少一个控制电路，对至少一个迭代，向该组非易失性存储元件施加第二编程脉冲(1204、1304、1404)，同时，所述至少一个控制电路选择这些对的第二组用于编程，以及禁止这些对的第一组被编程，其中，在至少一个迭代的第一和第二编程脉冲之间不对该组非易失性存储元件进行验证操作。
10.根据权利要求9的非易失性存储系统，其中所述至少一个控制电路，在第二编程脉冲之后，一起验证(1206)这些对的第一和第二组，此后进行编程序列的另一迭代。
11.根据权利要求9的非易失性存储系统，其中所述至少一个控制电路，在第二编程脉冲之后，彼此分离地验证(1306、1308 ；1406、 1408)这些对的第一和第二组，此后进行编程序列的另一迭代。
12.根据权利要求9或11的非易失性存储系统，其中所述至少一个控制电路，在第二编程脉冲之后(a)验证(1308、1408)奇数编号非易失性存储元件，然后验证(1306、1406)偶数编号非易失性存储元件，此后进行编程序列的另一迭代，或(b)验证(1306、1406)偶数编号非易失性存储元件，然后验证(1308、1408)奇数编号非易失性存储元件，此后进行编程序列的另一迭代。
13.根据权利要求9-12中的任一的非易失性存储系统，其中在对至少一个其他迭代进行不同的、第二编程过程之后至少一个控制电路将编程序列切换到第一编程过程，在第二编程过程中，所述至少一个电路向该组非易失性存储元件施加编程脉冲(Vpgml-Vpgm4)，同时所述至少一个控制电路(a)选择奇数编号非易失性存储元件用于编程，以及禁止偶数编号非易失性存储元件被编程，或(b)选择偶数编号非易失性存储元件用于编程，以及禁止奇数编号非易失性存储元件被编程。
14.根据权利要求9-13中的任一的非易失性存储系统，其中该组非易失性存储元件包括串联的非易失性存储元件的一组NAND串(2202、2204、 2206、2208、2210、2212、2214、2216) Jjfi^NAND 串彼此并行地延伸；所述非易失性存储系统还包括一组导电线0222、22对、2226、22沘、2230、2232、2234、 2236)，每个导电线与各个NAND串相关联，且至少部分地沿着各个NAND串而延伸；对于NAND串(2202、2208、2210、2216)的第一子集，每个NAND串被电连接到沿着NAND 串而延伸的各个导电线(2222、2228、2230、2236)；以及对于NAND串(2204、2206、2212、2214)的第二子集，每个串被电连接到沿着相邻的NAND 串而延伸的各个导电线(22洸、2224、22；34、2232)。
15.根据权利要求14的非易失性存储系统，其中所述第一子集包括相邻NAND串的交替对，且所述第二子集包括在第一子集的相邻 NAND串的交替对之间相交织的相邻NAND串的交替对。
全文摘要
编程技术通过使用增加禁止沟道的箝位升压电势来比便编程干扰的所选位线样式编程来减少在一组非易失性存储元件中的编程干扰。一个方面将相邻位线的交替对分组为第一和第二组。向所选字线施加双编程脉冲。在第一脉冲期间编程第一组位线，且在第二脉冲期间编程第二组位线。然后对所有位线进行验证操作。当禁止具体位线时，其相邻位线的至少一个也将被禁止以便具体位线的沟道将被足够地升压。另一方面分离地编程每三个位线。修改的布局允许使用奇偶感测电路来感测相邻的位线对。
文档编号G11C16/34GK102203878SQ200980143201
公开日2011年9月28日 申请日期2009年9月23日 优先权日2008年10月30日
发明者杰弗里·W·卢茨, 迪潘舒·达塔 申请人:桑迪士克公司