专利名称：存储器电路的制作方法
技术领域：
本发明涉及用于向存储器装置写入数据的存储器电路。尤其涉及能够防止误写入 的存储器电路。
背景技术：
首先将用于对模拟量进行微调(trimming)的熔丝(fuse)和存储器元件进行比较。在处理模拟量的IC中，通常通过微调来对该模拟量进行调节。在该微调方法中存 在若干种类。下面，列举有代表性的3个来进行说明。(1)激光熔丝法这是向熔丝照射激光来使其熔断的方法(2)电熔丝法这是使大电流流过熔丝来使其熔断的方法(3)存储器法这是使EPROM等存储器元件存储信息的方法熔丝在广义上讲，是可进行一次编程的存储器中的一种。但是，由于通常不把熔 丝称为存储器，因此这里不将其作为存储器来处理。对于EPROM而言，广泛使用了如下的 EPR0M,即该EPROM使用FN沟道电流或热载流子将载流子注入到浮栅中，由此来改变晶体 管的Vth。对于微调来说，虽然存在各种形式，但为了便于理解，使用图2来进行说明。图2 所示的电路被称为电压检测器，其输出根据电源电压高于某个值或低于某个值而反转。其 广泛地用于电源电压的监视。对动作的概要进行说明。在电源VDD与地VSS之间设有电阻器7，以VSS为基准对 电源VDD的电位进行分压。当通过比较电路对该分压后的电位与参照电位进行比较时，输 出电平根据比参照电位高或比参照电位低而发生反转。通过放大器对其进行整形而输出。关于是在几伏电压下进行反转，可以利用电阻的分压比来进行改变。另外，在实际 产品中，由于制造偏差而使得参照电位的值有所偏差。可以通过调节电阻的分压比来消除 该偏差。因此，如果能够将分压比调节成任意的值，则能够得到在期望的电压下输出发生反 转的电压检测器。 将熔丝8与电阻器7并联地排列，熔丝被熔断的电阻器作为电阻发挥作用，熔丝未 熔断的电阻器被熔丝短接，因而不发挥电阻的作用，基于此而实现了分压比的调节。一般将 此称为微调(trimming)。使用电压检测器来对微调进行说明的原因在于，其能够最简单地 对微调进行说明，但并不限于该电路。激光熔丝法通过向所希望的熔丝照射激光来使其熔断，从而进行期望的微调。该 方式的优点在于，不需要用于选择要将哪个熔丝进行熔断的电路以及外部端子。由于在封 装状态下不能向熔丝照射激光，因此要在芯片装入封装之前进行微调。该方式的问题在于，不能在封装状态下进行微调。在封装工序以及安装到基板上 时的回流工序中，模拟量发生变动。因此，虽然希望在回流工序后实施微调，但由于在封装 状态下不能照射激光，因此不能在回流工序后实施微调。因此，在大多情况下，与最终所需的特性的规格范围相比，估计出其变动量而采用更窄的规格范围。因此产生了如下问题成 品率降低，为了实现高精度而追加电路并由此导致芯片面积增大等。另外，还存在这样的问 题该方式不能应用于需要由产品购买者自己来进行微调的产品。接着，对电熔丝法进行说明。电熔丝法通过向所希望的熔丝流入大电流而使其发 热，并利用该热量来使希望的熔丝熔断，由此进行所希望的微调。由于这是电气方式的微 调，因此能够在封装状态下进行微调，从而避免了上述问题。对于该方式而言，需要向熔丝流入用于使熔丝电熔断的大电流，因此在大多情况下针对各个熔丝设置了外部端子。外部端子被称为焊盘，通常具有100 μ mX 100 μ m左右的 尺寸。因此，与激光熔丝法相比，需要非常大的面积。另外，为了在封装状态下进行微调，需要将焊盘与封装的引脚连接，因此封装的引 脚非常多。专利文献1示出了解决这种焊盘数量多的手段。在该方法的情况下，所需的焊 盘个数减少至2个，因此可得到面积大幅度削减的效果。但是，与激光熔丝法相比，仍然存在面积较大的问题，这是因为电熔丝法需要将 串行数据转换成并行数据的串行并行转换电路、需要2个用于向串行并行转换电路输入信 息的焊盘、以及需要流过大电流的晶体管。接着，对存储器法进行说明。存储器法使用了存储器元件来代替熔丝，如图3所 示，一般采用如下方法与电阻器7并联地配置晶体管10，通过存储器单元9来控制该晶体 管的栅极电位，由此，当晶体管截止时电阻器作为电阻发挥作用，而当晶体管导通时电阻器 被导通晶体管短接，基于此来进行微调。对于EPROM那样的非易失性存储器元件而言，即使切断电源其仍然保持存储信 息，因此适合于这样的微调。存储器单元9采用图4所示的结构。其使用了由Nch的浮栅结构的晶体管构成 的存储器元件12。一般情况下，写入是通过向浮栅注入电子来进行的。当向浮栅注入了电 子时，不利于形成Nch的沟道，因此Vth增加。图5示出了该存储器元件12的控制栅电压 VCG-漏极电流之间的关系。这样，利用进行写入会增大Vth这一情况来存储信息。由于微调是通过向存储器元件的写入来进行的，因此需要用于选择存储器元件的 电路以及外部端子。对于存储器法而言，其也具有可在封装工序后进行微调的优点，但是，其与专利文 献1的电熔丝法相同，需要用于选择所要微调的存储器元件的串行并行转换电路以及用于 输入选择用信号的焊盘。不同之处在于，由于不需要大电流，因此，能够使面积减小与用于 流过大电流的晶体管的面积相应的量。但是，其仅仅是与电熔丝法相比能够减小面积，而与 激光熔丝法相比，存在如下问题面积还是很大，且这些存储器元件在实际应用中需要误写 入防止功能而需要用于该功能的电路。在专利文献2中示出了尝试解决这些课题的方法，但与激光熔丝法相比，至少需 要2个焊盘，并且需要激光熔丝法中所不需要的电路，因此无法避免芯片面积增大。专利文献1 日本特开平6-37254号公报专利文献2 日本特开2003-110029号公报
发明内容
如上所述，在现有技术中，为了能够进行封装状态下的微调，与激光熔丝法相比，需要多余的焊盘以及电路(这里将其称为附加焊盘、附加电路)。因此存在芯片尺寸增大的 课题。本发明正是为了解决该课题而完成的，其目的在于，通过削减为了能够进行封装状态 下的微调而需要的附加焊盘并简化所需的附加电路来实现芯片尺寸的小型化。为了解决上述课题，在本发明的存储器电路中采用了下述手段。一种存储器电路，在该存储器电路中，将存储器单元A配置成行列状，并通过选择 行和列来选择所希望的存储器单元而写入信息，该存储器电路的特征在于，在各列中具有 存储单元B，该存储单元B用于存储表示各列的存储器单元A的写入是否已经完成的信息， 该存储器电路具有利用所述存储器单元B的存储信息来进行列的选择的电路，在针对某列 的所述存储器单元A的写入完成之后，对用于存储该列的写入信息的存储器单元B写入写 入完成信息，通过该写入而使得该存储器单元B的存储信息发生变化，利用上述变化，该列 从选择状态变成非选择状态，下一列从非选择状态变成选择状态，由此能够对下一列进行 写入，通过重复进行该动作来依次选择要进行写入的列。在上述存储器电路中，特征是，该存储器电路还具有利用了存储器单元B的误写 入防止功能。在上述存储器电路中，特征是，相邻的列的存储器单元B被配置在不同的行上。在上述存储器电路中，特征是，在存储器单元B所存储的信息的变化与列选择信 号的变化之间具有延迟时间。在上述存储器电路中，特征是，行解码器由模拟/数字转换电路构成。在上述存储器电路中，特征是，针对作为来自由模拟/数字转换电路构成的行解 码器的输出的字线，设置了上拉或下拉功能。在上述存储器电路中，特征是，该存储器电路具有切断流入模拟/数字转换电路 的电流的功能。在上述存储器电路中，特征是，该存储器电路具有以下功能将来自存储器单元的 信息读出至锁存电路来保持信息的功能；以及切断流入存储器单元的电流的功能。在上述存储器电路中，特征是，在行列配置的存储器单元A的第1列之前设置有存储 器单元C，根据存储器单元C的存储信息来控制是否许可向第1列的存储器单元A进行写入。在上述存储器电路中，特征是，该存储器电路使用能够电熔断的熔丝，作为存储信 息的元件。在需要参照电路的半导体芯片中，特征是，具有上述存储器电路，所述半导体芯片 的参照电位与上述存储器电路的模拟/数字转换电路的参照电位通用。根据以上说明的本发明，能够实现附加焊盘的削减以及附加电路的简化，能够实 现芯片尺寸的小型化。
图1是本发明实施例1的微调存储器电路图。图2是使用了熔丝的电压检测器的概略图。图3是使用了存储器元件的电压检测器的概略图。
图4是由具有浮栅结构的存储器元件构成的存储器单元的电路图。图5是示出具有浮栅结构的存储器元件的控制栅电压VCG-漏极电流ID之间的关 系的图。图6是现有技术的存储器电路图。图7是D型触发器(有时也称为D型锁存器)的电路图。
图8是本发明实施例3的微调存储器电路图。图9是使用了模拟/数字转换的行解码器的电路图。图10是示出图9的Data端子输入电压-输出电平之间的关系的表。标号说明IPch晶体管；2存储器单元；3微调用存储器单元；4BL控制用存储器单元；5N0R电 路；6反相器电路；7电阻器；8熔丝；9存储器单元；IONch晶体管；11负载电阻；12存储器 元件；13比较电路；14NAND电路；15恒流源。
具体实施例方式[实施例1]根据图1，对5行X4列=20位(bit)的微调存储器电路进行说明。图1是本发 明的实施例1的微调存储器电路图。在图1的电路图中，由Pch晶体管1和存储器主要部分2构成的存储器单元被配 置成行列状。如图4所示，存储器单元由存储器元件12、Pch晶体管1以及负载电阻11构 成。首先，对存储器元件12进行说明，存储器元件12是具有浮栅结构的N型MOS晶体管，其 通过在浮栅中蓄积电子来存储信息。可利用FN沟道电流或热载流子向浮栅注入电子，将此 称为写入。另外，可以通过照射紫外线来使蓄积在浮栅中的电子脱离浮栅，将此称为消除。在浮栅中设有通过电容耦合对浮栅进行控制的控制栅。图5示出了该控制栅的电 压与漏极电流之间的关系。在写入状态下，由于电子蓄积在浮栅中，因此沟道不容易反转。 艮口，与消除状态相比，Vth(阈值)变大。以上是使用了具有浮栅结构的N型MOS晶体管的 存储器元件的一般动作。图4是由具有上述浮栅结构的存储器元件构成的存储器单元的电路图。在存储器 元件的漏极与BL (位线)之间配置有Pch晶体管，通过Pch晶体管的导通/截止来控制写 入。在存储器元件的漏极与电源线VDD之间设有负载电阻11。该电阻被设为存储器元件 的写入/消除时的源/漏之间电阻的中间值左右。于是，存储元件输出在写入状态下变成 1 (Hi 高)，在消除状态下变成0 (Lo 低)。图4所示的虚线框相当于图1所示的本发明实施例1的微调存储器电路图中的存 储器主要部分2。图1所示的Pch晶体管1与图4所示的Pch晶体管1相同。以上，对存储器单元的结构进行了说明，这只是一例。本发明的主题是关于选择电 路，存储器单元可以是任何结构。在图1中，沿横向延伸的布线用于选择各个行，称为字线(WL =Word Line)，按照第 1行为WL1、第2行为WL2这样地对各行进行命名。沿纵向延伸的布线用于选择各个列，称 为位线(BL =Bit Line)，按照第1列为BLA、第2列为BLB这样地对各列进行命名。提供用 于选择各个行的信号的电路称为行解码器。从行解码器引出行数为5+1 = 6条的字线。
将与WL 1 5连接的存储器单元称为微调用存储器单元3。将与WL6连接的存储 器单元A6、B6、C6、D6称为BL控制用存储器单元4。在图1中，省略了微调存储信息的取出，但如果向图3的晶体管10的栅极输入图 4的存储器单元的输出，则可用作电阻分压的微调。接着，对动作进行说明。首先，向芯片照射紫外线，使所有存储器元件均处于消除 状态。当所有存储器元件处于消除状态时，来自BL控制用存储器单元的输出为0，因此各 个位线的电平为BLA = 1、BLB = 0、BLC = 0、BLD = 0。此时，如果在字线中输入了选择行 的信号，则只有A列的该行的PMOS晶体管导通，对该存储器单元进行写入。例如，在希望对 A列中的第2行、第3行进行写入时，设定为(WL1，WL2，WL3，WL4，WL5) = (1，0，0，1，1)，对 A2、A3进行写入。或者，分为(1，0，1，1，1)、(1,1,0,1,1)这2次对A2、A3进行写入。当A列的写入结束时，接着设定WL6 = 0，对A6进行写入。然后，变为BLA =0、BLB =1、BLC = 0、BLD = 0，切换成只能对B列进行写入的状态。这里，与A列的情况相同地控制(WL1，WL2，WL3，WL4，WL5)，对B列进行写入。当B 列的写入结束时，对B6进行写入。然后，这次切换成只能对C列进行写入的状态。这样，可 针对任意的列数依次进行选择。在该说明中，对5行X4列=20位的情况进行了说明，但行和列均不限于该数量。 在该说明中使用的行与列只是为了方便说明，即使行与列互换，在本质上也是相同的。在该 说明中所述的行列配置是在电路结构上的配置，与芯片上的存储器元件的配置无关。本发 明的主旨在于，针对每列设置了存储表示该列的写入是否完成的信息的BL控制用存储器 单元，利用该BL控制用存储器单元的信息对列进行依次选择。应用了图1所示的NOR电路 5、反相器电路6的电路只是实现该功能的一例，本发明并不限于图1所示的电路。在图6的现有例中，需要用于选择的串行并行转换电路。在该现有例中，虽然使用 了电熔断的熔丝，但在使用存储器元件的情况下，其选择方法也基本相同。串行并行转换电 路大多是由图7所示的D型触发器(DFF)构成的。其也被称为D型锁存器。基本上1列需 要1个DFF。如图7所示，Dff由4个NAND 14和1个反相器6构成。即，通常由18个晶体 管构成。与1列需要18个晶体管相比，可知本发明的列选择方式所需的晶体管个数较少， 构成了简化的电路。[实施例2]在图1的微调存储器电路中，如实施例1所述，在依次选择列的同时进行写入，当 对所希望的所有存储器元件的写入结束时，向最终列的BL控制用存储器元件写入写入结 束信息。此后，由于不能再选择任何列，因此不能写入。在使用了存储器元件的微调电路中，通常为了防止在微调后发生无意的写入而具 有误写入防止功能。在专利文献2中也设置了误写入防止功能。在本发明中，可以使用用于依次选择列的BL控制用存储器元件，来将各列设定成 禁止写入状态。对于最终列，由于结束了列的依次选择，因此从列选择的目的来讲，不需要 BL控制用存储器元件。但是，当最终列也具有BL控制用存储器元件且通过对该元件的写入 而使最终列成为禁止写入状态时，禁止向所有存储器元件进行写入。这样就得到了误写入 防止功能。[实施例3]
根据图8，对4行X4列=16位的微调存储器电路进行说明。从行解码器引出了 行数为4+2 = 6条的字线。与WLl 4连接的存储器单元是微调用存储器单元，与WL5、6 连接的存储器单元々6、85丄6、05是见控制用存储器单元。与表示实施例1的图1的不同 之处在于BL控制用存储器单元不位于同一行而是跨越了 2行，并且相邻列的BL控制用存 储器单元位于不同的行，即交替地配置。 对在如图8所示地跨越2行交替地配置BL控制用存储器单元的情况下取得的效 果进行说明。如果按照图1的实施例1所示地将BL控制用存储器单元配置在同一行(WL6)， 则在针对A6的写入结束的同时，开始对B6进行写入，在针对B6的写入结束的同时，开始对 C6进行写入。因此，需要在针对A6的写入结束的同时将WL6的信号降为0。既不能提前也 不能滞后。虽然能够控制这样的时机，但十分困难。因此采用了跨越2行的交替配置。在采用了跨越2行的交替配置的情况下，在针对A列的微调存储器单元的写入结 束之后，对A6进行写入，在针对A6的写入结束之后，即使继续对A6施加写入电压，也不会 对其它单元进行写入。不会像如上所述地那样对B列的BL控制用存储器单元进行写入。因 此，能够得到这样的效果写入的时机调整容易，能够进行稳定的写入。这里所说的2行没有实质意义，而相邻列的BL控制用电路位于不同的行则是有意 义的。这里，为了使相邻列的BL控制用电路位于不同的行，使用了最少的2行，但也可以比 2行更多。[实施例4]当针对A列的微调存储器单元的写入结束时，接着设定WL6 = 0，对A6进行写入。 然后变为BLA = 0、BLB = 1、BLC = 0、BLD = 0，切换成A列处于禁止写入状态而B列处于 可写入状态。C列及之后的列仍然保持禁止写入状态而未发生变化。这样虽然不会对动作 带来问题，但是，此时，如果与A6的输出的切换同时地A列的位线变为非选择状态，则有可 能发生针对A6的写入深度不充分的问题。因此，在来自BL控制用存储器单元的输出与位线的信号切换时机之间，略微设有 延迟。延迟时间只要为为了对BL控制用存储器单元进行充分深度的写入所需的写入时间 左右即可。该延迟可以使用电阻等简单地实现。这样，能够更加稳定地对BL控制用存储器单元进行充分深度的写入。因此，还能 够降低写入不良和数据乱码等问题的概率。[实施例5]对行解码器的结构进行说明。由于列选择电路能够按如上所述地简化，因此，即使 使用现有例的解码器，也能够缩小芯片面积，但通过与以下所示的方法相组合，能够取得更 大的效果。图9示出了该行解码器的结构。将输入用于选择行的信息的外部端子设为Data 端子。该电路通过Data端子的电位来控制各WL的信号，一般将称为模拟/数字转换电路 的电路用于行解码器。将通过在Data端子与Vss之间配置电阻而进行适当的分压后得到的电位与参照 电位进行比较，来进行信号的控制。关于适当的分压，将在后面进行叙述。这样地将模拟量 作为输入信号的优点在于可用1个端子选择任意1个。 如果要用数字信号进行同样的操作，则至少需要2个外部端子。例如，在将时钟信号等串行数据转换成并行数据的情况下，该并行数据均不过是逐一按顺序进行选择的信号，因此为了选择任意1个，至少还需要1个外部端子。通过这样地将模拟量用于输入信号， 能够减少外部端子数量。但是，一般也存在缺点。在上述的数字信号的2个端子的情况下，所能选择的数量 不受限制，与之相对，在模拟信号的1个端子的情况下，由于从模拟向数字进行转换的分辨 率而限制了所能选择的数量。当为了提高所能选择的位数而提高分辨率时，将导致模拟/ 数字转换电路的规模的增大等，不能得到面积缩小的优点，如果不存在优点，则与数字方式 的情况相比，由于模拟方式在处理上需要更加注意，因此没有实用性。但是，对于本发明而言，仅在WL的选择中使用模拟信号，而在BL的选择中则不受 模拟信号的限制。因此，在本发明中，通过只在1个端子附加模拟信号，从而即使不提高该 模拟/数字转换电路的分辨率，所能选择的数量也不会受到限制。这样，正是通过应用了上 述列选择方法的微调存储器电路与图9的行解码器电路的组合，得到了如下这样的效果 能够将用于选择的外部端子减少至1个，而无需进行位数的限制或高分辨率化。接着，图10示出了 Data端子的电位与字线WLl 6的信号之间的关系的例子。这 里，参照电位设为1.0V。参照电位会因制造工序偏差而发生偏差，其范围为士0. IV左右。 因此，以使比较电路的输入按1. 15V、0. 85V进行切换的方式来设定Data端子 Vss之间的 电阻比。这里，电阻比可通过下式来求出电阻比=(各行 Vss之间的电阻)/(总电阻)。设电阻比为第1行0. 869、第2行0. 642、第3行0. 475、第4行0. 351、第5行 0. 259、第6行0. 192，当输入到Data端子的电压为图10中的左栏时，得到了图10中右栏 所示的NOR电路的输出，即WL信号。下面，举例说明实际的动作。例如，当Data = 0.98V以下时，NOR电路的输出为(第1行，第2行，· · ·，第6行)= (111111)；当Data = 1. 32V时，NOR电路的输出为(第1行，第2行，...，第6行)= (100000)；当Data= 1. 79V时，NOR电路的输出为(第1行，第2行，· · ·，第6行)=(010000)。这样，可通过Data端子的电压来选择任意1行。该电阻比的设定随参照电位、参照电位的偏差、分压电阻的偏差、写入微调数据的 装置的精度、要求速度而变化，因此，是与它们对应地设定的。另外，行数也是与它们对应地 进行变更。在该方式的情况下，由于利用了电阻，因此输出的切换较慢。因此，在Data的切换 过程中，存在选择了所不希望的行的危险。因此，只需预先将WL上拉至VDD即可。在本例 中，由于在选择时WL为0，因此是将其上拉至VDD，但对于在选择时WL为1的电路方式而言， 是将其下拉至VSS。这里列举的电路只是由模拟/数字转换电路构成行解码器的情况的一例，解码器 电路并不限于该方式。另外，模拟/数字转换电路的方式也不限于该方式。根据以上结构，能够得到将附加焊盘减少为1个的微调电路、与现有技术相比简 化了选择电路的微调电路、以及由任意位数的存储器元件构成的微调电路。
[实施例6]对于实施例5中使用的模拟/数字转换电路，如果未有电流流过，则不发挥作用，该功能仅在写入动作时才是必要的。因此，通过在电流流过的路径上设置开关并仅当必要 时才使电流流过，能够抑制消耗电流。可将晶体管用作开关。图4所示的存储器单元有时会出现电流持续流过的情况。例如，当存储器元件12 导通时，由其导通电阻和负载电阻11决定的电流恒定地在电源之间流动。为了抑制该电 流，可使用这样的方法，即将来自存储器单元的输出数据保存在锁存器等消耗电流极低的 电路中，在保存后切断流入存储器单元的电流。由于锁存器进行信息保存的期间内的消耗 电流为构成锁存器的晶体管截止时的漏电流的程度，因此极小。图4所示的存储器单元是从VDD汲取电流，不过也有这样的方法，即通过与VDD 之外的另外设置的电源线连接并降低该电源线的电位，来抑制消耗电流。该方法也适用于 模拟/数字转换电路。[实施例7]在图1、图8所示的本发明的微调存储器电路中，在A列的前方追加了 BL控制用 存储器单元，如果不对该存储器单元进行写入，则BLA不会进入选择状态，而如果进行了写 入，则BLA进入选择状态。由此，在对A列前的BL控制用存储器单元进行写入之前，禁止对 存储器电路整体进行写入。在微调存储器电路中，在写入微调信息之前，也有可能因外扰原因而引起误写入。 根据本方式，能够得到防止该误写入的功能。对于在上述实施例中叙述的电流路径的切断方法，是在电流路径的途中设置晶体 管，并将其配置成按照下述方式工作，即当对配置在A列之前的BL控制用存储器单元进 行了写入时，晶体管导通而流过电流，当针对存储器单元的最终列的写入结束时，晶体管截 止，切断电流路径。这是抑制写入时以外的消耗电流的1个方法。在图1、图8所示的本发明的微调存储器电路中，存储A列的写入完成的BL控制 用存储器单元直接控制A列和B列。因此，在不按上述实施例那样在A列配置对A列的写 入结束进行存储的BL控制用存储器单元而是将其配置在B列的情况下，电路规模也大致相 等。这样，在A列配置控制成如果不进行所述写入则不能对A列之后的列进行写入的BL控 制用存储器单元，在B列配置对A列的微调用存储器单元的写入结束进行存储的BL控制用 存储器单元，之后的列可以同样地进行控制。[实施例8]在至此为止的实施例中，对应用了具有图4、图5所示的浮栅结构的非易失性存储 器元件的情况进行了说明，但本发明所涉及的是写入法和误写入防止法，而不限于存储器 元件的方式。在使用现有例的说明中不被称为存储器元件的可电熔断的熔丝作为存储器元 件的情况下，也能够得到本发明的效果。另外，也可以将只有在接通电源时才能存储信息的存储器元件(易失性的存储器 元件，例如SRAM)用于本发明。但是，在该情况下，需要在每次接通电源时进行信息写入。[实施例9]在至此为止的实施例中，对应用于微调存储器电路的情况进行了说明。但是，本发 明涉及的是写入法和误写入防止法，其用途完全不限于微调的用途。本发明也可以用于除了微调用途以外的存储器电路。但是，在本发明中，无论对于写入、读出的哪一个，均不能进行完全随机访问。因此，用途受到限定。至此说明的微调是作为其用途最有效的例子。[实施例10]图2、3的电压检测器与应用了图9的模拟/数字转换的行解码器均需要参照电 位。通过共用生成该参照电位的电路可减小面积。
权利要求
一种存储器电路，在该存储器电路中，将存储器单元A配置成行列状，并通过选择行和列来选择所希望的存储器单元而写入信息，该存储器电路的特征在于，在各列中具有存储单元B，该存储单元B用于存储表示各列的所述存储器单元A的写入是否已经完成的信息，该存储器电路具有利用所述存储器单元B的存储信息来进行列的选择的电路，在针对某列的所述存储器单元A的写入完成之后，对用于存储所述列的写入信息的所述存储器单元B写入写入完成信息，通过该写入而使得所述存储器单元B的存储信息发生变化，利用上述变化，所述列从选择状态变成非选择状态，下一列从非选择状态变成选择状态，由此能够对所述下一列进行写入，通过重复进行该动作来依次选择要进行写入的列。
2.根据权利要求1所述的存储器电路，其特征在于，该存储器电路还具有利用了所述存储器单元B的误写入防止功能。
3.根据权利要求1所述的存储器电路，其特征在于，所述存储器单元B被配置在相邻的列的不同的行上。
4.根据权利要求1所述的存储器电路，其特征在于，在所述存储器单元B所存储的信息的变化与列选择信号的变化之间具有延迟时间。
5.根据权利要求1所述的存储器电路，其特征在于，行解码器由模拟/数字转换电路构成。
6.根据权利要求5所述的存储器电路，其特征在于，针对作为来自由所述模拟/数字转换电路构成的行解码器的输出的字线，设置了上拉 或下拉功能。
7.根据权利要求5所述的存储器电路，其特征在于，该存储器电路具有切断流入所述模拟/数字转换电路的电流的功能。
8.根据权利要求1所述的存储器电路，其特征在于，该存储器电路具有以下功能将来自所述存储器单元A以及所述存储器单元B的信息 读出至锁存电路来保持信息的功能；以及切断流入所述存储器单元A以及所述存储器单元 B的电流的功能。
9.根据权利要求1所述的存储器电路，其特征在于，在行列配置的所述存储器单元A的第1列之前设置有存储器单元C，根据所述存储器单 元C的存储信息来控制是否许可向所述第1列的所述存储器单元A进行写入。
10.根据权利要求1所述的存储器电路，其特征在于，该存储器电路使用能够电熔断的熔丝，作为存储信息的元件。
11.根据权利要求5所述的存储器电路，其特征在于，该存储器电路设置在具有参照电位的半导体芯片上，并且所述半导体芯片的参照电位 与所述模拟/数字转换电路的参照电位通用。
全文摘要
本发明涉及存储器电路。存储器单元A配置成行列状，在各列中具有存储单元B，该存储单元B用于存储表示各列的存储器单元A的写入是否已经完成的信息，该存储器电路具有利用存储器单元B的存储信息来进行列的选择的电路，在针对某列的所述存储器单元A的写入完成之后，对用于存储该列的写入信息的所述存储器单元B写入写入完成信息。通过该写入而使得所述存储器单元B的存储信息发生变化，利用上述变化的情况，该列从选择状态变成非选择状态，下一列从非选择状态变成选择状态，由此能够对下一列进行写入。通过重复进行该动作来依次选择要进行写入的列。
文档编号G11C29/00GK101807428SQ20101011530
公开日2010年8月18日 申请日期2010年2月11日 优先权日2009年2月13日
发明者津村和宏 申请人:精工电子有限公司