用于在基于忆阻器的数据存储设备内减少写缓冲器容量的方法和系统的制作方法
【专利摘要】申请中公开的一个示例是一种电子数据存储设备，包括一个或多个存储器元件的阵列。所述数据存储设备还包括错误控制编码的编码器，其编码所接收的数据；以及读/写控制器，其通过施加切换引发力或梯度至所述一个或多个存储器元件阵列而将接收自所述错误控制编码的编码器的已编码数据写入多个存储器元件，直到多于最大容许数量的写请求已经排队至所述写请求缓冲器，直到反馈信号指示所述写操作已完成，或直到所述切换引发力或梯度已经施加达最大施加时间。
【专利说明】用于在基于忆阻器的数据存储设备内减少写缓冲器容量的方法和系统
【技术领域】
[0001]本申请涉及在非线性位存储介质(诸如，忆阻位存储介质)中存储数据的设备，并且尤其涉及用于通过在存储之前编码数据减少写缓冲器容量的方法和系统。
【背景技术】
[0002]过去半世纪以来，电子电路元件的尺寸快速缩小。熟知的电路元件，包括电阻器、电容器、电感器、二极管、及晶体管，曾经被通过手工焊接成大规模电路的大规模设备，而现在以次微米级尺寸制作在集成电路内部。基于光刻技术的半导体制造技术能够生产具有每平方厘米数以千万计的电路元件的集成电路。电路元件尺寸的稳定缩小和集成电路组件密度的增加，已使集成电路可操作的时钟速度快速增加,且使集成电路及基于集成电路的电子设备的功能、计算带宽、数据存储容量以及操作效率显著增长。
[0003]不幸地，相对于使用光刻技术的方法在集成电路内制造的组件密度进一步增加的物理极限正在趋近。最终，光刻技术方法受到通过光刻掩膜来固定与蚀刻光阻材料的射线波长所限，且随着电路线及组件尺寸的进一步缩小成纳米级尺寸，通过穿隧的电流泄漏以及因纳米级组件的相对高的电阻所导致的能耗相对于通过传统集成电路制造与设计方法进一步缩小组件大小与增强组件密度提出了挑战。这些挑战给纳米级电路及电路元件的设计与制造上带来了全新的方法。研究和开发努力当前正在耗用来通过纳米级元件的自行组装、纳米级压印以及其他相对较新的方法来产生极其紧密的纳米级电子电路。此外，已经发现以纳米级尺寸操作的新类型的电路元件，包括能够作为双稳态纳米级存储器元件使用的忆阻(memristive)切换材料。不幸地，忆阻切换材料及其他候选双稳态存储器元件材料，对被施加以改变材料状态的所施加电压、温度以及其他力及梯度具有非线性响应特征，经常具有较宽分布的非对称概率密度函数(PDF)，所述非对称概率密度函数特性在于存储器元件相对于被施加切换力或梯度的不同持续时间进行切换的概率。非对称PDF可具有相对长尾特征，对应于力或梯度可能需要被施加比平均切换时间明显更长的时间段来保证切换的事实。可选地，PDF特性在于:大量存储器元件的切换行为，长尾对应于所述大量存储器元件的一小部分，相比于大量存储器元件中的大部分，所述大量存储器元件的一小部分以显著更长的力或梯度施加的持续时间来切换。这一事实又相对于具有狭窄分布的对称HF的理论上的设备，要求显著降低的操作带宽和/或可信度，对此为保证切换高达对应于最大可容许比特错误率的概率需要施加的力或梯度的时间并不明显大于发生切换的平均施加时间。基于非线性数据存储材料(诸如，忆阻材料)的存储器设备及其他数据存储设备的理论学者、设计师以及开发者持续寻找可改进某些这种设备中的非对称展宽分布的切换时间特性的方法及设备体系结构。
【专利附图】
【附图说明】
[0004]图1A-B图示了特征在于有两个稳定电子状态的纳米级单比特数据存储设备的示例。
[0005]图2显示了在图1A-B说明的双稳态纳米级电子设备的电流对电压行为。
[0006]图3A图示了对数-正态概率密度函数(HF)。
[0007]图3B显示了在图3A所示对数-正态分布HF的对应的累加分布函数(OTF)。
[0008]图4图示了两种方法中第一种，用于改善忆阻存储器元件及其他非线性数据存储设备材料的切换时间的对数-正态分布影响。
[0009]图5图示为忆阻存储器元件及其他双稳态数据存储材料改善对数-正态分布切换时间影响的第二种方法。
[0010]图6A-B图示了对忆阻存储器元件或其他非线性数据存储材料施加切换脉冲。
[0011]图7A-F图示了用于将数据写入包括以对数-正态分布切换时间为其特征的存储器元件的存储器设备的六种不同的数据写入方法。
[0012]图8图示了在两脉冲写入方法中，施加写电压的总预期时间Tavg对第一脉冲长度T1的依赖性。
[0013]图9图示了对于连续写入方法，施加写电压的期望累加时间Tavg对最大施加时间Tmax的依赖性。
[0014]图10提供了表格，显示用于将数据写入包括以对数-正态分布切换时间为特征的存储器元件的存储器的多种不同写入方法的比较。
[0015]图11图形化地说明了图10所提供的表格中第一水平区段的数据。
[0016]图12提供了表格，列出多脉冲写入方法的最大脉冲数量及平均脉冲数量，多脉冲写入方法针对所考虑的、作为τ的各不同分数的读时间实现期望的切换失败概率。
[0017]图13显示对于未编码的两脉冲写入方法和已编码的两脉冲写入方法，期望的等待时间相对于写入到达间隔时间的图示。
[0018]图14图示了结合反馈信号及ECC编码这二者的数据存储设备。
[0019]图15显示了写缓冲组件(图14中的1434)的操作的控制流程图。
[0020]图16提供了例程“输入”(图15的1506)的控制流程图。
[0021]图17提供了例程“输出”(图15的1508)的控制流程图。
[0022]图18提供了说明读/写控制器(图14的1430)的操作的控制流程图。
[0023]图19提供了例程“写”(图18的1806)的控制流程图。
【具体实施方式】
[0024]本申请涉及将数据存储于以较宽和/或非对称切换时间概率密度函数为特征的存储器元件的电子数据存储设备。这些类型的存储器元件(许多这种存储器元件包括非线性双稳态材料，包括忆阻材料)可能表现出最坏情况的切换时间，其明显大于平均切换时间。所述概率分布反映出当存储器元件重复地从第一双稳态切换至第二双稳态时观察得到的切换时间。概率分布还反映出当切换电压、电流、或其他力或梯度被施加至大量存储器元件时观察得到的大量单个存储器元件的切换时间。对于传统数据存储设备，潜在的冗长切换时间导致相对长的切换周期，并相应导致低的数据存储输入带宽。
[0025]本申请有关的电子数据存储设备以六小节讨论如下:(I)具有非对称分布的切换时间的存储器元件的概览；(2)错误控制编码；(3)假设的写入方法；(4)各种写入方法的分析；(5)各种写入方法的分析结果；及(6)本申请有关的电子数据存储设备的示例。
[0026]具有非对称分布的切换时间的存储器元件的概览
[0027]图1A-B图示了特征在于有两个稳定电子状态的纳米级单比特数据存储设备的示例。图1A显示所述设备处于相对高的电阻状态，以及图1B显示所述设备处于相对低的电阻状态。电极间的电介质材料的电阻率可被电子地感测，并且因此图1A-B所示两个不同电阻状态可用于存储单比特的信息。
[0028]图1A-B均使用相同的说明习惯。图1A中，电介质材料102夹在两个导电电极104及106之间。在所述双稳态电介质材料102上方及下方的所述电极那些部分显示在图1A。一般而言，所述电极可为纳米导线或其他导电元件，其电气互连所述纳米级电子设备与其他纳米级电子设备、纳米级电路及最终地小规模和大规模电路。在图1中，电介质材料102显示为具有两个不同部分:(I)低电阻率部分108及高电阻率部分110。所述低电阻率部分为一耗尽区域，作为一个示例，耗尽区域包括促进电流传导的氧空位。电介质材料的高电阻率部分110缺乏所述空位，并且因此具有未经掺杂半导体或电介质物质的电导。在图1A-B中，当在向上垂直方向或z方向横跨所述电介质材料施加足够大幅度的电压时，氧空位可在所述两电极间的所述电介质材料内部重新分布，如图1B所示。氧空位的重新分布导致电介质材料整体具有相对低电阻。在图1B中在相反方向施加足够大电压，或在向上垂直方向施加负电压，导致迫使空位本身分布更靠近下电极，如图1A所示。
[0029]图2显示在图1A-B说明的双稳态纳米级电子设备的电流对电压的行为。1-V曲线中具有相对大斜率的部分202为1-V曲线对应于纳米级电子设备的低电阻状态部分，如图1B所示。所述曲线斜率与两电极间的电介质材料的导电性成正比而与电阻率成反比。1-V曲线中具有小的幅度斜率的部分204对应于纳米级电子设备的高电阻状态，如图1A所示。从电压轴208及电流轴210的原点206开始，假设纳米级电子设备处于如图1A所示的高电阻状态，从下电极施加增加的正电压至上电极，导致横跨电介质材料的电流很少的增加，如1-V曲线204的右侧部分表示的，直到施加的正电压接近电SVW+212，在所述点处氧空位贯穿电介质材料或半导性材料快速重新分布，这导致电流快速增加，如ι-v曲线的近垂直部分214表示，直到表示低电阻状态的1-V曲线部分到达点216。正电压的进一步增加导致沿低电阻状态1-V曲线的远右侧部分220电流相对较大的对应增加，直到达到电压VD+222，在所述点设备因高电流流经所述设备导致电阻加热而作为结果产生过量热量而故障。一旦到达低电阻状态的点216，随着横跨电极施加电压的降低，使低电阻状态1-V曲线202向左前进，下降回原点206 ;并随着电压进一步减至幅度增加的负电压，电流在所述方向切换并在幅度上增加至点224，在所述点氧空位再次重新分布回接近下电极的紧密层，如图1A所示，导致流经设备的电流幅度的快速降低，并返回点226的高电阻状态。横跨设备所施加的负电压幅度的进一步增加，最终导致电压VD_230，在所述点因电阻加热而使设备再次故障。
[0030]纳米级电子设备从低电阻状态过渡至高电阻状态的电压称作Vw_232。选择高电阻状态表示布尔值“O”，以及低电阻状态表示布尔值“ I ”，施加正电压Vw+可视为写I操作，而施加负电压V;可视为写O操作。施加中间幅度电压VK236可用来询问当前存储在纳米级电子设备中的值。当电压\施加至设备时，并当相对大幅度电流因此而流经设备时，所述设备处于低电阻状态或布尔I状态；但当相对少电流流经设备时，设备处于布尔O状态。因此，图1A-B及图2说明的纳米级电子设备可作为纳米级存储器元件，而这种设备的二维或三维阵列可作为二维及三维存储器阵列。
[0031]尽管本示例及随后示例以具有两个不同稳定电子状态中的任一者的双稳态材料为特征，但根据横跨设备施加的电压历史，具有三个或更多个稳态的设备也可用于各种应用。例如，具有三个稳态的设备可存储基数为3的数值系统中三个不同值“0”、“I”或“2”中的一者，或可使用三态设备的三个稳态中的二者来存储一位值，未分配的状态提供与信息存储状态的进一步分离。多种情况下，电压被施加以改变双稳态存储器元件的状态。然而，其他类型的双稳态材料可由施加其他力和/或梯度切换，包括用于基于相变材料设备的温度。其他类型的设备可具有不同于电阻状态的状态类型的特征。
[0032]如前文讨论，图2提供了一种类型的理想化的忆阻器切换的描述。然而，忆阻存储器元件以及在施加电压或其他力或梯度下表现出非线性特性的其他类型的存储器元件不相对于时间从一个双稳态均匀地切换至另一双稳态，反而是如许多其他物理现象一样表现出概率分布的切换时间。作为一个示例，某些忆阻存储器元件的切换时间可由对数-正态概率分布模型化。图3A图示了对数-正态概率密度函数(HF)。图3A中，纵轴302表示相对于施加力或梯度的起始时间，特定忆阻存储器元件在时间t切换的概率密度，或换言之，时间t等于施加力或梯度以把忆阻存储器元件从第一状态切换至第二状态期间设备的切换时间tsw。在图3A中横轴304表示时间t，原点对应于当开始施加力或梯度时的时间t=O。
[0033]对于图3A所示的假设的对数-正态分布，平均切换时间t为1.0，其中时间单位(诸如，如纳秒、微秒、或毫秒)依赖于特定忆阻材料且与本文讨论不相关。在正态概率分布或高斯分布中，概率密度函数峰值与随机变量的平均值一致。然而，如图3A可知，对数-正态分布的概率密度函数的峰值306移位至独立变量t的平均值左侧。PDF为非对称，与正态或高斯PDF不同，且具有扩展至右侧尾部308的特征，对应于以下以下事实:施加电压或其他力或梯度的特定忆阻存储器元件的实际切换时间有显著概率出现在明显大于平均或均值切换时间的时间。
[0034]对于多种类型电子设备，包括存储器，商业应用需要极低错误率。因此，为了保证在特定施加写电压至存储器期间写入的存储器元件的足够部分确实切换，写电压可能需要在存储器元件的平均切换时间的多倍的持续时间上施加至所述存储器，或者换言之，在这个持续时间上，对于标准化的roF，PDF下方O至施加时间之间的面积接近1.0,且PDF下方至所述应用持续时间右侧的面积接近O。图3B显示对在图3A所示对数-正态分布HF的对应的累加分布函数(“CDF”)。纵轴314表示忆阻存储器元件的切换时间tsw小于或等于时间t的概率，以及横轴表示时间t。CDF表现出相对延长的影线趋近310于横虚线，横虚线表示对应于PDF延伸右侧尾端的概率1.0。
[0035]为忆阻存储器元件建模TOF的合适表达式提供如下:
【权利要求】
1.一种数据存储设备，包括: 一个或多个存储器元件阵列，其均包括 材料，其通过施加切换引发的力或梯度至所述材料而在至少两个不同状态间切换，及 反馈信号； 写请求缓冲器，其缓冲所接收的写请求； 错误控制编码的编码器，其编码与所述写请求相关联的数据 '及 读/写控制器，其将与从所述写请求缓冲器接收的所述写请求相关联的、由所述错误控制编码的编码器所编码的数据写入多个存储器元件，所述写入通过施加所述切换引发力或梯度至所述一个或多个存储器元件阵列直到多于最大容许数量的写请求已经排队至所述写请求缓冲器，反馈信号指示所述写操作已经完成，或所述切换引发力或梯度已经施加达最大施加时间。
2.如权利要求1所述的数据存储设备，其中所述存储器元件以对数-正态分布切换时间为特征。
3.如权利要求1所述的数据存储设备，其中所述最大施加时间比将为未编码的写操作提供指定的比特错误率的时间短。
4.如权利要求3所述的 数据存储设备，进一步包括错误控制编码解码器，其解码由所述读/写控制器从所述一个或多个存储器元件阵列读取的数据。
5.如权利要求1所述的数据存储设备，其中所述写请求缓冲器的尺寸小于以下写请求缓冲器的尺寸:其将保证对应于在已接收的写请求的任何写操作不在成功完成或施加所述切换引发力或梯度达最大施加时间之前终止。
6.如权利要求5所述的数据存储设备，其进一步包括错误控制编码解码器，其解码由所述读/写控制器从所述一个或多个存储器元件阵列读取的数据，在解码过程中，尽管有作为对应于已接收写请求的写操作的终止结果发生的切换错误，也校正足够数量的错误位值来提供指定的比特错误率，所述已接收写请求在成功完成或施加切换引发力或梯度达最大施加时间之前终止。
7.如权利要求1所述的数据存储设备，其中所述数据存储介质为忆阻材料， 当横跨所述数据存储介质施加切换引发电压时，所述忆阻材料在第一电阻率状态和第二电阻率状态间切换。
8.一种写入数据至包括一个或多个存储器元件阵列的数据存储设备的方法，每个所述存储器元件阵列包括:材料，其通过施加切换引发力或梯度至所述材料而在至少两个不同态之间切换；及反馈信号，所述方法包括: 由错误控制编码的编码器编码与所接收的写请求相关联的数据； 将所述写请求排队至写请求缓冲器；及 通过施加切换引发力或梯度至所述一个或多个存储器元件阵列将所述已编码数据写入多个存储器元件，直到多于最大容许数量的写请求已经排队至所述写请求缓冲器，反馈信号指示所述写操作已经完成，或所述切换引发力或梯度已经施加了达最大施加时间。
9.如权利要求8所述的方法，进一步包括选择所述最大施加时间，其比被计算以保证用于将未编码数据写入所述一个或多个阵列的指定比特错误率的最小施加时间短，但足够长以使当所述数据随后读取自所述一个或多个阵列且由错误控制编码解码器解码时，用于将数据写入所述数据存储设备并从所述数据存储设备读回所述数据的总比特错误率小于或等于所述指定的比特错误率，其中，所述解码器校正读取自所述一个或多个阵列的数据中高达一定数量的位错误。
10.如权利要求8所述的方法，进一步包括为所述写请求缓冲器选择尺寸，所述尺寸比下述的写请求缓冲器尺寸小:其将保证对应于已接收写请求的任何写操作不在成功完成或施加所述切换引发力或梯度达最大施加时间之前终止，但足够大以使当数据随后读取自所述一个或多个阵列且由错误控制编码解码器解码时，用于将数据写入所述数据存储设备及从所述数据存储设备读回所述数据的总比特错误率小于或等于指定的比特错误率，其中，所述解码器校正读取自所述一个或多个阵列的数据中高达一定数量的位错误。
11.如权利要求8所述的方法，其中所述数据存储介质为忆阻材料，当横跨所述数据存储介质施加切换引发电压时，所述忆阻材料在第一电阻率状态与第二电阻率状态间切换。
12.如权利要求8所述的方法，其中所述存储器元件以对数-正态分布切换时间为特征。
13.如权利要求8所述的方法，其中当所述反馈信号被连续监控时，所述切换引发力或梯度连续地施加至所述一个或多个存储器元件阵列。
14.如权利要求8所述的方法，其中所述切换引发力或梯度在离散间隔期间施加至所述一个或多个存储器元件阵列，在离散间隔之间反馈信号用于确定所述数据是否已被成功写入。
15.一种数据存储设备，包括: 一个或多个存储器元件阵列，其均包括数据存储介质，所述数据存储介质被通过施加切换引发力或梯度至所述数据存储介质而在至少两个不同状态之间切换； 写请求缓冲器； 错误控制编码的编码器，其编码所接收的数据；及 读/写控制器，其通过以多个脉冲施加切换引发力或梯度至所述一个或多个存储器元件阵列而将由所述错误控制编码的编码器所编码的数据写入多个存储器元件，在每个脉冲后由读操作验证所述写操作已经成功，直到多于最大容许数量的写请求已经排队至所述写请求缓冲器，直到所述写操作已经完成，或直到最大数目的脉冲已经施加。
【文档编号】G11C7/22GK104025193SQ201180072584
【公开日】2014年9月3日 申请日期:2011年7月27日 优先权日:2011年7月27日
【发明者】E·奥尔登特利奇, G·塞鲁西 申请人:惠普发展公司，有限责任合伙企业