灵敏放大器的制造方法
【专利摘要】本发明实施例提供灵敏放大器、包括该灵敏放大器的SRAM芯片以及对SRAM芯片进行读出操作的方法。根据本发明实施例的灵敏放大器包括额外的驱动辅助部分，其进一步以所述全局数据总线作为输入，所述驱动辅助部分配置为使得所述灵敏放大器可以对其他灵敏放大器提供辅助驱动。采用根据本发明实施例的方案，可以增强灵敏放大器对全局数据总线的驱动能力。
【专利说明】灵敏放大器
【技术领域】
[0001 ] 本发明涉及电路技术，更具体地说，涉及灵敏放大器。
【背景技术】
[0002]静态随机访问存储器(SRAM)的是一种重要的存储器类型。图1是SRAM的典型配置。图1中的SRAM单元是SRAM芯片中存储逻辑值的基本单元，其通过WLn被选中，并且通过两根位线BL和BLb进行数据写入和数据读出。在读出阶段，SRAM单元在BL和BLb上输出一对互补的信号，即BL比BLb电势高，或者BL比BLb电势低，从而指示该SRAM单元中存储的逻辑值O或I。
[0003]BL和BLb上的互补信号之间的电势差比较小，通常只有几十到一百毫伏(mV)，远远小于一般数字电路中的逻辑高电平和逻辑低电平之间的电势差。因此SRAM单元本身的驱动能力有限，达不到驱动后级逻辑电路的要求。使用灵敏放大器(sense amplifier)对BL和BLb上输出的信号进行处理。灵敏放大器通常由多个SRAM单元复用，这些SRAM单元的输出，即图1中的BL和BLb，通过位线选择开关电路连接到灵敏放大器的输入，即图1中的DLT和DLC。灵敏放大器对输入的两个信号进行差分放大后输出。例如，如果DLT上信号电平高于DLC上信号电平，则灵敏放大器的输出端OUT输出逻辑高电平，如果DLT上信号电平低于DLC上信号电平，则灵敏放大器的输出端OUT输出逻辑低电平。灵敏放大器的驱动能力更强，因此能够驱动后级逻辑电路。
[0004]从灵敏放大器输出的信号，经过全局数据总线GBL到达芯片的输出管脚。对于高密度SRAM器件而言，GBL—般比较长，从而具有较大的寄生电阻和寄生电容。相应地，从灵敏放大器建立稳定输出到芯片管脚建立稳定输出之间的时延也比较长。这样就影响了 SRAM速度的提高。因此，存在减少所述时延的需要。
【发明内容】
[0005]本发明实施例提供灵敏放大器、包括该灵敏放大器的SRAM芯片以及对SRAM芯片进行读出操作的方法。
[0006]根据本发明实施例的灵敏放大器包括:解析部分，其输入连接到与该灵敏放大器对应的存储单元的输出，其输出连接到驱动辅助部分的输入；输出部分，其输入连接到驱动辅助部分的输出，其输出连接到芯片的全局数据总线；驱动辅助部分，其进一步以所述全局数据总线作为输入，所述驱动辅助部分配置为使得所述输出部分在如下情况下均输出高电平:在对与所述灵敏放大器对应的存储单元进行读取操作时，所述存储单元存储的逻辑值对应于在所述全局数据总线上输出高电平；在未访问与所述灵敏放大器对应的存储单元时，与所述灵敏放大器输出到同一全局数据总线的至少一个其他灵敏放大器输出高电平。
[0007]根据本发明实施例的SRAM芯片包括上述灵敏放大器。
[0008]根据本发明实施例的对SRAM芯片进行读取操作的方法，包括:将被选中的SRAM单元的位线连接到灵敏放大器的输入，以便基于所述SRAM单元存储的逻辑值确定灵敏放大器的输出；在所述灵敏放大器输出高电平的情况下，使得与所述灵敏放大器输出到同一全局数据总线的至少一个其他灵敏放大器也输出高电平。
[0009]根据本发明实施例提供的技术方案，可以加强灵敏放大器对全局数据总线的驱动能力，从而加快在芯片的输出管脚上建立稳定输出。
【专利附图】
【附图说明】
[0010]图1是SRAM单元与灵敏放大器配合的典型电路。
[0011]图2A、图2B和图2C是灵敏放大器的示意图。
[0012]图3是灵敏放大器的输出部分的示意图。
[0013]图4是灵敏放大器连接到芯片输出管脚的示意图。
[0014]图5是根据本发明实施例的灵敏放大器的示意图。
[0015]图6A和图6B是根据本发明实施例的灵敏放大器的示意图。
[0016]图7A和图7B是根据本发明实施例的灵敏放大器的示意图。
[0017]图8是示出灵敏放大器性能改善的实验结果图。
[0018]图9是根据本发明实施例的对SRAM芯片进行读取操作的方法的流程图。
【具体实施方式】
[0019]下面参照附图，结合具体实施例对本发明进行描述。这样的描述仅仅出于说明目的，而不意图对本发明的范围进行限制。仅以举例说明的目的给出附图并因此没有按比例绘制。此外，当第一元件被描述为与第二元件相连时，第一元件不仅可以直接与第二元件相连，而且还可以借助第三元件间接地与第二元件相连。进一步地，为了清楚，省略了对完全理解本发明不必要的一些元件。在附图中，相似和相应的元件由相似的附图标记代表。
[0020]本领域技术人员可以理解，在数字电路中，电平和器件类型具有对称的关系。例如，N型晶体管的导通电平是高电平，P型晶体管的导通电平是低电平。因此，在下面的描述中所涉及的对高低电平的条件，均可以通过对相关器件的类型进行改变而进行变化。此外，也可以通过增加额外的器件对所示条件进行变化。例如对于高电平导通的N型晶体管，如果在N型晶体管的栅极与输入信号之间增加非门器件，那么该晶体管可以在输入信号为低电平时导通。这些变形均等同于以下所描述的本发明的实施例并且落入本专利的保护范围。
[0021]图2A示出了灵敏放大器的结构图。
[0022]在图2A中，灵敏放大器的解析部分是由P型晶体管Tl、T3和N型晶体管T2、T4、T5组成的电路，其中，Tl、T2、T3和T4组成交叉耦合电路，T5称为尾电流晶体管。晶体管Tl和T2的栅极在第一节点相连，晶体管Tl和晶体管T2的漏极在第二节点相连，晶体管T3和T4的栅极在第二节点相连，晶体管T3和晶体管T4的漏极在第一节点相连，晶体管Tl和T3的源极连接到工作电平，晶体管T2和T4的源极连接到晶体管T5的漏极，晶体管T5的源极连接到参考电平GND，晶体管T5的栅极连接到灵敏放大器使能信号SA_ENABLE，第一节点和第二节点分别连接到灵敏放大器的两个输入DLC和DLT，并且进一步分别连接到灵敏放大器的输出部分。
[0023]图2A所示的灵敏放大器包括四个端子，除了之前已经描述过的DLT、DLC和OUT之夕卜，还有一个SA_ENABLE端子。该端子用于使能灵敏放大器。当该端子为高电平时，尾电流晶体管T5导通，形成T2和T4与参考电平GND之间的放电通路。灵敏放大器开始根据输入信号的电平进行解析并建立输出。
[0024]本领域技术人员还能够对图2A中所示的灵敏放大器进行各种变化。例如，在图2B中，增加了由晶体管T10、T11、T12以及相应的端子PRECHARGE构成灵敏放大器预充电电路，用于在灵敏放大器开始工作之前进行预充电，从而加快灵敏放大器的速度。
[0025]图2C是另一种灵敏放大器的示意图。可以看出，将图2C中N型晶体管T2的栅极连接到P型晶体管Tl的栅极，将图2C中N型晶体管T4的栅极连接到P型晶体管T2的栅极，就可以得到图2A中的电路。对图2C所示的电路也可以进行如图2B所示的改进，在此不再赘述。
[0026]以下将以图2B所示的结构作为灵敏放大器解析部分为例进行说明。
[0027]图3中由连接在工作电平VDD和GND之间的晶体管T6、T7、T8和T9组成的电路是图2A-图2C中的SA输出部分电路的一种具体实现。其中，T6和T7组成反相器即非门。当T8截止而T9导通时，输出端OUT输出低电平；当T8导通而T9截止时，输出端OUT输出高电平。当T8和T9均截止时，输出端OUT为高阻状态。
[0028]如前所述，灵敏放大器的输出需要经过GBL到达SRAM芯片的管脚。图4示出了灵敏放大器如何连接到SRAM芯片的输出管脚。其中，灵敏放大器的解析部分采用如图2B所示的结构，SA输出部分电路采用如图3所示的结构。灵敏放大器的输出OUT连接到GBL，GBL连接到SRAM芯片的输出电路。SRAM芯片的输出电路包括输出锁存器以及N型晶体管TD。其中，N型晶体管TD的源极和漏极中的一个连接到GBL，并且进一步连接到输出锁存器的输入端。N型晶体管TD的源极和漏极中的另一个连接到参考电平。N型晶体管TD的栅极连接到经过反相的清零信号REST0REN。输出锁存器的输出端连接到芯片管脚。
[0029]下面接合图4所示的结构描述相关的操作过程。当没有对SRAM芯片的读操作或写操作时，通过SA_ENABLE信号为O使得灵敏放大器不工作。通过PRECHARGE信号为O使能对灵敏放大器的预充电。灵敏放大器的输入DLT和DLC经由T10、T11和Τ12被上拉到工作电平的电压，从而使得晶体管T9的栅极处于参考电平，晶体管Τ8的栅极处于工作电平。这样，Τ8和T9均截止，使得灵敏放大器的输出端OUT呈现高阻状态。另外，REST0REN信号为O使得N型晶体管TD导通，从而使得GBL被下拉到默认的逻辑低电平。
[0030]当读取操作开始时，调整REST0REN信号为1，使得晶体管TD截止。这样，灵敏放大器输出端OUT的电平就能够反映在GBL上，进而反映在芯片输出锁存器的输入端。
[0031 ] 在读取操作中，灵敏放大器对应的一个SRAM单元被选中，从而通过BL和BLb输出所存储的逻辑值。调整相应的灵敏放大器的PRECHARGE信号为1，使得不再对该灵敏放大器进行预充电。DLT和DLC根据SRAM单元输出的逻辑值进行解析。例如，如果SRAM单元中存储的逻辑值是O，则DLC保持在工作电平，而DLT放电到相对低的电平。在SA_ENABLE变为I使得灵敏放大器工作之后，DLC和DLT之间的电平差就被灵敏放大器解析，使得T8截止而T9导通，从而在灵敏放大器的输出端OUT形成逻辑低电平。类似地，如果SRAM单元中存储的逻辑值是I，则DLT保持在工作电平，而DLC放电到相对低的电平。在SA_ENABLE变为I从而使得灵敏放大器工作之后，DLC和DLT之间的电平差就被灵敏放大器解析，使得T8导通而T9截止，从而在灵敏放大器的输出端OUT形成逻辑高电平。[0032]在读取操作结束以后，SA_ENABLE信号变为O使得灵敏放大器的输出端OUT再次变为高阻状态。相应地，PRECHARGE变为O再次使能对灵敏放大器的预充电；REST0REN信号变为O令晶体管TD导通，从而使得GBL上的电平恢复到逻辑低电平。
[0033]由上面的描述可以看出，在读取操作开始之前，GBL上的电平是逻辑低电平。如果SRAM单元存储的逻辑值是0，则在读取操作中GBL上的电平保持不变。如果SRAM单元存储的逻辑值是I，则在读取操作中GBL上的电平从逻辑低电平变为逻辑高电平；并且在读取操作结束后GBL上的电平从逻辑高电平恢复到逻辑低电平。在灵敏放大器的输出端OUT距离芯片的输出锁存器很远的情况下，从OUT端变为高电平到芯片输出锁存器的输入端变为高电平之间的延时会影响芯片读取速度的提高。
[0034]本领域技术人员可以理解，多个灵敏放大器可能输出到同一条GBL。在如上所描述的结构中，在与当前被访问的SRAM单元对应的灵敏放大器输出时，输入到同一条GBL上的其他灵敏放大器保持在高阻状态。根据本发明的实施例，在与当前被访问的SRAM单元对应的当前灵敏放大器输出逻辑高电平时，使得与所述当前灵敏放大器输出到同一条GBL的其他灵敏放大器也输出逻辑高电平，从而增加灵敏放大器对GBL的驱动能力，减少从OUT端变为高电平到芯片输出锁存器的输入端变为高电平之间的延时。
[0035]图5是根据本发明实施例的灵敏放大器。为了重点描述本发明实施例相对于现有技术的不同，在图5中采用与图4相同的解析部分和SA输出部分，并且仅以框图表示所述解析部分和SA输出部分。图5示出了一个灵敏放大器。本领域技术人员可以理解，在多个连接到同一条GBL的灵敏放大器中，至少两个具有如图5所示的结构。
[0036]如图5所示，OUTC和OUTT不再如图4所示直接连接到SA输出部分，而是连接到驱动辅助部分的输入I和输入2。驱动辅助部分的输出I和输出2分别代替图4中的OUTC和OUTT连接到SA输出部分。
[0037]在对该灵敏放大器对应的SRAM单元进行读取操作时，驱动辅助部分根据该SRAM存储的逻辑值确定输出到SA输出部分的信号。具体而言，如果该SRAM存储的逻辑值为1，则驱动辅助部分经由输出I向T8的栅极输出低电平，使得T8导通；如果该SRAM存储的逻辑值为0，则驱动辅助部分经由输出I向T8的栅极输出高电平，使得T8截止。在输出驱动部分内部，可以将输入2和输出2直接连接，这样就相当于OUTT仍然直接连接到SA输出部分中。
[0038]在对与其他灵敏放大器对应的SRAM单元进行读取操作时，驱动辅助部分根据GBL上的信号确定输出到T8栅极的信号。如果GBL上的信号为1，则驱动辅助部分向T8的栅极输出低电平，使得T8导通。因此，驱动辅助部分的输入3连接到灵敏放大器的输出OUT即GBL。
[0039]如前所述，REST0REN是全局信号，用于在没有读取操作时将GBL下拉到参考电平。可选地，可以用REST0REN信号来区分进行读取操作的时间段和未进行读取操作的时间段。由于无论是根据SRAM单元的输出确定输出到T8栅极的信号，还是根据GBL上的逻辑值确定输出到T8栅极的信号，都发生在读取操作期间，因此可以用REST0REN信号作为驱动辅助部分的使能信号。因此，驱动辅助部分可选地包括使能信号输入，其连接到REST0REN信号。
[0040]本领域技术人员可以理解，所述驱动辅助部分与解析部分和SA输出部分的接口可以根据需要进行变化。例如，如果解析部分输出单端信号，则驱动辅助部分的输入I和输Λ 2可以合并；如果SA输出部分接收单端输入信号，则驱动辅助部分的输出I和输出2也
可以合并。
[0041]图6Α是根据本发明实施例的灵敏放大器。
[0042]信号OUTC连接到第一与非门的输入I。所述第一与非门的输入I对应于图5中驱动辅助部分的输入I。全局数据总线经过反相器反相后连接到第一与非门的输入2。所述反相器的输入对应于图5中驱动辅助部分的输入3。第一与非门的输出连接到第二与非门的输入1，REST0REN连接到第二与非门的输入2。第二与非门的输入2对应于图5中驱动辅助部分的使能输入。第二与非门的输出连接到Τ8的栅极。第二与非门的输出对应于图5中驱动辅助部分的输出I。OUTT连接到Τ6和Τ7的栅极，相当于在图5中将驱动辅助部分的输入2直接连接到驱动辅助部分的输出2。
[0043]如前所述，在读取操作开始之前，REST0REN信号为0，使得GBL被下拉到参考电平即逻辑值O。DLT和DLC均被预充电到工作电平，即逻辑值I。相应地，在图6Α中，第一与非门的两个输入均为I，则第一与非门的输出为O ;第二与非门的两个输入均为O,则第二与非门的输出为I。相应地，Τ8截止。
[0044]当读取操作开始时，REST0REN变为I，则第二与非门的输入2变为I。相应地，第二与非门的输出取决于其输入I。具体而言，第二与非门对于其输入I而言相当于一个反相器。
[0045]对于与当前被访问的SRAM单元对应的当前灵敏放大器，如果SRAM单元中存储的逻辑值是1，则DLT保持在工作电平，而DLC放电到相对低的电平。相应地，OUTC变为逻辑低电平，即逻辑值为0，从而使得第一与非门的输出即第二与非门的输入变为逻辑高电平。进一步，第二与非门的输出变为逻辑低电平，进而使得晶体管Τ8导通。灵敏放大器的输出端OUT输出逻辑值I。
[0046]对于所述其他灵敏放大器，其DLC仍然被预充电到工作电平，则OUTC为逻辑高电平即逻辑值为I。由于此时GBL上的逻辑值为1，则第一与非门的输入2的逻辑值为0，从而使得第一与非门的输出即第二与非门的输入为逻辑高电平。进一步，第二与非门的输出变为逻辑低电平，进而使得晶体管Τ8导通。灵敏放大器的输出端OUT的信号强度得到进一步增强，对后级的驱动变强。
[0047]采用如图6Α所示的结构，在输出到同一条GBL上的多个灵敏放大器中的一个输出逻辑值I时，其他灵敏放大器也都输出逻辑值I，从而共同对GBL进行驱动。在增强的驱动下，GBL从默认的逻辑低电平变为逻辑高电平的速率得到了提高，从而整个读取操作的速率也得到了提高。
[0048]图6Β是实现图6Α所示的门级结构的示例性晶体管级实现。本领域技术人员可以设计出其他的方案来实现图6Α所示的非门和与非门。
[0049]在图6Β中，晶体管Τ21和Τ22组成非门，晶体管Τ23-Τ26组成第一与非门，晶体管Τ27-Τ30组成第二与非门。
[0050]晶体管Τ25和Τ23的栅极作为第一与非门的输入I。晶体管Τ24和Τ26的栅极作为第一与非门的输入2。晶体管Τ25的源极和漏极中的一个连接到工作电平，另一个连接到第一与非门的输出节点。晶体管Τ26的源极和漏极中的一个连接到工作电平，另一个连接到第一与非门的输出节点。晶体管Τ24的源极和漏极中的一个连接到参考电平，另一个连接到晶体管T23。晶体管T23的源极和漏极中的一个连接到第一与非门的输出节点，另一个连接到晶体管T24。在第二与非门中，晶体管T27-T30分别对应于第一与非门中的晶体管T23-T26 对应。
[0051]在读取操作开始之前，REST0REN为逻辑低电平，且GBL被下拉到逻辑低电平。在图6B中，T28截止而T30导通，从而第二与非门的输出节点输出高电平，使得T8截止。
[0052]在读取操作期间，REST0REN为逻辑高电平，从而T28导通而T30截止。
[0053]对于与正在被读取的SRAM单元对应的灵敏放大器，如果SRAM单元存储的逻辑值为1，则OUTC为逻辑低电平，使得T25导通而T23截止，从而第一与非门的输出节点输出高电平到T29和T27的栅极。在栅极为高电平的情况下，T29截止而T27导通，从而第二非门的输出节点输出低电平到T8的栅极。相应地，T8导通，从而在输出端OUT输出高电平。
[0054]对于与上述灵敏放大器输出到同一条GBL的其他灵敏放大器，在GBL变为逻辑高电平之后，T21截止而T22导通。相应地，非门输出低电平到T26和T24的栅极，则T26导通而T24截止，从而第一与非门的输出节点输出高电平到T29和T27的栅极。在栅极为高电平的情况下，T29截止而T27导通，从而第二非门的输出节点输出低电平到T8的栅极。相应地，T8导通，从而输出端OUT进一步被驱动到高电平。
[0055]在读取操作结束之后，REST0REN恢复到逻辑低电平，从而GBL被下拉到逻辑低电平。在图6B中，T28截止而T30导通，从而第二与非门的输出节点输出高电平，使得T8截止。
[0056]图7A是根据本发明另外一个实施例的灵敏放大器。
[0057]如图7A所示，OUTC通过反相器后连接到或与非门的或输入1，灵敏放大器的输出端OUT连接到或与非门的或输入2。REST0REN信号连接到或与非门的与输入。或与非门的输出连接到T8的栅极。非门的输入对应于图5中驱动辅助部分的输入1，或与非门的或输入2对应于图5中驱动辅助部分的输入3，或与非门的输出对应于图5中驱动辅助部分的输出I。或与非门的与输入相当于图5中驱动辅助部分的使能输入。OUTT连接到T6和T7的栅极，相当于在图5中将驱动辅助部分的输入2直接连接到驱动辅助部分的输出2。
[0058]如前所述，在读取操作开始之前，REST0REN信号为0，使得GBL被下拉到参考电平即逻辑值O。DLT和DLC均被预充电到工作电平，即逻辑值I。相应地，在图7A中，或第一与非门的两个或输入均为0，并且或与非门的与输入也为0，则或第一与非门的输出为I。相应地，T8截止。
[0059]当读取操作开始时，REST0REN变为I，则或与非门的与输入变为I。相应地，或第二与非门的输出取决于其或输入。具体而言，或与非门的或输入中任意一个为I则或与非门的输出为O即逻辑低电平。
[0060]对于与当前被访问的SRAM单元对应的当前灵敏放大器，如果SRAM单元中存储的逻辑值是1，则DLT保持在工作电平，而DLC放电到相对低的电平。相应地，OUTC变为逻辑低电平，即逻辑值为0，从而使得或与非门的一个或输入变为逻辑高电平。进一步，或与非门的输出变为逻辑低电平，进而使得晶体管T8导通。灵敏放大器的输出端OUT输出逻辑值
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[0061]对于与上述灵敏放大器输出到同一条GBL的其他灵敏放大器,其DLC仍然被预充电到工作电平，则OUTC为逻辑高电平即逻辑值为1，从而或与非门的一个或输入为逻辑低电平O。但由于此时GBL上的逻辑值为1，则或与非门的另一个或输入的逻辑值为1，从而使得或与非门的输出即第二与非门的输入变成逻辑低电平，进而使得晶体管T8导通。灵敏放大器的输出端OUT也输出逻辑值1，加强对GBL的驱动。
[0062]采用如图7A所示的结构，同样能够实现在输出到同一条GBL上的多个灵敏放大器中的一个输出逻辑值I时，引起其他灵敏放大器也都输出逻辑值1，从而共同对GBL进行驱动。
[0063]图7B是实现图7A所示的门级结构的示例性晶体管级实现。本领域技术人员可以设计出其他的方案来实现图7A所示的非门及或与非门。
[0064]在图7B中，T31和T32组成非门，T33-T38组成或与非门。其中，T33和T36的栅极作为或与非门的或输入I，连接到非门的输出；T34和Τ37的栅极作为或与非门的或输入2，连接到GBL。Τ35和Τ38的栅极作为或与非门的与输入连接到RESTORE。T33、T35、T36和Τ37各自的源极和漏极中的一个连接到或与非门的输出节点。Τ33的源极和漏极中的另一个连接到Τ34的源极和漏极中的一个，Τ34的源极和漏极中的另一个连接到工作电平。Τ35的源极和漏极中的另一个连接到工作电平。Τ36的源极和漏极中的另一个与Τ37的源极和漏极中的另一个均连接到Τ38的源极和漏极中的一个。Τ38的源极和漏极中的另一个连接到参考电平。
[0065]在读取操作开始之前，REST0REN为逻辑低电平，从而Τ35导通而Τ38截止。此时或与非门的输出高电平，使得Τ38截止。
[0066]在读取操作开始后，REST0REN为逻辑高电平，从而Τ35截止而Τ38导通。
[0067]对于与正在被读取的SRAM单元对应的灵敏放大器，如果SRAM单元存储的逻辑值为1，则OUTC为逻辑低电平，经过反相后使得Τ33截止而Τ36导通。由于REST0REN已经使得Τ35截止而Τ38导通，则或与非门的输出节点输出低电平到Τ8的栅极。相应地，Τ8导通，从而在输出端OUT输出高电平。
[0068]对于与上述灵敏放大器输出到同一条GBL的其他灵敏放大器，在GBL变为逻辑高电平之后，Τ37导通而Τ34截止。由于REST0REN已经使得Τ35截止而Τ38导通，则或与非门的输出节点输出低电平到Τ8的栅极。相应地，Τ8导通，从而在输出端OUT输出高电平。
[0069]图8是根据本发明实施例的灵敏放大器的输出特性与传统的灵敏放大器的输出特性的比较。
[0070]图8中远端GBL即RGBL表示芯片输出锁存器的输入端处的信号。如前所述，该处与灵敏放大器的输出端之间可能有较大的距离。从图8可以看出，芯片输出锁存器的输入端处的信号从逻辑低电平上升到逻辑高电平的速度得到了提高。相应地，REST0REN为I的时间也可以缩短。这意味着读取操作的时间得到了缩短。
[0071]如前所述，本发明在当前灵敏放大器距离芯片输出锁存器的输入端较远的情况下，利用该当前灵敏放大器附近的灵敏放大器作为辅助灵敏放大器，与所述当前灵敏放大器一起驱动GBL。本领域技术人员可以理解，当GBL上的信号从逻辑低电平变为逻辑高电平的过程中，也就是逻辑值I从当前灵敏放大器的输出端向芯片输出锁存器的输入端传播的过程中，距离当前灵敏放大器越近的辅助灵敏放大器，越早由于GBL变为逻辑高电平而开始驱动GBL，从而对芯片输出锁存器的输入端处的信号变化速度提高具有越大的贡献。另一方面，只有在当前灵敏放大器距离芯片输出锁存器的输入端较远的情况下，才需要辅助灵敏放大器的帮助。因此，根据本发明的一个实施例，设置第一门限值。对于与芯片输出锁存器的输入端的距离超过所述第一门限值的灵敏放大器采用如图5到图7B所示的结构，而对于与芯片输出锁存器的输入端的距离不超过所述第一门限值的灵敏放大器采用传统的灵敏放大器结构。这样一方面可以减少增加如图5到图7B所示的结构所带来的额外面积开销，另一方面也可以减少由于多个灵敏放大器同时驱动GBL所带来的额外功耗。所述第一门限值可以是灵敏放大器的输出端到芯片输出锁存器的输入端之间的距离，也可以是灵敏放大器的输出端到芯片输出锁存器的输入端之间其他灵敏放大器的数目。
[0072]图9是根据本发明实施例的对SRAM芯片进行读取操作的方法的流程图。
[0073]所述方法包括:
[0074]将被选中的SRAM单元的位线连接到灵敏放大器的输入，以便基于所述SRAM单元存储的逻辑值确定灵敏放大器的输出；
[0075]在所述灵敏放大器输出高电平的情况下，使得与所述灵敏放大器输出到同一全局数据总线的至少一个其他灵敏放大器也输出高电平。
[0076]如前所述，可以只针对距离芯片的输出管脚较远的灵敏放大器提供增强的驱动能力。相应地，在所述灵敏放大器与所述SRAM芯片的输出管脚之间的距离超过第一门限值的情况下，使得与所述灵敏放大器输出到同一全局数据总线的至少一个其他灵敏放大器也输出高电平。
[0077]虽然以上结合具体实施例，对本发明的各个装置进行了详细描述，但本发明并不限于此。本领域普通技术人员能够在说明书教导之下对本发明进行多种变换、替换和修改而不偏离本发明的精神和范围。应该理解，所有这样的变化、替换、修改仍然落入本发明的保护范围之内。本发明的保护范围由所附权利要求来限定。
【权利要求】
1.一种灵敏放大器，包括: 解析部分，其输入连接到与该灵敏放大器对应的存储单元的输出，其输出连接到驱动辅助部分的输入； 输出部分，其输入连接到驱动辅助部分的输出，其输出用于连接到芯片的全局数据总线.驱动辅助部分，其进一步以所述全局数据总线作为输入，所述驱动辅助部分配置为使得所述输出部分在如下情况下均输出高电平: 在对所述存储单元进行读取操作时，所述存储单元存储的逻辑值对应于在所述全局数据总线上输出高电平； 在未访问所述存储单元时，与所述灵敏放大器输出到同一全局数据总线的至少一个其他灵敏放大器输出高电平。
2.如权利要求1所述的灵敏放大器，其中所述驱动辅助部分进一步包括使能输入，所述使能输入连接到所述全局数据总线的清零信号。
3.如权利要求2所述的灵敏放大器，其中所述解析部分的输出包括第一输出和第二输出，所述输出部分的输入包括第一输入和第二输入，所述驱动辅助部分包括第一输入、第二输入、第三输入、第一输出和第二输出， 所述解析部分的第一输出连接到所述驱动辅助部分的第一输入； 所述解析部分的第二输出连接到所述驱动辅助部分的第二输入； 所述驱动辅助部分的第一输出连接`到所述输出部分的第一输入； 所述驱动辅助部分的第二输出连接到所述输出部分的第二输入； 所述驱动辅助部分的第三输入连接到所述全局数据总线； 所述驱动辅助部分的第二输入连接到所述驱动辅助部分的第二输出。
4.如权利要求3所述的灵敏放大器，所述驱动辅助部分包括第一与非门、第二与非门和非门，其中: 所述第一与非门的第一输入连接到所述驱动辅助部分的第一输入； 所述第一与非门的第二输入连接到所述非门的输出； 所述非门的输入连接到所述驱动辅助部分的第三输入； 所述第二与非门的第一输入连接到所述第一与非门的输出； 所述第二与非门的第二输入连接到所述使能输入； 所述第二与非门的输出连接到所述驱动辅助部分的第一输出。
5.如权利要求3所述的灵敏放大器，其中所述驱动辅助部分包括非门和或与非门，其中: 所述非门的输入连接到所述驱动辅助部分的第一输入； 所述非门的输出连接到所述或与非门的第一或输入； 所述或与非门的第二或输入连接到所述驱动辅助部分的第三输入； 所述或与非门的与输入连接到所述驱动辅助部分的使能输入； 所述或与非门的输出连接到所述驱动辅助部分的第一输出。
6.—种SRAM芯片,包括如权利要求1-5所述的灵敏放大器。
7.如权利要求6所述的SRAM芯片，其中所述灵敏放大器与所述SRAM芯片的输出管脚之间的距离大于第一门限值。
8.—种对SRAM芯片进行读取操作的方法，包括: 将被选中的SRAM单元的位线连接到灵敏放大器的输入，以便基于所述SRAM单元存储的逻辑值确定所述灵敏放大器的输出； 在所述灵敏放大器输出高电平的情况下，使得与所述灵敏放大器输出到同一全局数据总线的至少一个其他灵敏放大器也输出高电平。
9.如权利要求8所述的方法，其中使得与所述灵敏放大器输出到同一全局数据总线的至少一个其他灵敏放大器也输出高电平包括: 在所述灵敏放大器与所述SRAM芯片的输出管脚之间的距离超过第一门限值的情况下，使得与所述灵敏放大器输出到同一全局数据总线的至少一个其他灵敏放大器也输出高电平。
【文档编号】G11C7/06GK103578518SQ201210269372
【公开日】2014年2月12日 申请日期:2012年7月31日 优先权日:2012年7月31日
【发明者】李晴, 曹海涛, 石欢, 胡晓莉 申请人:国际商业机器公司