专利名称：存储器及其列译码电路的制作方法
技术领域：
本发明涉及存储器技术领域，特别涉及一种存储器及其列译码电路。
背景技术：
存储器(Memory)是计算机系统中的记忆设备，用来存放程序和数据。计算机中全部信息，包括输入的原始数据、计算机程序、中间运行结果和最终运行结果都保存在存储器中。一个存储器包含许多存储单元，通常，存储单元排列成阵列形式，每个存储单元的位置对应有一个地址。对存储阵列中的某个存储单元进行读写等操作时，需要通过行译码电路和列译码电路分别对地址进行译码，选中该存储单元所在的行和列。图1是一种常见存储器的结构示意图。参考图1，所述存储器包括存储阵列10、行译码电路11、列译码电路12、选通管组13和读写电路14。具体地，存储阵列10包括多个呈矩阵排布的存储单元；行译码电路11适于产生行选择信号，控制存储阵列10中的一行存储单元是否选中，即每个存储行对应由一个行译码电路控制；列译码电路12适于产生列选择信号，控制选通管组13中的选通管，即控制存储阵列10中的一列存储单元是否选中，每个存储列对应由一个列选择电路控制；读写电路14适于对选中的存储单元进行读操作或写操作。图2是现有的一种存储器的列译码电路的结构示意图。参考图2，所述列译码电路包括与非门电路21、非门电路 22、电平移位电路23、第一驱动电路24和第二驱动电路25。在对存储单元进行读操作或写操作时，与非门电路21适于对接收的地址信号Al、…、An进行译码，产生译码信号；非门电路22适于对所述译码信号进行反相，输出低压控制信号；电平移位电路23适于将所述低压控制信号转换为高压控制信号；第一驱动电路24和第二驱动电路25适于在所述高压控制信号的控制下,输出列选择信号SEL。第一驱动电路24包括栅极相连的PMOS管Pl和NMOS管NI，PMOS管Pl的源极适于连接第一电源，PMOS管Pl的漏极与NMOS管NI的漏极相连作为第一驱动单元24的输出端，NMOS管NI的源极适于连接第二电源。第一电源为提供高电压的电荷泵电路，为方便描述，用Vpp表示第一电源提供的电压。存储器进行不同操作时，第一电源提供的电压Vpp会有所不同。例如，存储器进行读操作时，第一电源提供的电压Vpp可以为2V 4V;存储器进行写操作时，第一电源提供的电压Vpp可以为7V 9V。第二电源提供第一驱动电路24工作的地线电压，通常为0V。与第一驱动电路24的结构相同，第二驱动电路25包括PMOS管P2和NMOS管N2，具体连接关系参考图2所示，在此不再赘述。图3是图2所示存储器的列译码电路工作的时序示意图。参考图3，当需要对列译码电路控制的存储列进行操作时，输入与非门电路21的地址信号Al、…、An由无效变为有效，列译码电路输出的列选择信号SEL由低电平信号变为高电平信号，即幅度由第二电源提供的OV电压变为第一电源提供的电压Vpp ;当不需要对列译码电路控制的存储列进行操作时，输入与非门电路21的地址信号Al、…、An由有效变为无效,列译码电路输出的列选择信号SEL由高电平信号变为低电平信号，即幅度由第一电源提供的电压Vpp变为第二电源提供的OV电压。当输入与非门电路21的地址信号Al、…、An由无效变为有效时，列选择信号SEL的幅度由第二电源提供的OV电压升高至第一电源提供的电压Vpp，即由所述第一电源向列译码电路的输出端输出电荷，提供负载电流。所述第一电源每次输出电荷都有功率损耗，对存储器而言，进行读操作的频率极高，由此产生的功率损耗也较大。更多关于列译码电路的技术方案可以参考申请号为200810207839.7、发明名称为一种用于同时选中多条位线的列译码电路的中国专利申请文件。
发明内容
本发明解决的是使用现有的存储器列译码电路进行读操作时存储器功率损耗大的问题。为解决上述问题，本发明提供一种存储器的列译码电路，包括依次连接的与非门电路、非门电路、电平移位电路和第一驱动电路，还包括:第二驱动电路和预充电电路；所述第二驱动电路包括:第一PMOS管、第一NMOS管和第二NMOS管，所述第一PMOS管的源极适于连接第一电源，所述第一 PMOS管的栅极连接所述第一 NMOS管的栅极，所述第一 PMOS管的漏极连接所述第一 NMOS管的漏极，所述第一 NMOS管的源极连接所述第二 NMOS管的漏极，所述第二 NMOS管的栅极连接所述与非门电路的输出端，所述第二 NMOS管的源极适于连接第二电源；所述预充电电路包括:第二 PMOS管和第三NMOS管，所述第二 PMOS管的源极适于连接预充电电源，在所述存储器进行读操作时，所述预充电电源提供的电压为所述存储器的电源电压，所述第二 PMOS管的栅极连接所述与非门电路的输出端，所述第二 PMOS管的漏极连接所述第三NMOS管的漏极·，所述第三NMOS管的栅极连接所述第一驱动电路的输出端，所述第三NMOS管的源极连接所述第一 PMOS管的漏极。可选的，所述存储器的列译码电路还包括第一控制电路和第二控制电路，所述与非门电路通过所述第一控制电路连接所述非门电路，所述与非门电路通过所述第二控制电路连接所述第二 NMOS管的栅极；所述第一控制电路适于在所述存储器进行写操作时，根据所述与非门电路的输出信号的下降沿进行延时处理，并将延时处理后的信号输出至所述非门电路；在所述存储器进行读操作时，直接将所述与非门电路的输出信号输出至所述非门电路；所述第二控制电路适于在所述存储器进行写操作时，根据所述与非门电路的输出信号的上升沿进行延时处理，并将延时处理后的信号输出至所述第二 NMOS管的栅极；在所述存储器进行读操作时，直接将所述与非门电路的输出信号输出至所述第二 NMOS管的栅极。可选的，所述第一控制电路包括第一延时电路和第一数据选择器，所述第一延时电路适于根据其输入端接收到的信号的下降沿进行延时处理，所述第一延时电路的输入端连接所述与非门电路的输出端和所述第一数据选择器的第一输入端，所述第一延时电路的输出端连接所述第一数据选择器的第二输入端，所述第一数据选择器的输出端连接所述非门电路，所述第一数据选择器的使能端接收所述存储器的读写控制信号。
可选的，所述第一数据选择器为二选一数据选择器。可选的，所述第二控制电路包括第二延时电路和第二数据选择器，所述第二延时电路适于根据其输入端接收到的信号的上升沿进行延时处理，所述第二延时电路的输入端连接所述与非门电路的输出端和所述第二数据选择器的第一输入端，所述第二延时电路的输出端连接所述第二数据选择器的第二输入端，所述第二数据选择器的输出端连接所述第二 NMOS管的栅极，所述第二数据选择器的使能端接收所述存储器的读写控制信号。可选的，所述第二数据选择器为二选一数据选择器。可选的，所述第一电源为电荷泵电路。可选的，在所述存储器进行写操作时，所述预充电电源提供的电压大于所述存储器的电源电压。可选的，所述第二电源提供的电压为地线电压。基于上述存储器的列译码电路，本发明还提供了一种存储器，包括存储阵列、行译码电路、读写电路、以及上述存储器的列译码电路。与现有技术相比，本发明的技术方案具有以下优点:在存储器的列译码电路输出端增加预充电电路，所述预充电电路受控于列译码电路中的与非门电路和第一驱动电路输出的信号，当需要对列译码电路控制的存储列进行读操作时，输入列译码电路的地址信号由无效变为有效，由 于路径延迟，所述预充电电路对列译码电路的输出端进行预充电，将列译码电路输出端的电压提升至存储器的电源电压。因此，列译码电路输出的列选择信号幅度是从存储器的电源电压上升至第一电源提供的电压，而不再是从OV电压上升至第一电源提供的电压，第一电源输出的电荷量减少，即提供的负载电流减小，减小了第一电源的功率损耗，存储器进行读操作的功率损耗相应减小。进一步，在本发明的可选方案中，所述存储器的列译码电路还包括第一控制电路和第二控制电路，能够防止第一驱动电路和第二驱动电路中的晶体管产生闩锁(latch up)效应，避免损坏晶体管。具体地，当需要对列译码电路控制的存储列进行写操作时，输入列译码电路的地址信号由无效变为有效，由于第一控制电路和第二 NMOS管的延时作用，所述预充电电路对列译码电路的输出端进行预充电，将列译码电路输出端的电压提升至预充电电源提供的电压。因此，列译码电路输出的列选择信号幅度不再是由OV电压直接升高至第一电源提供的电压，而是先由OV电压升高至预充电电源提供的电压，再由预充电电源提供的电压升高至第一电源提供的电压，减小了所述列选择信号幅度的上升变化率，避免产生闩锁效应。当不需要对列译码电路控制的存储列进行写操作时，输入列译码电路的地址信号由有效变为无效，由于第二控制电路和第二 NMOS管的延时作用，所述预充电电路对列译码电路的输出端进行放电，将列译码电路输出端的电压降低至预充电电源提供的电压。因此，列译码电路输出的列选择信号幅度不再是由第一电源提供的电压直接降低至OV电压，而是先由第一电源提供的电压降低至预充电电源提供的电压，再由预充电电源提供的电压降低至OV电压，减小了所述列选择信号幅度的下降变化率，避免产生闩锁效应。
图1是一种常见存储器的结构示意图2是现有的一种存储器的列译码电路的结构示意图；图3是图2所示存储器的列译码电路工作的时序示意图；图4是本发明实施例1存储器的列译码电路的结构示意图；图5是本发明实施例1电平移位电路的结构示意图；图6是本发明实施例1存储器进行读操作时列译码电路工作的时序示意图；图7是本发明实施例2存储器的列译码电路的结构示意图；图8是本发明实施例2下降沿延时电路的结构示意图；图9是本发明实施例2上升沿延时电路的结构示意图；图10是本发明实施例2存储器进行写操作时列译码电路工作的时序示意图。
具体实施例方式正如背景技术中所描述的，存储器进行读操作和写操作时，需要存储器的列译码电路输出列选择信号，控制存储阵列中的一列存储单元是否选中。当需要对列译码电路控制的存储列进行读操作时，列译码电路输出的列选择信号幅度由OV电压上升至第一电源提供的电压，即第一电源向列译码电路的输出端输出电荷，提供负载电流。所述第一电源每次输出电荷都有功率损耗，对存储器而言，进行读操作的频率极高，由此产生的功率损耗也较大。因此，本发明技术方案的发明人经过研究，提供了一种存储器的列译码电路，能够减小存储器进行读操作时的功 率损耗。为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。实施例1图4是本发明实施例1存储器的列译码电路的结构示意图。参考图4，所述存储器的列译码电路包括依次连接的与非门电路41、非门电路42、电平移位电路43和第一驱动电路44，还包括第二驱动电路45和预充电电路46。所述第二驱动电路45包括第一 PMOS管P1、第一 NMOS管NI和第二 WOS管N2。所述第一 PMOS管Pl的源极适于连接第一电源，所述第一 PMOS管Pl的栅极连接所述第一NMOS管NI的栅极，所述第一 PMOS管Pl的漏极连接所述第一 NMOS管NI的漏极，所述第一NMOS管NI的源极连接所述第二 NMOS管N2的漏极，所述第二 NMOS管N2的栅极连接所述与非门电路41的输出端D1，所述第二 NMOS管N2的源极适于连接第二电源。所述预充电电路46包括第二 PMOS管P2和第三NMOS管N3。所述第二 PMOS管P2的源极适于连接预充电电源，在所述存储器进行读操作时，所述预充电电源提供的电压为所述存储器的电源电压，即所述第二 PMOS管P2的源极直接连接所述存储器的供电电源，所述第二 PMOS管P2的栅极连接所述与非门电路41的输出端Dl，所述第二 PMOS管P2的漏极连接所述第三NMOS管N3的漏极，所述第三NMOS管N3的栅极连接所述第一驱动电路44的输出端D2，所述第三NMOS管N3的源极连接所述第一 PMOS管Pl的漏极。本实施例中，所述与非门电路41、非门电路42、电平移位电路43和第一驱动电路44均可以采用现有的电路结构，为避免赘述，在此不作过多描述。例如，所述电平移位电路43可以如图5所示，所述第一驱动电路44的电路结构如图4所示。参考图5，所述电平移位电路43包括第三PMOS管P3、第四PMOS管P4、第四NMOS管N4、第五NMOS管N5、第一电流源I1、第二电流源12和第一反相器Al。所述第一电流源Il的一端适于连接所述第一电源，所述第一电流源Il的另一端连接所述第三PMOS管P3和所述第四PMOS管P4的源极；所述第二电流源12的一端适于连接所述第二电源，所述第二电流源12的另一端连接所述第四NMOS管N4和所述第五NMOS管N5的源极。所述电平移位电路43中各器件的具体连接关系参考图5所示，在此不再赘述。在本实施例中，所述电平移位电路43的输入端Vinl连接所述非门电路42的输出端，所述电平移位电路43的输出端Voutl连接所述第一驱动电路44的输入端。下面结合图4对本实施例中各部分电路的功能进行详细的描述。所述与非门电路41适于接收地址信号Al、…、An,并对所述地址信号Al、…、An进行译码，产生译码信号。所述地址信号Al、…、An由存储器根据存储单元的列地址进行预译码产生，对列译码电路控制的存储列进行操作时，所述地址信号Al、…、An为有效；不对列译码电路控制的存储列进行操作时，所述地址信号Al、…、An为无效。进行预译码的电路及过程为本领域技术人员知晓，在此不再赘述。对列译码电路控制的存储列进行操作时，所述与非门电路41输出的译码信号为低电平信号；反之，不对列译码电路控制的存储列进行操作时，所述与非门电路41输出的译码信号为高电平信号。通常，所述与非门电路41输出的低电平信号的幅度为0V，输出的高电平信号的幅度为存储器的电源电压，例如1.2V、1.5V*1.8V。所述非门电路42适于对所述与非门电路41输出的译码信号进行反相，输出低压控制信号。具体地，所述与非门电路41输出的译码信号为低电平信号时，所述非门电路42输出的低压控制信号为高电平信号，幅度为存储器的电源电压；所述与非门电路41输出的译码信号为高电平信号时，所述非门电路42输出的低压控制信号为低电平信号，幅度为OV0所述电平移位电路43适于将所述非门电路42输出的低压控制信号转换为高压控制信号。通常，存储器进行写操作时的电压较高，图1中选通管组13均为高压晶体管。高压晶体管的沟道长，电流导通能力弱。为了`增强所述选通管组13中的晶体管的控制能力，对列译码电路控制的存储列进行操作时，存储器的列译码电路输出的列选择信号SEL的幅度较高。通常，存储器进行读操作时，所述列选择信号SEL的幅度为2V 4V ;进行写操作时，所述列选择信号SEL的幅度为7V 9V。因此，需要所述电平移位电路43将所述非门电路42输出的低压控制信号转换为高压控制信号，对所述第一驱动电路44和所述第二驱动电路45进行控制。所述第一驱动电路44和所述第二驱动电路45适于在所述电平移位电路43输出的高压控制信号下，输出列选择信号SEL。具体地，当需要对列译码电路控制的存储列进行操作时，所述第二驱动电路45中的第一 PMOS管导通、第一 NMOS管NI截止、第二 NMOS管N2截止，所述列选择信号SEL的幅度由所述第二电源提供的电压上升至所述第一电源提供的电压；当不需要对列译码电路控制的存储列进行操作时，所述第二驱动电路45中的第一PMOS管截止、第一 NMOS管NI导通、第二 NMOS管N2导通，所述列选择信号SEL的幅度由所述第一电源提供的电压下降至所述第二电源提供的电压。存储器进行写操作的电压高于存储器的电源电压，因此，所述第一电源为电荷泵电路，适于对存储器的电源电压进行升压，提供比存储器的电源电压高的电压。为方便描述，用Vpp表示所述第一电源提供的电压。存储器进行不同的操作时，所述第一电源提供的电压Vpp会有所不同。例如，存储器进行读操作时，所述第一电源提供的电压Vpp可以为2V 4V ;存储器进行写操作时，所述第一电源提供的电压Vpp可以为7V 9V。所述第二电源提供地线电压，通常为0V。需要说明的是，本实施例中所述第一电源提供的电压Vpp、所述第二电源提供的电压可以根据实际需求进行设定，故所述第一电源提供的电压Vpp为2V 4V或7V 9V、所述第二电源提供的电压为OV不应作为对本发明的限定。所述预充电电路46受控于所述与非门电路41和所述第一驱动电路44输出的信号。当需要对所述列译码电路控制的存储列进行操作时，所述预充电电路46中的第二PMOS管P2和第三NMOS管N3导通，对所述列译码电路的输出端进行预充电，将所述列译码电路输出端的电压提升至预充电电源提供的电压。在本实施例中，所述预充电电源为存储器的供电电源，提供的电压为存储器的电源电压，通常为1.2V、1.5V*1.8V。图6是本实施例存储器进行读操作时所述列译码电路工作的时序示意图，为更好地对本发明的实施例进行理解，下面结合附图对本实施例存储器的列译码电路的工作原理进行说明。当需要对所述列译码电路控制的存储列进行读操作时，输入所述与非门电路41的地址信号Al、…、An由无效变为有效。经过译码，所述与非门电路41输出的译码信号SI由高电平信号变为低电平信号。所述非门电路42对所述译码信号SI进行反相，输出低压控制信号。所述电平移位电路43对所述低压控制信号进行转换，输出高压控制信号。在所述高压控制信号的控制下，所述第一驱动电路44输出信号S2。参考图6，由于路径延迟，所述第一驱动电路44输出的信号S2滞后于所述译码信号SI—定的时间。在tl时刻,所述译码信号SI已由高电平信号变为低电平信号,而所述第一驱动电路44输出的信号S2仍为高电平信号。在tl时刻与t2时刻 之间,所述译码信号SI为低电平信号,所述第一驱动电路44输出的信号S2为高电平信号，因此，所述第二 NMOS管N2截止，所述第二 PMOS管P2和所述第三NMOS管N3导通，所述预充电电路46对所述列译码电路的输出端进行预充电，将所述列译码电路输出的列选择信号SEL的幅度提升至存储器的电源电压，即图5中a点对应的幅度。在t2时刻与t3时刻之间,所述第一驱动电路44输出的信号S2由高电平信号向低电平信号变化，所述第三NMOS管N3截止，预充电结束。同时，所述第一 PMOS管Pl导通，由所述第一电源向所述列译码电路的输出端输出电荷，将所述列选择信号SEL的幅度提升至所述第一电源提供的电压Vpp。当不需要对所述列译码电路控制的存储列进行读操作时，输入所述与非门电路41的地址信号Al、…、An由有效变为无效。经过译码，在t4时刻，所述译码信号SI变为高电平f目号。由于路径延迟，所述第一驱动电路44输出的信号S2滞后于所述译码信号SI 一定的时间。在t3时刻与t4时刻之间，所述第一驱动电路44输出的信号S2保持为低电平信号，因此，所述第一 PMOS管Pl导通，所述第二 NMOS管N2截止，所述第二 PMOS管P2和所述第三NMOS管N3均截止，所述列译码信号SEL的幅度保持所述第一电源提供的电压Vpp不变。在t4时刻与t5时刻之间，所述第一驱动电路44输出的信号S2由低电平信号向高电平信号变化，所述第一 NMOS管NI导通。所述列译码电路的输出端通过所述第一 NMOS管NI和所述第二 NMOS管N2进行放电，所述列选择信号SEL的幅度由所述第一电源提供的电压Vpp向所述第二电源提供的OV电压变化。到t5时刻，所述列选择信号SEL的幅度变为0V。当再次需要对所述列译码电路控制的存储列进行读操作时，重复上述工作工作过程。存储器进行写操作时所述列译码电路的工作过程与存储器进行读操作时所述列译码电路的工作过程相似。不同之处在于，所述第一电源提供的电压Vpp的电压值更高，通常为7V 9V。存储器进行所述写操作时所述列译码电路的工作过程可参考存储器进行读操作时所述列译码电路的工作过程，在此不再赘述。本领域技术人员知晓，电荷泵电路通过利用一个开关网络给两个或两个以上的电容供电或断电来进行电压转换。电荷泵电路包括输出电容，所述输出电容用于输出电荷，即提供电荷泵电路的负载电流。当电荷路电路输出负载电流时，产生功率损耗P=I2*R，I为所述负载电流，R为所述输出电容的等效电阻。在本实施例中，所述预充电电路46将所述列译码电路输出端的电压提升至存储器的电源电压。由于对所述列译码电路的输出端进行了预充电，所以所述列选择信号SEL的幅度由存储器的电源电压升高至所述第一电源提供的电压Vpp，而不再是由第二电源提供的OV电压升高至所述第一电源提供的电压Vpp。所述第一电源为电荷泵电路，在预充电过程中，所述第一电源不对所述列译码电路的输出端输出电荷，因此，所述电荷泵电路输出至所述列译码电路输出端的电荷量减少，即所述电荷泵电路提供的负载电流减小，因而减小了所述第一电源的功率损耗。所述预充电电路46进行预充电的过程中，也会有功率损耗产生，但是所述预充电电源提供的电压为存储器的电源电压，在预充电过程中产生的功率损耗非常小，远小于使用所述第一电源将所述列译码电路输出端的电压充电至存储器的电源电压的过程中产生的功耗。因此，采用本实施例的列译码电路，能够减小存储器进行读操作时的功率损耗。实施例2正如实施例1中所描述的，当需要对所述列译码电路控制的存储列进行写操作时，所述列选择信号SEL的幅度由OV上升至7V 9V ;当不需要对所述列译码电路控制的存储列进行写操作时，所述列选择信号SEL的幅度由7V 9V下降至0V。在所述列选择信号SEL的幅度上升和下降过程中，若所述列选择信号SEL的幅度变化速率过快，容易造成所述第一驱动电路44和所述第二驱动电路45中的晶体管产生闩锁(latch up)效应，导致晶体管损坏。为解决上述问题，本发明技术方案还提供了实施例2。图7是本发明实施例2存储器的列译码电路的结构示意图。参考图7，与实施例1相比，实施例2的存储器的列译码电路增加了第一控制电路71和第二控制电路72。在实施例1中，所述与非门电路41直接连接至所述非门电路42 和所述第二 NMOS管N2的栅极；在本实施例中，所述与非门电路41间接连接至所述非门电路42和所述第二 NMOS管N2的栅极。具体地，所述与非门电路41通过所述第一控制电路71连接至所述非门电路42，所述与非门电路41通过所述第二控制电路72连接至所述第二 NMOS管N2的栅极。所述第一控制电路71适于在存储器进行写操作时，根据所述与非门电路41的输出信号的下降沿进行延时处理，并将延时处理后的信号输出至所述非门电路42;在存储器进行读操作时，直接将所述与非门电路41的输出信号输出至所述非门电路42。具体地，所述第一控制电路71包括第一延时电路711和第一数据选择器712。所述第一延时电路711适于根据其输入端接收到的信号的下降沿进行延时处理，即在所述与非门电路41输出的信号由高电平信号变为低电平信号时,对所述与非门电路41输出的信号进行延时处理。所述第一延时电路711的输入端连接所述与非门电路41的输出端Dl和所述第一数据选择器712的第一输入端D3，所述第一延时电路711的输出端连接所述第一数据选择器712的第二输入端D4，所述第一数据选择器712的输出端连接所述非门电路42，所述第一数据 选择器712的使能端ENl接收存储器的读写控制信号。所述读写控制信号由存储器中的控制电路产生。具体地，若存储器进行写操作时所述读写控制信号为高电平信号，则存储器进行读操作时所述读写控制信号为低电平信号；若存储器进行写操作时所述读写控制信号为低电平信号，则存储器进行读操作时所述读写控制信号为高电平信号。存储器进行写操作时，所述第一数据选择器712在所述读写控制信号的控制下，选择将所述第一延时电路711输出的信号输出至所述非门电路42;存储器进行读操作时，所述第一数据选择器712在所述读写控制信号的控制下，选择将所述与非门电路41输出的信号输出至所述非门电路42。所述第二控制电路72适于在所述存储器进行写操作时，根据所述与非门电路41的输出信号的上升沿进行延时处理，并将延时处理后的信号输出至所述第二 NMOS管N2的栅极；在所述存储器进行读操作时，直接将所述与非门电路41的输出信号输出至所述第二NMOS管N2的栅极。具体地，所述第二控制电路72包括第二延时电路721和第二数据选择器722。所述第二延时电路721适于根据其输入端接收到的信号的上升沿进行延时处理，即在所述与非门电路41输出的信号由低电平信号变为高电平信号时,对所述与非门电路41输出的信号进行延时处理。所述第二延时电路721的输入端连接所述与非门电路41的输出端Dl和所述第二数据选择器722的第一输入端D5，所述第二延时电路721的输出端连接所述第二数据选择器722的第二输入端D6，所述第二数据选择器722的输出端连接所述第二 NMOS管N2的栅极，所述第二数据选择器722的使能端EN2接收所述读写控制信号。存储器进行写操作时，所述第二数据选择器722在所述读写控制信号的控制下，选择将所述第二延时电路721输出的信号输出至所述第二 NMOS管N2的栅极；存储器进行写操作时，所述第二数据选择器722在所述读写控制信号的控制下，选择将所述与非门电路41输出的信号输出至所述第二 NMOS管N2的栅极。本实施例中，所述第一数据选择器712和所述第二数据选择器722可以为二选一数据选择器。所述第一延时电路711、所述第一数据选择器712、所述第二延时电路721和所述第二数据选择器722均可以采用现有的电路结构，为避免赘述，在此不作过多描述。例如，第一延时电路711和第二延时电路721的电路结构分别如图8和图9所示。参考图8，所述第一延时电路711包括第五PMOS管P5、第六NMOS管N6、第一电阻R1、第一电容Cl和第二反相器A2。所述第五PMOS管P5的源极适于连接所述第一电源，所述第六NMOS管N6的源极适于连接所述第二电源。所述第一延时电路711中各器件的具体连接关系参考图8所示，在此不再赘述。在本实施例中，所述第一延时电路711的输入端Vin2连接所述与非门电路41的输出端，所述第一延时电路711的输出端Vout2连接所述第一数据选择器712的第二输入端D4。参考图9，所述第二延时电路721包括第六PMOS管P6、第七NMOS管N7、第二电阻R2、第二电容C2和第三反相器A3。所述第六PMOS管P6的源极适于连接所述第一电源，所述第七NMOS管N7的源极适于连接所述第二电源。所述第二延时电路721中各器件的具体连接关系参考图9所示，在此不再赘述。在本实施例中，所述第二延时电路721的输入端Vin3连接所述与非门电路41的输出端，所述第二延时电路721的输出端Vout3连接所述第二数据选择器722的第二输入端D6。图10是本实施例存储器进行写操作时所述列译码电路工作的时序示意图，为更好地对本发明的实施例进行理解，下面结合附图对本实施例存储器的列译码电路的工作原理进行说明。当需要对所述列译码电路控制的存储列进行写操作时，输入所述与非门电路41的地址信号Al、…、An由无效变为有效。经过译码，在Tl时刻，所述与非门电路41输出的译码信号SI由高电平信号向低电平信号变化，所述第一延时电路711对所述译码信号SI进行延时。由于所述第一延时电路711的延时作用，所述第一驱动电路44输出的信号S2在T2时刻从高电平信号向低 电平信号变化。同时，所述第二数据选择器722在其使能端EN2接收的读写控制信号的控制下，选择将所述第二延时电路721输出的信号传送至所述第二 NMOS管N2的栅极。由于所述第二延时电路721是根据其输入端接收到的信号的上升沿进行延时处理，因此，所述第二 NMOS管N2的栅极接收的信号S3相对于所述译码信号SI没有延迟。在Tl时刻与T2时刻之间，所述译码信号SI和所述第二 NMOS管N2栅极接收的信号S3变为低电平信号，所述第一驱动电路44输出的信号S2为高电平信号，因此，所述第二NMOS管N2截止，所述第二 PMOS管P2和所述第三NMOS管N3均导通，所述预充电电路46对所述列译码电路的输出端进行预充电，将所述列译码电路输出的列选择信号SEL的幅度提升至所述预充电电源提供的电压，即图10中b点对应的幅度。作为另外一个实施方式，存储器进行写操作时，所述预充电电源可以不再是存储器的供电电源，而是一个单独的电荷泵电路，该电荷泵电路提供的电压高于存储器的电源电压，这样可以进一步降低闩锁效应发生的几率。所述电荷泵电路提供的电压可以为3V。本实施例中，所述预充电电源提供的电压可以根据实际需求进行设定，故所述预充电电源提供的电压为3V不应作为对本发明的限定。具体来说，在存储器进行读写操作时，可通过一个简单的开关电路实现所述预充电电源的选择。具体地，由所述读写控制信号作为所述开关电路的使能信号，当所述存储器进行读操作时，所述开关电路使所述第二 PMOS管P2的源极连接所述存储器的供电电源，由所述存储器的供电电源作为所述预充电电源；当所述存储器进行写操作时，所述开关电路使所述第二 PMOS管P2的源极连接一个单独的电荷泵电路，由该电荷泵电路作为所述预充电电源。在T2时刻,所述第一驱动电路44输出的信号S2由高电平信号向低电平信号变化，所述第三NMOS管N3截止，预充电结束。同时，所述第一 PMOS管Pl导通，由所述第一电源对所述列译码电路的输出端进行充电。到T3时刻，所述列选择信号SEL的幅度升高至所述第一电源提供的电压Vpp。当不需要对所述列译码电路控制的存储列进行写操作时，输入所述与非门电路41的地址信号Α1、...、Αη由有效变为无效。经过译码，所述与非门电路41输出的译码信号SI由低电平彳目号变为闻电平 目号。由于所述第一延时电路721是根据其输入端接收到的信号的下降沿进行延时处理，因此，输入所述非门42的信号相对于所述译码信号SI没有延迟。由于电路本身的路径延迟，所述第一驱动电路输出的信号S2在Τ4时刻由低电平信号向高电平信号变化。同时，由于所述第二延时电路721是根据其输入端接收到的信号的上升沿进行延时处理，所述第二 NM·OS管Ν2的栅极接收的信号S3滞后于所述译码信号SI 一段时间后，到Τ5时刻才完全变为高电平信号。在Τ4时刻与Τ5时刻之间，所述第二 NMOS管Ν2截止，所述第二 PMOS管Ρ2和所述第三NMOS管Ν3均导通，所述预充电电路46对所述列译码电路的输出端进行放电，所述列译码电路输出的列选择信号SEL的幅度由所述第一电源提供的电压Vpp下降至所述预充电电源提供的电压，即图10中c点对应的幅度。在Τ5时刻与Τ6时刻之间，所述第二 NMOS管Ν2的栅极接收的信号S3为高电平信号，所述第二 NMOS管Ν2导通。所述列译码电路的输出端通过所述第一 NMOS管NI和所述第二 NMOS管Ν2进行放电，所述列选择信号SEL的幅度由所述预充电电源提供的电压向所述第二电源提供的OV电压变化。到Τ6时刻，所述列选择信号SEL的幅度变为0V。当再次需要对所述列译码电路控制的存储列进行写操作时，重复上述工作工作过程。由于存储器进行读操作时，所述第一控制电路71直接将所述与非门电路41的输出信号输出至所述非门电路42，所述第二控制电路72直接将所述与非门电路41的输出信号输出至所述第二 NMOS管Ν2的栅极，因此，在本实施例中，存储器进行读操作时所述列译码电路的工作过程与实施例1相同，在此不再赘述。在本实施例中，由于增加了第一控制电路71和第二控制电路72，对所述译码信号SI进行延时处理，通过所述预充电电路46减缓所述列选择信号SEL的幅度上升和下降的变化速率，防止所述第一驱动电路44和所述第二驱动电路45中的晶体管产生闩锁效应，避免了器件损坏。基于上述存储器的列译码电路，本发明实施例还提供了一种存储器，包括存储阵列、行译码电路、读写电路以及上述存储器的列译码电路。综上所述，本发明技术方案提供的存储器及其列译码电路，能够减小存储器进行读操作的功率损耗，并且，本发明提供的可选方案能够避免列译码电路中的第一驱动电路和第二驱动电路中的晶体管产生闩锁(latch up)效应，保护晶体管。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为 准。
权利要求
1.一种存储器的列译码电路，包括依次连接的与非门电路、非门电路、电平移位电路和第一驱动电路，其特征在于，还包括:第二驱动电路和预充电电路； 所述第二驱动电路包括:第一 PMOS管、第一 NMOS管和第二 NMOS管，所述第一 PMOS管的源极适于连接第一电源，所述第一 PMOS管的栅极连接所述第一 NMOS管的栅极，所述第一PMOS管的漏极连接所述第一 NMOS管的漏极，所述第一匪OS管的源极连接所述第二 NMOS管的漏极，所述第二 NMOS管的栅极连接所述与非门电路的输出端，所述第二 NMOS管的源极适于连接第二电源； 所述预充电电路包括:第二 PMOS管和第三NMOS管，所述第二 PMOS管的源极适于连接预充电电源，在所述存储器进行读操作时，所述预充电电源提供的电压为所述存储器的电源电压，所述第二 PMOS管的栅极连接所述与非门电路的输出端，所述第二 PMOS管的漏极连接所述第三NMOS管的漏极，所述第三NMOS管的栅极连接所述第一驱动电路的输出端，所述第三NMOS管的源极连接所述第一 PMOS管的漏极。
2.根据权利要求1所述存储器的列译码电路，其特征在于，还包括第一控制电路和第二控制电路，所述与非门电路通过所述第一控制电路连接所述非门电路，所述与非门电路通过所述第二控制电路连接所述第二 NMOS管的栅极； 所述第一控制电路适于在所述存储器进行写操作时，根据所述与非门电路的输出信号的下降沿进行延时处理，并将延时处理后的信号输出至所述非门电路；在所述存储器进行读操作时，直接将所述与非门电路的输出信号输出至所述非门电路； 所述第二控制电路适于在所述存储器进行写操作时，根据所述与非门电路的输出信号的上升沿进行延时处理，并将延时处理后的信号输出至所述第二 NMOS管的栅极；在所述存储器进行读操作时，直接将所述与非门电路的输出信号输出至所述第二 NMOS管的栅极。
3.根据权利要求2所述存储器的列译码电路，其特征在于，所述第一控制电路包括第一延时电路和第一数据选择器，所述第一延时电路适于根据其输入端接收到的信号的下降沿进行延时处理 ，所述第一延时电路的输入端连接所述与非门电路的输出端和所述第一数据选择器的第一输入端，所述第一延时电路的输出端连接所述第一数据选择器的第二输入端，所述第一数据选择器的输出端连接所述非门电路，所述第一数据选择器的使能端接收所述存储器的读写控制信号。
4.根据权利要求3所述存储器的列译码电路，其特征在于，所述第一数据选择器为二选一数据选择器。
5.根据权利要求2所述存储器的列译码电路，其特征在于，所述第二控制电路包括第二延时电路和第二数据选择器，所述第二延时电路适于根据其输入端接收到的信号的上升沿进行延时处理，所述第二延时电路的输入端连接所述与非门电路的输出端和所述第二数据选择器的第一输入端，所述第二延时电路的输出端连接所述第二数据选择器的第二输入端，所述第二数据选择器的输出端连接所述第二 NMOS管的栅极，所述第二数据选择器的使能端接收所述存储器的读写控制信号。
6.根据权利要求5所述存储器的列译码电路，其特征在于，所述第二数据选择器为二选一数据选择器。
7.根据权利要求1所述的存储器的列译码电路，其特征在于，所述第一电源为电荷泵电路。
8.根据权利要求1或2所述存储器的列译码电路，其特征在于，在所述存储器进行写操作时，所述预充电电源提供的电压大于所述存储器的电源电压。
9.根据权利要求1所述存储器的列译码电路，其特征在于，所述第二电源提供的电压为地线电压。
10.一种存储器，其特征在于，包括存储阵列、行译码电路、读写电路以及权利要求1至9任一项所述存储器的列译码 电路。
全文摘要
一种存储器及其列译码电路，所述存储器的列译码电路包括依次连接的与非门电路、非门电路、电平移位电路和第一驱动电路，还包括第二驱动电路和预充电电路。所述第二驱动电路包括第一PMOS管、第一NMOS管和第二NMOS管；所述预充电电路包括第二PMOS管和第三NMOS管，所述第二PMOS管的源极适于连接预充电电源，在所述存储器进行读操作时，所述预充电电源提供的电压为所述存储器的电源电压。本发明技术方案提供的存储器及其列译码电路，能够减小存储器进行读操作的功率损耗。
文档编号G11C11/56GK103247334SQ20131014634
公开日2013年8月14日 申请日期2013年4月24日 优先权日2013年4月24日
发明者杨光军 申请人:上海宏力半导体制造有限公司