移位寄存器单元、栅极驱动电路和显示器的制造方法
【专利摘要】一种移位寄存器单元、栅极驱动电路和显示器，移位寄存器包括输入模块、驱动模块、下拉模块和低电平维持模块，低电平维持模块包括第一保持单元、第二保持单元和正负双向极性电位产生单元，正负双向极性电位产生单元用于在移位寄存器单元的非选通阶段产生正负双向极性电位并输出到低电平维持控制端。移位寄存器单元中所有晶体管都不会处于直流应力之下，关键晶体管在一段时间内会处于正、负双极性脉冲应力的偏置之下，从而抑制了关键晶体管的阈值电压漂移，延长了电路的寿命；且使用较少的晶体管和电容就实现了正、负双极性电压偏置，电路设计复杂度低、成品率高。显示器具有较高的可靠性、生产成本低。
【专利说明】移位寄存器单元、栅极驱动电路和显示器
【技术领域】
[0001] 本申请涉及一种显示器，尤其涉及一种显示器的移位寄存器单元和栅极驱动电 路。
【背景技术】
[0002] 有源平板显示已经成为现代显示领域的主流技术。对于有源平板显示器的驱动 电路，传统的方法是以外围驱动集成电路的形式采用压封的办法连接到显示面板上的。近 年来，集成显示驱动电路逐渐成为平板显示技术的研究热点。所谓集成显示驱动电路是指 将栅极驱动电路和数据驱动电路等外围电路以薄膜晶体管（TFT)的形式与像素TFT-起制 作于显示面板上。与传统的工艺相比，采用集成显示驱动的方法不仅可以减少外围驱动芯 片的数量及其压封程序、降低成本，而且能使得显示器外围更加纤薄，使显示器模组更加紧 凑，机械和电学可靠性得以增强。
[0003] 移位寄存器单元是实现栅极驱动电路非常重要的单元电路，基于非晶硅TFT技术 的移位寄存器单元得到了广泛的研究。由于非晶硅TFT技术要求的工艺温度低、器件均匀 性良好、成本低廉等优势，已成为目前的主流TFT技术，并且非晶硅TFT的迁移率可以满足 栅极驱动电路工作频率的要求。但是，非晶硅TFT的稳定性比较差，在长时间的电压应力偏 置下容易发生严重的阈值电压漂移现象，导致器件特性退化，严重的影响电路的寿命。
[0004] 在现有的集成移位寄存器单元的设计中，用于输出信号低电平保持的晶体管通常 受到较长时间的电压应力，这些晶体管也成为影响移位寄存器单元寿命的关键晶体管。现 有的设计通常采用降低电压应力的大小、脉冲电压偏置、减小电压的占空比等方式来减小 这些晶体管的阈值电压漂移，从而延长电路的寿命，这些方式在一定程度上能够达到延长 电路寿命的目的，一般可以满足小尺寸显示应用的要求。但是，在大、中尺寸面板显示应用 中，驱动电路需要在更长时间下处于工作模式，客观上对电路的寿命提出了更为苛刻的要 求。因此，如何有效的抑制电路中关键晶体管的阈值电压漂移，增加电路的寿命，是一个极 具价值且亟待研究的问题。
【发明内容】
[0005] 本申请提供一种结构精简、工作寿命长、可靠性高的移位寄存器单元、栅极驱动电 路和显不器。
[0006] 根据本申请的第一方面，本申请提供了一种移位寄存器单元，包括：
[0007] 输入模块，其控制端和输入端用于稱合到第一脉冲信号端，输入第一脉冲信号，其 输出端用于耦合到驱动控制端，所述输入模块响应第一脉冲信号的高电平对驱动控制端进 行充电。
[0008] 驱动模块，其控制端用于耦合到驱动控制端，其输入端用于耦合到第一控制信号 端，输入第一控制信号，其输出端用于耦合到信号输出端，所述驱动模块响应驱动控制端的 高电平信号将第一控制信号的高电平输出到信号输出端。
[0009] 下拉模块，其控制端用于耦合到第二脉冲信号端，输入第二脉冲信号，所述下拉模 块还分别耦合到驱动控制端、信号输出端和低电位端，用于响应第二脉冲信号的高电平将 驱动控制端和信号输出端的电位下拉到低电位端的电位。
[0010] 低电平维持模块，其包括第一保持单元、第二保持单元和正负双向极性电位产生 单元。
[0011] 第一保持单元的控制端用于耦合到第二控制信号端，输入第二控制信号，第一保 持单元还分别耦合到信号输出端和低电位端，用于响应第二控制信号的高电平将信号输出 端的电位保持在低电位端的电位。
[0012] 第二保持单元的控制端用于耦合到低电平维持控制端，第二保持单元还分别耦合 到信号输出端和低电位端，用于在第二控制信号为低电平时响应低电平维持控制端的高电 平将信号输出端的电位保持在低电位端的电位。
[0013] 正负双向极性电位产生单元包括低电平维持控制端，所述正负双向极性电位产生 单元分别耦合到第一控制信号端、信号输出端和低电位端，用于在移位寄存器单元的非选 通阶段产生正负双向极性电位并输出到低电平维持控制端。
[0014] 所述第一控制信号和第二控制信号为周期相同的互补信号。
[0015] 第二脉冲信号的高电平滞后于第一脉冲信号的高电平一个时钟周期。
[0016] 根据本申请的第二方面，本申请提供了一种栅极驱动电路，包括N+1个级联的上 述任一种移位寄存器单元，所述N为正整数。
[0017] 还包括第一时钟线、第二时钟线、启动信号线和总公共地线，所述第一时钟线、第 二时钟线、启动信号线和总公共地线分别用于输出第一时钟信号、第二时钟信号、启动信号 和低电位；所述第一时钟信号和第二时钟信号为周期相同的互补时钟信号。
[0018] 第一时钟线连接到奇数级移位寄存器单元的第一控制信号端，第二时钟线连接到 第一级移位寄存器单元的第二控制信号端和偶数级移位寄存器单元的第一控制信号端，启 动信号线连接到第一级移位寄存器单元的第一脉冲信号端和第N+1级移位寄存器单元的 第二脉冲信号端，总公共地线连接到各级移位寄存器单元的低电位端。
[0019] 第n级移位寄存器单元的低电平维持控制端连接到第n+1级移位寄存器单元的第 二控制信号端，第n级移位寄存器单元的信号输出端连接到第n+1级移位寄存器单元的第 一脉冲信号端，第n+1级移位寄存器单元的信号输出端连接到第n级移位寄存器单元的第 二脉冲信号端，其中I < n < N。
[0020] 根据本申请的第三方面，本申请提供了另一种栅极驱动电路，包括N+1个级联的 上述任一种移位寄存器单元，所述N为正整数。
[0021] 还包括第一时钟线、第二时钟线、启动信号线和总公共地线，所述第一时钟线、第 二时钟线、启动信号线和总公共地线分别用于输出第一时钟信号、第二时钟信号、启动信号 和低电位；所述第一时钟信号和第二时钟信号为周期相同的互补时钟信号。
[0022] 第一时钟线连接到奇数级移位寄存器单元的第一控制信号端和偶数级移位寄存 器单元的第二控制信号端，第二时钟线连接到偶数级移位寄存器单元的第一控制信号端和 奇数级移位寄存器单元的第二控制信号端，启动信号线连接到第一级移位寄存器单元的第 一脉冲信号端和第N+1级移位寄存器单元的第二脉冲信号端，总公共地线连接到各级移位 寄存器单元的低电位端。
[0023] 第n级移位寄存器单元的信号输出端连接到第n+1级移位寄存器单元的第一脉冲 信号端，第n+1级移位寄存器单元的信号输出端连接到第n级移位寄存器单元的第二脉冲 信号端，其中1彡n彡N。
[0024] 根据本申请的第四方面，本申请提供了一种显示器，包括：
[0025] 显示面板，其包括显示像素单元阵列和与显示像素单元阵列相连的第一方向的栅 极扫描线和第二方向的数据线。
[0026] 上述任一种栅极驱动电路，栅极驱动电路中移位寄存器单元的信号输出端耦合到 与其对应的栅极扫描线，为像素单元提供栅极驱动信号。
[0027] 数据驱动电路，其与相应的数据线连接，为像素单元提供数据信号。
[0028] 本申请提供了一种移位寄存器单元、栅极驱动电路和显示器。一方面，移位寄存器 单元中所有晶体管都不会处于直流应力之下，特别的，借助电容耦合效应并通过在低电平 维持模块中引入反向充电阻止晶体管和反向充电延迟晶体管，使得移位寄存器单元的关键 晶体管在一段时间内处于正、负双极性脉冲应力的偏置之下，从而抑制了关键晶体管的阈 值电压漂移，延长了电路的寿命；另一方面，移位寄存器单元采用公共的低电位端，并且使 用较少的晶体管和电容就实现了正、负双极性电压偏置，结构精简，因此降低了电路设计的 复杂度，提高了电路的成品率。本申请提供的显示器通过采用栅极集成驱动电路，极大的减 少了显示面板的外部引脚数目以及外围芯片数量，从而提高了显示器的可靠性、降低了生 产成本。
【专利附图】
【附图说明】
[0029] 图1为本申请一种实施例中移位寄存器单元的结构图；
[0030] 图2为本申请一种实施例中移位寄存器单元的工作时序图；
[0031] 图3为本申请一种实施例中移位寄存器单元的低电平维持信号波形图；
[0032] 图4为本申请另一种实施例中移位寄存器单元的结构图；
[0033] 图5为本申请另一种实施例中移位寄存器单元的结构图；；
[0034] 图6为本申请实施例二与实施例三中移位寄存器单元的低电平维持信号波形对 比图；
[0035] 图7为本申请一种实施例中栅极驱动电路的结构图；
[0036] 图8为本申请一种实施例中栅极驱动电路的工作时序图；
[0037] 图9为本申请一种实施例栅极驱动电路中移位寄存器单元的工作时序图；
[0038] 图10为本申请另一种实施例中栅极驱动电路的结构图；
[0039] 图11为本申请一种实施例中显示器的结构图。
【具体实施方式】
[0040] 显示器一般包括液晶面板、栅极驱动电路和数据驱动电路，而移位寄存器单元是 实现显示器栅极驱动电路非常重要的单元电路。移位寄存器单元中晶体管在长时间电应力 下的阈值电压的漂移是影响电路寿命的重要因素，一般的，抑制晶体管阈值电压漂移的方 式有：降低偏置电压的大小、采用脉冲偏置并减小脉冲信号的占空比等。但是如何更加有效 的抑制移位寄存器单元电路中关键晶体管的阈值电压漂移，增加移位寄存器单元的使用寿 命，是一个极具价值且亟待研究的问题。
[0041] 为了解决上述问题，本申请提供了一种移位寄存器单元、栅极驱动电路和显示器。 本申请的发明构思在于：在移位寄存器单元电路中，采用电容耦合的方式在低电平维持控 制端实现负电位，并且通过延迟由低电位端向低电平维持控制端的反向充电结束时间，使 得低电平维持控制端的负电位保持较长时间。因此，关键晶体管在一段时间内处于正、负双 极型的脉冲应力偏置下，从而减小晶体管的阈值电压漂移、提高了电路的寿命。
[0042] 下面通过【具体实施方式】结合附图对本申请作进一步详细说明。
[0043] 需要说明的是，本申请中的晶体管可以为双极性晶体管或者场效应晶体管。当晶 体管为双极型晶体管时，控制极指双极型晶体管的基极，第一极指双极晶体管的集电极或 者发射极，对应的第二极为双极型晶体管的发射极或者集电极；当晶体管为场效应晶体管 时，控制极是指场效应晶体管的栅极，第一极可以为场效应晶体管的漏极或源极，对应的第 二极可以为场效应晶体管的源极或漏极。由于在显示器中使用的晶体管通常为薄膜晶体管 (TFT)，因此本申请以薄膜晶体管，控制极为栅极、第一极为漏极、第二极为源极为例进行说 明。
[0044] 实施例一
[0045] 请参考图1，本申请提供了一种移位寄存器单元，包括输入模块21、驱动模块22、 下拉模块23和低电平维持模块25。
[0046] 输入模块21的控制端和输入端稱合到第一脉冲信号端V11,用于输入第一脉冲信 号，其输出端稱合到驱动控制端Q，输入模块21响应第一脉冲信号的高电平对驱动控制端Q 进行充电。
[0047] 驱动模块22的控制端耦合到驱动控制端Q，其输入端耦合到第一控制信号端VA， 用于输入第一控制信号，其输出端I禹合到信号输出端Vott，驱动模块22响应驱动控制端Q的 高电平信号将第一控制信号的高电平输出到信号输出端VOTT。
[0048] 下拉模块23的控制端稱合到第二脉冲信号端V12，用于输入第二脉冲信号，下拉模 块23还分别耦合到驱动控制端Q、信号输出端Vott和低电位端'，用于响应第二脉冲信号的 高电平将驱动控制端Q和信号输出端Vot的电位下拉到低电位端 '的电位。
[0049] 低电平维持模块25包括第一保持单元251、第二保持单元252和正负双向极性电 位产生单元253。
[0050] 第一保持单元251的控制端耦合到第二控制信号端Vb，用于输入第二控制信号，第 一保持单元251还分别耦合到信号输出端Vott和低电位端 '，用于响应第二控制信号的高 电平将信号输出端Votjt的电位保持在低电位端Vlj的电位。
[0051] 第二保持单元252的控制端耦合到低电平维持控制端P，第二保持单元252还分别 奉禹合到信号输出端Vott和低电位端Vlj，用于在第二控制信号为低电平时响应低电平维持控 制端P的高电平将信号输出端Vot的电位保持在低电位端 '的电位。
[0052] 正负双向极性电位产生单元253包括低电平维持控制端P，正负双向极性电位产 生单兀253分别稱合到第一控制信号端Va、信号输出端Votjt和低电位端Vlj，用于在移位寄存 器单元的非选通阶段产生正负双向极性电位并输出到低电平维持控制端P。移位寄存器单 元的非选通阶段是指移位寄存器单元的信号输出端输出为低电平时的阶段。
[0053] 其中，第一控制信号和第二控制信号为周期相同的互补信号，即第一控制信号为 高电平时，第二控制信号为低电平，反之，第一控制信号为低电平时，第二控制信号为高电 平。在具体实施例中，第一脉冲信号的高电平脉冲到来时，第一控制信号为低电平，第二脉 冲信号滞后第一脉冲信号一个时钟周期，此处的时钟周期指第一控制信号和第二控制信号 的周期。
[0054] 具体的，本实施例中，输入模块21包括第一晶体管T1，其栅极和漏极短接后耦合 到第一脉冲信号端Vn，源极耦合到驱动控制端Q。
[0055] 驱动模块22包括第二晶体管T2,其被栅极耦合到驱动控制端Q，漏极耦合到第一 控制信号端Va，源极耦合到信号输出端Vott。第二晶体管T2用于在驱动控制端Q的驱动电 压的控制下，当第一控制信号端Va为高电平时对信号输出端Vott进行充电。
[0056] 下拉模块23包括第三晶体管T3和第四晶体管T4,第三晶体管T3的栅极耦合到第 二脉冲信号端V12，漏极耦合到信号输出端Vott，源极耦合到低电位端 第四晶体管T4的栅 极耦合到第二脉冲信号端V12，漏极耦合到驱动控制端Q，源极耦合到低电位端 '。当第二脉 冲信号端V12输出高电平时，第三晶体管T3将信号输出端Vott的电位下拉至低电平，第四晶 体管T4将驱动控制端Q的电位下拉至低电平。
[0057] 第一保持单元251包括第六晶体管T6,其栅极耦合到第二控制信号端Vb，漏极耦 合到信号输出端Vott，源极耦合到低电位端'。第一保持单元251用于在移位寄存器单元的 非选通阶段当第二控制信号端Vb为高电平时，保持信号输出端Vott的电位为低电平。
[0058] 第二保持单元252包括第七晶体管17,其栅极耦合到低电平维持控制端P，漏极耦 合到信号输出端Vott，源极耦合到低电位端 '。第二保持单元252用于在移位寄存器的非选 通阶段当第一控制信号端Va为高电平时（即低电平维持控制端P为高电平时)，保持信号输 出端Vott的电位为低电平
[0059] 本实施例中，正负双向极性电位产生单元253包括第二电容C2、第八晶体管T8、反 向充电阻止晶体管T9和反向充电延迟晶体管T10。第八晶体管T8的栅极耦合到信号输出 端Vot，其漏极耦合到低电平维持控制端P，其源极耦合到中间节点X，第二电容C2连接在 第一控制信号端Va和低电平维持控制端P之间。反向充电阻止晶体管T9的栅极与漏极短 接，并耦合到中间节点X，其源极耦合到低电位端 '，反向充电阻止晶体管T9用于当低电平 维持控制端P处于负电位时，关断由低电位端 '通过第八晶体管T8对低电平维持控制端P 的反向充电电流。反向充电延迟晶体管TlO的栅极与源极短接后耦合到低电位端'，其漏 极耦合到中间节点X，反向充电延迟晶体管TlO用于当低电平维持控制端P处于负电位时， 延迟由低电位端 '通过第八晶体管T8对低电平维持控制端P的反向充电结束时间。
[0060] 优选的，移位寄存器单元还包括时钟馈通抑制模块24,时钟馈通抑制模块24包括 第五晶体管T5,第五晶体管T5的栅极耦合到低电平维持控制端P，其漏极和源极分别耦合 到驱动控制端Q和信号输出端Vott，第五晶体管T5用于在移位寄存器单元的非选通阶段，响 应低电平维持控制端P的高电平，将驱动控制端Q的电荷释放至信号输出端VOTT。
[0061] 由于在长时间工作后，第五晶体管T5的阈值电压会增大，释放耦合电荷的能力会 减弱，因此，本实施例还在时钟馈通抑制模块24中加入了第一电容C1，其两端分别耦合到 驱动控制端Q和信号输出端Votjt，用于加大驱动控制端的总负载电容的大小，从而减小时钟 的耦合电压。在其它实施例中，也可以不包括第一电容Cl。
[0062] 请参考图2,为本实施例中移位寄存器单元的工作时序图，其工作过程可以分为下 面四个阶段：（1)预充电阶段，（2)上拉阶段，（3)下拉阶段，（4)低电平维持阶段。下面对 四个阶段的工作过程进行详细说明。
[0063] (1)预充电阶段：在第一控制信号端Va的高电平到来之前，第一脉冲信号端V 11通 过以二极管方式连接的第一晶体管Tl对驱动控制端Q进行充电的过程为预充电阶段。
[0064] 在预充电阶段，第一控制信号端Va和第二脉冲信号端V12均为低电平，第一脉冲信 号端V11与第二控制信号端Vb为高电平。此时，第一晶体管Tl导通，第一脉冲信号端V 11通 过导通的第一晶体管Tl对驱动控制端Q充电，并将电荷存储在第一电容Cl与第二晶体管 T2的寄生电容Cai2中。当驱动控制端Q电位上升到V11-Vm时，第一晶体管Tl关断，V m为 第一晶体管Tl的阈值电压。
[0065] 在这个过程中，第二晶体管T2、第六晶体管T6导通，信号输出端Vott放电到低电 平。
[0066] (2)上拉阶段：此时，第一控制信号端Va变为高电平，并通过导通的第二晶体管T2 对信号输出端Vott进行充电，信号输出端Vott电位最终上升到Vdd的过程为上拉阶段。
[0067] 第一脉冲信号端V11下降为低电平，第一控制信号端Va由低电平上升为高电平，第 二脉冲信号端V12和第二控制信号端Vb为低电平。此时，第一晶体管T1、第四晶体管T4关 断使得驱动控制端Q浮空，第一控制信号端Va通过导通的第二晶体管T2对信号输出端Vott充电，驱动控制端Q的电位也随着信号输出端Votjt电位的上升而上升，这被称为自举。驱动 控制端Q电位的上升，加快了信号输出端Vott的充电速度，使得信号输出端Vott的电位得以 快速上升到高电平VH。
[0068] 应当注意的是，当信号输出端Vott的电压上升到大于第八晶体管T8与反向充电阻 止晶体管T9的阈值电压之和VTH8+VTH9时，第八晶体管T8与反向充电阻止晶体管T9导通，将 低电平维持控制端P的电位下拉至VP(I，Vptl由下式给出：
[0069] Vpci-Vl 十 Vra9
[0070] 其中'为低电位端'提供的低电平电压，Vth9为反向充电阻止晶体管T9的阈值电 压。随着信号输出端Vott电压的升高，第五晶体管T5的栅-源电压变为负值，第五晶体管 T5关断，减小了第五晶体管T5的漏电对驱动控制端Q自举的影响，保证了信号输出端Vqut的快速充电。应当理解，由于第七晶体管17的栅-源电压不为0,因此第七晶体管17并不 会完全关断，但是由于第七晶体管17的漏电较小，因此不会影响电路的正常功能。
[0071] (3)下拉阶段：此阶段，第一控制信号端Va下降为低电平，第二脉冲信号端V 12与第 二控制信号端Vb上升为高电平，使第三晶体管T3、第四晶体管T4和第六晶体管T6导通，将 信号输出端Vott以及驱动控制端Q的电位下拉至低电平。
[0072] 在下拉阶段，在驱动控制端Q的电压下降到第二晶体管T2的阈值电压Vth2之前， 第二晶体管T2仍然导通，可以作为信号输出端Vott的一个辅助的放电通路。
[0073] (4)低电平维持阶段：在信号输出端Vott电位下拉至低电平'后，移位寄存器单元 进入非选通状态，信号输出端Vott的电位必须维持在低电平，以避免与信号输出端Vott相连 的显示器像素中的开关晶体管误导通，导致图像信息写入错误。
[0074] 在下拉阶段结束后，第一脉冲信号端Vn、第二脉冲信号端V12以及驱动控制端Q的 电位为低电平，第一晶体管Tl与第二晶体管T2关断，信号输出端Vott的电位理应保持为低 电平。但是，由于在第二晶体管T2的栅极和漏极之间有较大的寄生电容Cra2，当第一控制信 号端Va由低电平跳变到高电平时，驱动控制端Q的电位也会随之上升，这个现象称为时钟 馈通效应。当驱动控制端Q的电位上升大于第二晶体管T2的阈值电压时，会导致第二晶体 管T2开启，第一控制信号端Va通过第二晶体管T2对信号输出端Vott充电，导致信号输出端 Vqut产生较大的噪声电压。此外，在实际的显示器中，显示面板上的信号线之间存在寄生电 容耦合效应，也会使得移位寄存器单元的信号输出端Vott产生噪声电压。因此，在移位寄存 器单元的非选通状态，必须采取一定的措施来保证输出信号为低电平。
[0075] 本实施例中可以通过低电平维持模块25来消除噪声电压。
[0076] 在第一控制信号端Va为低电平、第二控制信号端Vb为高电平期间，第一保持单元 251开始工作，第六晶体管T6导通，将信号输出端Vott的噪声电荷释放到低电位端\，从而 保持了信号输出端Votjt的电位为低电平。
[0077] 当第一控制信号端VaS高电平、第二控制信号端Vb为低电平时，第二保持单元252 和正负双向极性电位产生单元253开始工作，具体的工作过程如下：
[0078] 首先，在下拉阶段结束的t2时刻，由于第二电容C2的耦合作用，第一控制信号端 Va由高电平下降到低电平的瞬间会在低电平维持控制端P引起一个负的电压耦合量-AVP， 如图2所示。这个电压稱合量A Vp的大小可以表示为：
【权利要求】
1. 一种移位寄存器单元，其特征在于，包括： 输入模块（21)，其控制端和输入端用于稱合到第一脉冲信号端（Vn)，输入第一脉冲信 号，其输出端用于稱合到驱动控制端（Q)，所述输入模块（21)响应第一脉冲信号的高电平 对驱动控制端（Q)进行充电； 驱动模块（22)，其控制端用于耦合到驱动控制端（Q)，其输入端用于耦合到第一控制 信号端（VA)，输入第一控制信号，其输出端用于耦合到信号输出端（VOTT)，所述驱动模块 (22)响应驱动控制端（Q)的高电平信号将第一控制信号的高电平输出到信号输出端（V〇UT); 下拉模块（23)，其控制端用于耦合到第二脉冲信号端（VI2)，输入第二脉冲信号，所述 下拉模块（23)还分别耦合到驱动控制端（Q)、信号输出端（VOTT)和低电位端（')，用于响应 第二脉冲信号的高电平将驱动控制端（Q)和信号输出端（VOTT)的电位下拉到低电位端（VJ 的电位； 低电平维持模块（25)，其包括第一保持单元（251)、第二保持单元（252)和正负双向极 性电位产生单元（253); 第一保持单元（251)的控制端用于耦合到第二控制信号端（VB)，输入第二控制信号，第 一保持单元（251)还分别耦合到信号输出端（VOTT)和低电位端（')，用于响应第二控制信号 的高电平将信号输出端（V〇UT)的电位保持在低电位端（VJ的电位； 第二保持单元（252)的控制端用于耦合到低电平维持控制端（P)，第二保持单元（252) 还分别耦合到信号输出端（VOTT)和低电位端（')，用于在第二控制信号为低电平时响应低 电平维持控制端（P)的高电平将信号输出端（VOTT)的电位保持在低电位端（')的电位； 正负双向极性电位产生单元（253)包括低电平维持控制端（P)，所述正负双向极性电 位产生单兀（253)分别稱合到第一控制信号端（VA)、信号输出端（VOTT)和低电位端（VJ， 用于在移位寄存器单元的非选通阶段产生正负双向极性电位并输出到低电平维持控制端 (P); 所述第一控制信号和第二控制信号为周期相同的互补信号； 第二脉冲信号的高电平滞后于第一脉冲信号的高电平一个时钟周期。
2. 如权利要求1所述的移位寄存器单元，其特征在于，所述正负双向极性电位产生单 元（253)包括第二电容（C2)、第八晶体管（T8)、反向充电阻止晶体管（T9)和一个或多个串 联的反向充电延迟晶体管（T10)，第八晶体管（T8)的控制极耦合到信号输出端（VOTT)，其第 一极耦合到低电平维持控制端（P)，其第二极耦合到中间节点（X)，第二电容（C2)连接在第 一控制信号端（VA)和低电平维持控制端（P)之间； 反向充电阻止晶体管（T9)的控制极与第一极短接，并耦合到中间节点（X)，其第二极 耦合到低电位端（\)，所述反向充电阻止晶体管（T9)用于当低电平维持控制端（P)处于负 电位时，关断由低电位端（')通过第八晶体管（T8)对低电平维持控制端（P)的反向充电电 流； 反向充电延迟晶体管（T10)的控制极与第二极短接，初级反向充电延迟晶体管（T10) 的控制极与第二极短接后耦合到低电位端（')，末级反向充电延迟晶体管（T10)的第一极 耦合到中间节点（X)，每一级反向充电延迟晶体管（T10)的控制极与第二极短接后都耦合 到其前一级反向充电延迟晶体管（T10)的第一极；所述反向充电延迟晶体管（T10)用于当 低电平维持控制端（P)处于负电位时，延迟由低电位端（')通过第八晶体管（T8)对低电平 维持控制端（P)的反向充电结束时间。
3. 如权利要求1所述的移位寄存器单元，其特征在于，所述正负双向极性电位产生单 元（253)包括第二电容（C2)、第八晶体管（T8)、反向充电阻止晶体管（T9)和一个或多个串 联的反向充电延迟晶体管（T11)，第八晶体管（T8)的控制极耦合到信号输出端（VOTT)，其第 一极耦合到低电平维持控制端（P)，其第二极耦合到中间节点（X)，第二电容（C2)连接在第 一控制信号端（VA)和低电平维持控制端（P)之间； 反向充电阻止晶体管（T9)的控制极与第一极短接，并耦合到中间节点（X)，其第二极 耦合到低电位端（\)，所述反向充电阻止晶体管（T9)用于当低电平维持控制端（P)处于负 电位时，关断由低电位端（')通过第八晶体管（T8)对低电平维持控制端（P)的反向充电电 流； 反向充电延迟晶体管（T11)的控制极与第二极短接，初级反向充电延迟晶体管（T11) 的控制极与第二极短接后耦合到低电位端（')，末级反向充电延迟晶体管（T11)的第一 极耦合到低电平维持控制端（P)，每一级反向充电延迟晶体管（T11)的控制极与第二极短 接后都耦合到其前一级反向充电延迟晶体管（T11)的第一极；所述反向充电延迟晶体管 (T11)用于当低电平维持控制端（P)处于负电位时，延迟由低电位端（')对低电平维持控 制端（P)的反向充电结束时间。
4. 如权利要求2或3所述的移位寄存器单元，其特征在于，还包括时钟馈通抑制模 块（24)，所述时钟馈通抑制模块（24)包括第五晶体管（T5)，第五晶体管（T5)的控制极耦 合到低电平维持控制端（P)，其第一极和第二极分别耦合到驱动控制端（Q)和信号输出端 (VOTT)，所述第五晶体管（T5)用于在移位寄存器单元的非选通阶段，响应低电平维持控制端 (P)的高电平，将驱动控制端（Q)的电荷释放至信号输出端（VOTT)。
5. 如权利要求4所述的移位寄存器单元，其特征在于，所述时钟馈通抑制模块（24)还 包括第一电容（C1)，其两端分别耦合到驱动控制端（Q)和信号输出端（VOTT)。
6. 如权利要求5所述的移位寄存器单元，其特征在于，所述输入模块（21)包括第一晶 体管（T1 )，其控制极和第一极短接后耦合到第一脉冲信号端（Vn )，第二极耦合到驱动控制 端(Q); 所述驱动模块（22)包括第二晶体管（T2)，其被控制极耦合到驱动控制端（Q)，第一极 耦合到第一控制信号端（VA)，第二极耦合到信号输出端（VOTT); 所述下拉模块（23)包括第三晶体管（T3)和第四晶体管（T4)，所述第三晶体管（T3)的 控制极耦合到第二脉冲信号端（VI2)，第一极耦合到信号输出端（VOTT)，第二极耦合到低电位 端（');所述第四晶体管（T4)的控制极耦合到第二脉冲信号端（VI2)，第一极耦合到驱动控 制端（Q)，第二极耦合到低电位端（\); 所述第一保持单元（251)包括第六晶体管（T6)，其控制极耦合到第二控制信号端（VB)， 第一极耦合到信号输出端（VOTT)，第二极耦合到低电位端（'); 所述第二保持单元（252)包括第七晶体管（T7)，其控制极耦合到低电平维持控制端 (P)，第一极耦合到信号输出端（VOTT)，第二极耦合到低电位端（')。
7. 如权利要求2或3所述的移位寄存器单元，其特征在于，所述第一脉冲信号的高电平 脉冲到来时，第一控制信号为低电平，所述第二脉冲信号滞后第一脉冲信号一个时钟周期。
8. -种栅极驱动电路，其特征在于，包括N+1个级联的如权利要求1-7任一项所述的移 位寄存器单元，所述N为正整数； 还包括第一时钟线（CK1)、第二时钟线（CK2 )、启动信号线（STV)和总公共地线（Vss)，所 述第一时钟线（CK1)、第二时钟线（CK2)、启动信号线（STV)和总公共地线（Vss)分别用于输 出第一时钟信号、第二时钟信号、启动信号和低电位；所述第一时钟信号和第二时钟信号为 周期相同的互补时钟信号； 第一时钟线（CK1)连接到奇数级移位寄存器单元的第一控制信号端（VA)，第二时钟线 (CK2)连接到第一级移位寄存器单元的第二控制信号端（VB)和偶数级移位寄存器单元的 第一控制信号端（VA)，启动信号线（STV)连接到第一级移位寄存器单元的第一脉冲信号端 (Vn)和第N+1级移位寄存器单元的第二脉冲信号端（VI2)，总公共地线（Vss)连接到各级移 位寄存器单元的低电位端（'); 第n级移位寄存器单元的低电平维持控制端（P)连接到第n+1级移位寄存器单元的第 二控制信号端（VB)，第n级移位寄存器单元的信号输出端（VOTT)连接到第n+1级移位寄存器 单元的第一脉冲信号端（Vn)，第n+1级移位寄存器单元的信号输出端（VOTT)连接到第n级 移位寄存器单元的第二脉冲信号端（VI2)，其中1彡n彡N。
9. 一种栅极驱动电路，其特征在于，包括N+1个级联的如权利要求1-7任一项所述的移 位寄存器单元，所述N为正整数； 还包括第一时钟线（CK1)、第二时钟线（CK2 )、启动信号线（STV)和总公共地线（Vss)，所 述第一时钟线（CK1)、第二时钟线（CK2)、启动信号线（STV)和总公共地线（Vss)分别用于输 出第一时钟信号、第二时钟信号、启动信号和低电位；所述第一时钟信号和第二时钟信号为 周期相同的互补时钟信号； 第一时钟线（CK1)连接到奇数级移位寄存器单元的第一控制信号端（VA)和偶数级移位 寄存器单元的第二控制信号端（VB)，第二时钟线（CK2)连接到偶数级移位寄存器单元的第 一控制信号端（VA)和奇数级移位寄存器单元的第二控制信号端（VB)，启动信号线（STV)连 接到第一级移位寄存器单元的第一脉冲信号端（Vn)和第N+1级移位寄存器单元的第二脉 冲信号端（VI2)，总公共地线（Vss)连接到各级移位寄存器单元的低电位端（'); 第n级移位寄存器单元的信号输出端（VOTT)连接到第n+1级移位寄存器单元的第一脉 冲信号端（Vn)，第n+1级移位寄存器单元的信号输出端（VOTT)连接到第n级移位寄存器单 元的第二脉冲信号端（VI2)，其中1彡n彡N。
10. -种显示器，其特征在于，包括： 显示面板（111 )，其包括显示像素单元阵列（111 1)和与显示像素单元阵列（111 1)相连 的第一方向的栅极扫描线和第二方向的数据线； 如权利要求8或9所述的栅极驱动电路（112)，栅极驱动电路（112)中移位寄存器单元 的信号输出端耦合到与其对应的栅极扫描线，为像素单元提供栅极驱动信号； 数据驱动电路（113)，其与相应的数据线连接，为像素单元提供数据信号。
【文档编号】G11C19/28GK104332126SQ201310628930
【公开日】2015年2月4日 申请日期:2013年11月29日 优先权日:2013年11月29日
【发明者】张盛东, 胡治晋, 廖聪维, 李文杰, 李君梅 申请人:北京大学深圳研究生院