一种闪存芯片漏电失效分析的方法
【专利摘要】本申请一种闪存芯片位线间漏电失效分析的方法，涉及芯片失效分析领域，通过采用非破坏性分析工艺，将FIB切分工艺和奈米级探针量测工艺相结合，在完全不破坏前端工艺所有材料的状况下，直接定位出失效的栓塞处，且其可检测位于栓塞不同位置的桥连(如位于栓塞顶部、中间或其他任何位置处的桥连)，并能够获得较好的TEM样品，以便于后续TEM的精准观测，即在有效提高失效分析的可靠性的同时，还能大大降低失效分析所花费的时间及工艺成本等。
【专利说明】一种闪存芯片漏电失效分析的方法
【技术领域】
[0001] 本发明涉及芯片失效分析领域，具体涉及一种闪存芯片位线间漏电失效分析的方 法。
【背景技术】
[0002] 传统的各种类型闪存芯片（如镜像比特（Mirror Bit)型闪存芯片或浮栅 (Floating Gate)型闪存芯片等）中，其最小存储单元均是基于单个M0S场效应晶体管，并 在一个物理区块中，通过利用最底层金属层（Ml)将所有列向的M0S场效应晶体管的漏极钨 栓塞（Plug)连在一起，以构成位线（Bit Line,简称BL)。
[0003] 其中，对于浮栅（Floating Gate)型闪存芯片，一条最底层金属层（Ml)上连接有多 达512个M0S场效应晶体管的漏极钨栓塞（Plug)，且在物理区块内任何两个相邻的M0S场 效应晶体管的漏极钨栓塞（Plug)产生桥连（Bridge)时，均会造成位线（BL)之间的漏电失 效，进而影响产品的性能。
[0004] 目前，针对可疑的漏电失效样品的分析方法主要为：（1)先研磨样品至其最底层 金属层（Ml)的中下部，再利用阻挡层酸和缓冲氧化物蚀刻剂（Buffer Oxide Etching,简称 Β0Ε)进行处理后，观察栓塞顶部是否有桥连（该种分析方法（1)主要针对由于化学机械抛 光（Chemical Mechanical Polishing，简称CMP)制程不足而导致的粘附层（Glue Layer)产 生的桥连（Bridge)) ;(2)首先研磨样品至其栓塞（Pulg)的顶部，然后再利用反应离子蚀 刻工艺（Reactive Ion Etching,简称RIE)，通过控制反应时间来一步一步地处理，以实现从 上到下的观察栓塞之间是否有桥连（该种分析方法（2)主要针对由于层间介电层（Inter Layer Dielectrics,简称ILD)制程空洞或者缺陷空洞而引起的金属鹤扩散或Ti/TiN(钛/ 氮化钛）扩散，进而导致的钨栓塞桥连。
[0005] 其中，上述的针对可疑漏电失效样品进行的失效分析方法中，均需要对最底层金 属层（Ml)上与其连接的所有钨栓塞进行SEM(扫描电子显微镜）观察，尤其是在65纳米及 其以下的工艺中，还需要借助放大倍数不低于10万倍仪器才能找到存在桥连（Bridge)的 栓塞，而在找到存在桥连（Bridge)的栓塞之后，再用FIB(聚焦离子束）将样品切成薄片， 以便于放到TEM(透射电子显微镜）上进行观察分析，即需要花费大量的时间和成本进行上 述的失效分析工艺。
[0006] 另外，对于鹤栓塞顶部粘附层（Glue Layer)产生的桥连，在对失效样品进行研磨 后，要使用阻挡层酸和Β0Ε对样品进行湿法处理，而在上述的湿法处理过程中会将栓塞顶 部及其周围的金属及氧化物去除，进而使得在后续采用FIB(聚焦离子束）制备TEM(透射 电子显微镜）样品的过程中，需要对失效样品镀硅氧化物或碳作保护层，以保证最终的TEM 观察能够获得比较好的Bridge对比度。但目前很多机台都只配备镀金属的功能，即只能镀 金属来作为保护层，就使得制备的样品上粘附层（Glue Layer)被金属包裹，进而降低了 TEM 样品的对比度，甚至要借助于Ti/TiN的轮廓才能完成对TEM样品的分析。
[0007] 同样，对于制程能力不足或缺陷引起的空洞而引起的钨栓塞桥连的状况，尤其产 生的空洞非常小和/或仅有Ti/TiN的扩散引起的桥连时，由于SEM观察的对比度很弱，且 极易错过Bridge失效地址，进而使得失效分析无法获取异常结果（NAF，即没有发现异常）； 同时RIE的处理本身带有轰击性，可能会把细丝状Bridge的Ti/TiN去除掉，直接导致后续 的结果为NAF。
[0008] 总之，目前针对闪存芯片可疑的漏电失效样品的分析方法中，均是破坏性分析，即 在进行分析过程中均会对样品的ILD造成一定的损伤，进而大大降低了失效分析的可靠 性,且花费的时间和工艺成本均较大。
【发明内容】
[0009] 本申请记载了一种闪存芯片漏电失效分析的方法，可应用于闪存产品前端工艺导 致的漏电失效（如位线（BL)间漏电导致的失效）的分析工艺中，该方法包括以下步骤：
[0010] 步骤S1 :提供一设置有金属层和若干存储单元的待分析样品，且所述若干存储单 元的漏极均分别通过栓塞与所述金属层连接；
[0011] 步骤S2 :研磨所述待分析样品至所述金属层的上表面；
[0012] 步骤S3 :进行切分工艺，以获取至少两个切分待分析样品；
[0013] 步骤S4 :对每个所述切分待分析样品进行量测工艺，以获取存在桥连的切分待分 析样品；
[0014] 步骤S5 :判断所述存在桥连的切分待分析样品中是否仅包括一个测试单元，
[0015] 若所述存在桥连的切分待分析样品中包括两个或两个以上的所述测试单元，则继 续进行步骤S3 ;
[0016] 步骤S6 :将所述存在桥连的切分待分析样品切成TEM样品，继续进行失效观察分 析工艺；
[0017] 其中，所述每个测试单元均包括至少两个相邻的存储单元，且该测试单元中所有 的存储单元共同构成所述量测工艺的最小量测单元。
[0018] 上述的闪存芯片漏电失效分析的方法，其中，所述待分析样品为镜像比特型闪存 芯片或浮栅型闪存芯片。
[0019] 上述的闪存芯片漏电失效分析的方法，其中，每个所述存储单元均包括一个M0S 场效应晶体管。
[0020] 上述的闪存芯片漏电失效分析的方法，其中，所述金属层为所述待分析样品的底 层金属层，且在该待分析样品的一个物理区块中，所有列向的M0S场效应晶体管的漏极均 通过一所述栓塞与所述底层金属层连接，以构成位线结构。
[0021] 上述的闪存芯片漏电失效分析的方法，其中，在相邻的两存储单元之间进行所述 切分工艺。
[0022] 上述的闪存芯片漏电失效分析的方法，其中，采用奈米级探针进行所述量测工艺。
[0023] 上述的闪存芯片漏电失效分析的方法，其中，所述步骤S4还包括：
[0024] 步骤S41 :根据工艺需求设置一电流参考值；
[0025] 步骤S42 :对所述切分待分析样品进行量测工艺，获取该切分待分析样品上的电 流值；
[0026] 步骤S43 :判断所述电流值是否大于所述电流参考值，
[0027] 若所述电流值不大于所述电流参考值，则选取另一所述切分待分析样品，继续步 骤 S42 ;
[0028] 步骤S44 :将所述切分待分析样品设置为存在桥连的切分待分析样品，并继续选 取一未进行量测工艺的切分待分析样品，继续步骤S42。
[0029] 上述的闪存芯片漏电失效分析的方法，其中，采用二分法进行所述切分工艺。
[0030] 上述的闪存芯片漏电失效分析的方法，其中，所述TEM样品包括存在桥连的栓塞 结构。
[0031] 上述的闪存芯片漏电失效分析的方法，其中，采用聚焦离子束将所述存在桥连的 切分待分析样品切成所述TEM样品。
[0032] 综上所述，本申请一种闪存芯片漏电失效分析的方法，通过采用非破坏性分析工 艺，将FIB切分工艺和奈米级探针量测（Nano Prober)工艺相结合，在完全不破坏前端工艺 所有材料的状况下，直接定位出失效的栓塞处，且其可检测位于栓塞不同位置的桥连（如 位于栓塞顶部、中间或其他任何位置处的桥连），并能够获得较好的TEM样品，以便于后续 TEM的精准观测，即在有效提高失效分析的可靠性的同时，还可能大大降低失效分析所花费 的时间及工艺成本等。
【专利附图】
【附图说明】
[0033] 通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明及其特征、夕卜 形和优点将会变得更明显。在全部附图中相同的标记指示相同的部分。并未刻意按照比例 绘制附图，重点在于示出本发明的主旨。
[0034] 图1?4为本申请实施例中一种闪存芯片漏电失效分析的方法的流程结构示意 图；
[0035] 图5是图1中所示结构的侧视图。
【具体实施方式】
[0036] 在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然 而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以 实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进 行描述。
[0037] 应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的 实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给 本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终 相同附图标记表示相同的元件。
[0038] 应当明白，当元件或层被称为"在...上"、"与...相邻"、"连接到"或"耦合到"其 它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层， 或者可以存在居间的元件或层。相反，当元件被称为"直接在...上"、"与...直接相邻"、 "直接连接到"或"直接耦合到"其它元件或层时，则不存在居间的元件或层。应当明白，尽管 可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、 层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部 分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元 件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
[0039] 空间关系术语例如"在...下"、"在...下面"、"下面的"、"在...之下"、"在...之 上"、"上面的"等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与 其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使 用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为"在其它元件下 面"或"在其之下"或"在其下"元件或特征将取向为在其它元件或特征"上"。因此，示例性 术语"在...下面"和"在...下"可包括上和下两个取向。器件可以另外地取向（旋转90 度或其它取向）并且在此使用的空间描述语相应地被解释。
[0040] 在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使 用时，单数形式的"一"、"一个"和"所述/该"也意图包括复数形式，除非上下文清楚指出 另外的方式。还应明白术语"组成"和/或"包括"，当在该说明书中使用时，确定所述特征、 整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操 作、元件、部件和/或组的存在或添加。在此使用时，术语"和/或"包括相关所列项目的任 何及所有组合。
[0041] 为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便 阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本 发明还可以具有其他实施方式。
[0042] 本申请一种闪存芯片漏电失效分析的方法，可应用于闪存产品前端工艺导致的漏 电失效（如位线（BL)间等结构漏电而导致芯片失效）的分析工艺中，下面就以位线（BL) 间漏电而导致芯片失效进行举例说明，其他类似原因导致芯片失效的分析可具体参照以下 记载的内容。
[0043] 图1?4为本申请实施例中一种闪存芯片漏电失效分析的方法的流程结构示意 图；如图1?4所示，本实施例中的闪存芯片漏电失效分析的方法具体包括：
[0044] 步骤S1，根据失效分析的工艺需求，提供一由于位线间漏电而导致失效的待分析 样品，优选的为镜像比特（Mirror Bit)或浮栅（Floating Gate)等类型的闪存芯片，且该分 析样品中有金属层（优选的为底层金属层Ml)和若干存储单元（优选的为M0S场效应晶体 管），而该若干存储单元均分别通过栓塞与金属层连接。
[0045] 优选的，参加图1和图5所示，该待分析样品包括衬底11，在该衬底11上设置有 浅沟槽隔离（STI) 16,相邻的两浅沟槽隔离之间设置有一个M0S场效应晶体管（图中未示 出），每个M0S场效应晶体管均通过一个栓塞（材质为钨）13与底层金属层14连接，以在待 分析样品的一个物理区块中，将所有列向的M0S场效应晶体管的漏极通过栓塞13连接至底 层金属层14上，进而形成如图1所示的若干位线（BL)。
[0046] 步骤S2,利用研磨工艺（如CMP等）研磨上述的待分析样品，并停止在底层金属层 14的上表面，以去除位于上述底层金属层14上表面的结构，进而形成如图1和图5所示的 结构。
[0047] 优选的，如图1所示，每条位线BL上均设置有512个栓塞（相应的每条位线BL和 512个M0S场效应晶体管连接），先采用测试机量测工艺确定其中两条位线桥接（Bridge)， 进而造成如图1中所示的失效位线BL。
[0048] 步骤S3,采用聚焦离子束（FIB)对上述的待分析样品进行切分工艺，以将上述的 待分析样品切分为至少两个切分待分析样品。
[0049] 优选的，为了节省工艺时间，可采用二分法进行上述的切分工艺，即在上述的待分 析样品中间将该待分析样品切分为两段相同的切分待分析样品，且后续的切分分析样品均 可采用该二分法进行切分，以节省工艺时间。
[0050] 优选的，在上述的切分工艺中，均是在存储单元之间的结构进行切分，以使栓塞结 构在切分工艺中不受到损伤。
[0051] 其中，上述的FIB能够用来制备TEM薄片样品，也可以用来进行电路修补、切断金 属和沉积金属连接电路，以及切断多晶硅字线（Poly WL)等工艺。
[0052] 步骤S4,对上述的每个切分待分析样品均进行量测工艺，以获取存在桥连 (Bridge)的切分待分析样品，具体的：
[0053] 步骤S41，根据工艺需求设置一电流参考值（由于两条位线之间是绝缘的，所以该 电流参考值很小，所以在后续的量测工艺中只要检测到两条位线之间具有大电流即可判定 该切分待分析样品中存在桥连）。
[0054] 步骤S42,采用奈米级探针（Nano Prober)对上述的每个切分待分析样品进行量测 工艺，并获取每个切分待分析样品上的电流值；
[0055] 步骤S43,将上述的电流值与设定的电流参考值进行比较，电流值小于或等于上述 电流参考值的切分待分析样品均为正常的产品，不会存在桥连现象，故可将正常的切分待 分析样品搁置一旁，不进行后续的任何操作，并继续选取一未进行量测工艺的切分待分析 样品继续步骤S42。
[0056] 其中，若是采用二分法进行切分工艺，且在前期工艺准备过程中确认该待分析样 品是存在桥连现象时，则只要判定一个切分待分析样品没有桥连现象，则相应的就能够确 定另一个切分待分析样品一定存在桥连现象，此时则不需要对上述的另一个切分待分析样 品进行量测工艺，可直接进行后续的切分工艺或TEM样品制备工艺。
[0057] 具体的，如图2所示，在图1所示结构的基础上，将若干连接512个栓塞的位线二 分为两段切分待分析样品（每段切分待分析样品中的每个位线上还连接有256个栓塞），采 用量测探针对一段切分待分析样品进行量测工艺，若此段切分待分析样品中原先失效两位 线之间的电流很小，即小于或等于上述的电流参考值，则说明此段切分待分析样品中没有 桥连现象，相应的说明另一段切分待分析样品中一定存在桥连现象，此时可直接对该段未 进行量测工艺的切分待分析样品进行步骤S44。
[0058] 另外，若上述进行量测工艺的切分待分析样品中存在桥连时，则还需要对另一段 切分待分析样品也进行量测工艺（若是已经明确获知该待分析样品只存在一处桥连，则可 省略该步骤，直接认为未进行量测工艺的切分待分析样品是正常产品，不存在桥连）。
[0059] 步骤S44,继续采用上述的切分工艺，对确定存在桥连的切分待分析样品继续进行 切分工艺，继续步骤S42。
[0060] 步骤S5,判断上述存在桥连的切分待分析样品中是否仅包括一个测试单元（每 个所述测试单元均包括至少两个相邻的存储单元，且该测试单元中所有的存储单元共同构 成量测工艺的最小量测单元），若上述的存在桥连的切分待分析样品中包括两个或两个以 上的测试单元，则继续进行步骤S3 (此时只要将上述的待分析样品替换为存在桥连的切分 待分析样品即可），即循环进行上述的量测工艺和切分工艺，直至量测到产生桥连的具体位 置。
[0061] 具体的，参见图3所示，在上述图1?2的基础上，可继续采用二分法对上述的存 在桥连的切分待分析样品进行FIB切分工艺，使得每次切分工艺及后续量测工艺确认的存 在桥连的切分待分析样品中，每个位线上连接的栓塞个数从256依次减半（即256/2~N， 1 < N < 7,且N为正整数，且N依次递增1)，最终形成如图4所示的结构。
[0062] 其中，如图4所示，最后形成的存在桥连的切分待分析样品只包括两排栓塞，而此 时形成的桥连则一定是其中的一排（图1?4所示的结构仅是针对栓塞导致的桥连进行说 明，其他原因造成位线之间的桥连则只要进行适应性的改动，就可以轻易的确定其所产生 桥连的具体位置）。
[0063] 步骤S6,基于上述最终获得的存在桥连的切分待分析样品，并将该存在桥连的切 分待分析样品进行切片，以制备包含有桥连结构的TEM样品，进而便于后续的失效观察分 析，确定产生该桥连的具体原因。
[0064] 综上所述，本申请一种闪存芯片漏电失效分析的方法，通过采用非破坏性分析工 艺，将FIB切分工艺和奈米级探针量测（Nano Prober)工艺相结合，在完全不破坏前端工艺 所有材料的状况下，直接定位出失效的栓塞处，且其可检测位于栓塞不同位置的桥连（如 位于栓塞顶部、中间或其他任何位置处的桥连），并能够获得较好的TEM样品，以便于后续 TEM的精准观测，即在有效提高失效分析的可靠性的同时，还可能大大降低失效分析所花费 的时间及工艺成本等。
[〇〇65] 以上对本发明的较佳实施例进行了描述。需要理解的是，本发明并不局限于上述 特定实施方式，其中未尽详细描述的设备和结构应该理解为用本领域中的普通方式予以实 施；任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示 的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等 效实施例，这并不影响本发明的实质内容。因此，凡是未脱离本发明技术方案的内容，依据 本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明 技术方案保护的范围内。
【权利要求】
1. 一种闪存芯片漏电失效分析的方法，其特征在于，所述方法包括： 步骤S1 :提供一设置有金属层和若干存储单元的待分析样品，且所述若干存储单元的 漏极均分别通过栓塞与所述金属层连接； 步骤S2 :研磨所述待分析样品至所述金属层的上表面； 步骤S3 :进行切分工艺，以获取至少两个切分待分析样品； 步骤S4 :对每个所述切分待分析样品进行量测工艺，以获取存在桥连的切分待分析样 品； 步骤S5 :判断所述存在桥连的切分待分析样品中是否仅包括一个测试单元， 若所述存在桥连的切分待分析样品中包括两个或两个以上的所述测试单元，则继续进 行步骤S3 ; 步骤S6 :将所述存在桥连的切分待分析样品切成TEM样品，继续进行失效观察分析工 艺； 其中，所述每个测试单元均包括至少两个相邻的存储单元，且该测试单元中所有的存 储单元共同构成所述量测工艺的最小量测单元。
2. 如权利要求1所述的闪存芯片漏电失效分析的方法，其特征在于，所述待分析样品 为镜像比特型闪存芯片或浮栅型闪存芯片。
3. 如权利要求1所述的闪存芯片漏电失效分析的方法，其特征在于，每个所述存储单 元均包括一个MOS场效应晶体管。
4. 如权利要求3所述的闪存芯片漏电失效分析的方法，其特征在于，所述金属层为所 述待分析样品的底层金属层，且在该待分析样品的一个物理区块中，所有列向的MOS场效 应晶体管的漏极均通过一所述栓塞与所述底层金属层连接，以构成位线结构。
5. 如权利要求1所述的闪存芯片漏电失效分析的方法，其特征在于，在相邻的两存储 单元之间进行所述切分工艺。
6. 如权利要求1所述的闪存芯片漏电失效分析的方法，其特征在于，采用奈米级探针 进行所述量测工艺。
7. 如权利要求1所述的闪存芯片漏电失效分析的方法，其特征在于，所述步骤S4还包 括： 步骤S41 :根据工艺需求设置一电流参考值； 步骤S42 :对所述切分待分析样品进行量测工艺，获取该切分待分析样品上的电流值； 步骤S43 :判断所述电流值是否大于所述电流参考值， 若所述电流值不大于所述电流参考值，则选取另一所述切分待分析样品，继续步骤 S42 ； 步骤S44 :将所述切分待分析样品设置为存在桥连的切分待分析样品，并继续选取一 未进行量测工艺的切分待分析样品，继续步骤S42。
8. 如权利要求1所述的闪存芯片漏电失效分析的方法，其特征在于，采用二分法进行 所述切分工艺。
9. 如权利要求1所述的闪存芯片漏电失效分析的方法，其特征在于，所述TEM样品包括 存在桥连的栓塞结构。
10. 如权利要求1所述的闪存芯片漏电失效分析的方法，其特征在于，采用聚焦离子束 将所述存在桥连的切分待分析样品切成所述TEM样品。
【文档编号】G11C29/56GK104064224SQ201410289158
【公开日】2014年9月24日 申请日期:2014年6月24日 优先权日:2014年6月24日
【发明者】张顺勇, 高慧敏 申请人:武汉新芯集成电路制造有限公司