增加动态随机存储器可靠性的方法和电路的制作方法
【专利摘要】本发明提供一种增加动态随机存储器可靠性的方法和电路，主要用于解决现有技术中存在的问题，该电路能够避免在存储阵列中出现最坏情况的数据拓扑，既可以提升动态随机存储器的可靠性，又可以减少额外的设计时间和成本。
【专利说明】增加动态随机存储器可靠性的方法和电路
【技术领域】
[0001]本发明涉及一种增加动态随机存储器可靠性的方法和电路。
【背景技术】
[0002]动态随机存储器(DRAM)是目前最为常见的系统内存，它使用电容存储电荷以存储信息。DRAM存储单元中的电容目前普遍采用堆叠电容(Stack Capacitor)结构，其单个存储单元能够小到6F2的面积(F为DRAM工艺的特征尺寸)。虽然这种存储单元面积很小，但是整个存储单元阵列必须采用开放位线结构(Open Bit-Line),导致阵列中的位线(BL)及其互补位线(BLN)不会位于阵列中的相邻位置。
[0003]相比于另外一种折叠位线结构(Folded Bit-Line),开放位线结构的位线和互补位线的非对称性不能对阵列中的噪声进行抵消补偿，从而导致其噪声容限较小，尤其在一些特殊的数据拓扑出现时将会出现最坏情况。这种非对称噪声对DRAM的良率和性能有极大损失，同时带来测试复杂度增加，测试时间增长，额外的冗余修复等等代价。如图1所示。
[0004]为了尽量弥补开放位线结构的缺点提高可靠性，目前并无针对性的技术，只能在设计中依照可能出现的最坏情况进行设计。虽然在存储器随机存取时最坏情况出现的概率极低，但是由此引起的额外的设计时间和成本却是极为可观的。
【发明内容】
[0005]本发明提供一种增加动态随机存储器可靠性的方法和电路，主要解决了【背景技术】中存在的问题，该电路能够避免在存储阵列中出现最坏情况的数据拓扑，因而则既可以提升DRAM的可靠性，又可以减少额外的设计时间和成本。
[0006]本发明的具体技术方案如下:
[0007]该增加动态随机存储器可靠性的方法包括以下步骤:
[0008]I】数据写入动态随机存储器前，对字线上的数据拓扑进行判断，若字线上单次存储的数据位宽中所有数据均相同，则对该数据位宽内的数据按照规则进行调整，调整后写入动态随机存储器，若字线上单次存储的数据位宽中存在任意一位不同，则不进行调整，直接写入动态随机存储器；所述规则是将相同的数据调整为不同的数据，并增加标志位，标识该数据经被修订；
[0009]2】数据从动态随机存储器读出时，根据标志位判断是否需要经反规则进行数据拓扑还原，若需要，则进行还原，若不需要，则直接输出。
[0010]上述步骤I中，写入动态随机存储器的数据为n，n = 2X，X = O, I, 2，…，单次存储的数据位宽为8n位。
[0011]上述步骤I中，按照规则进行调整的原理是:
[0012]动态随机存储器的存储阵列包括阵列A和标志位阵列B ;数据位宽中所有数据均相同的数据写入前先经过编码产生新的数据DO和标志位H);数据DO写入阵列A中形成数据拓扑D，标志位H)写入阵列B中形成数据拓扑F ;根据给定的存储地址，DO和H)存入阵列中相应的位置。
[0013]上述步骤2中，按照反规则进行还原具体是:
[0014]动态随机存储器的存储阵列包括阵列A和标志位阵列B ;从存储阵列A和B分别得到的数据QO及其标志位EO根据反规则进行解码；解码根据EO的对QO进行操作产生最终的输出数据D0UT。
[0015]上述步骤1，按照规则进行调整具体是:
[0016]动态随机存储器的预取数为n，其阵列的输入数据DIN为Sn位，经过规则编码后产生的标志位H)为η位，编码后的数据DO为Sn位，编码中包括η个编码单元，其中第m个编码单元(m为自然数，且m彡η)输入数据为DIN的第8m_l至第8m_8位，即DIN〈8m_l: 8m_8>，输出标志为H)的第m位，即输出数据为DO的第8m_l至第8m_8位，即D0〈8m_l: 8m_8>。
[0017]上述步骤2，按照反规则进行调整具体是:
[0018]对于预取数为η的DRAM，每次操作从其阵列获得的数据QO为Sn位，同时获得与之对应的标志位EO为η位。经过解码电路后产生的数据DOUT为8η位，编码中包括η个编码单元，其中第m个解码单元(m为自然数，且m彡η)输入数据为QO的第8m_l至第8m_8位，即Q0〈8m-l:8m-8>，输入标志为EO的第m位，即E0〈m>，输出数据为DOUT的第8m_l至第8m-8 位，即 D0UT〈8m-l:8m-8>。
[0019]该增加动态随机存储器可靠性的电路，包括动态随机存储器，其特征在于:所述动态随机存储器的数据写入端与编码电路连接，动态随机存储器的数据输出端与解码电路连接；所述编码电路用于对单次存储的数据位宽中所有数据均相同的数据拓扑进行调整，调整为至少一位数据不同，并生成用于标识该数据拓扑经过调整的标识位；所述解码电路用于对经编码电路调整的数据拓扑进行数据还原。
[0020]上述编码电路的原理是:
[0021]输入数据为M位，即DIN〈M-1:0>。
[0022]将DIN信号按位进行与操作得到信号all_f ;其具体为:与门的M个输入端分别连接至输入数据的DIN各位；与门的输出端为信号all_f。当DIN所有位都为‘I’时，信号all_f为‘I’否则为‘0’ ；
[0023]将DIN信号按位进行或操作后再取反得到信号all_0 ;其具体为:或非门的M个输入端分别连接至输入数据的DIN各位；或非门的输出端为信号all_0。
[0024]当DIN所有位都为‘0’时，信号all_0为‘I’否则为‘0’ ；
[0025]然后将all_f信号和all_0信号进行或操作得到输出标志位f，当f为‘I’时，表示该输出数据需要进行编码，否则不需要。
[0026]编码时，当all_f为‘I’时，DIN的偶数位翻转(由‘I’变为‘0’)，否则不变；当all_0为‘I’时，DIN的奇数位翻转(由‘O，变为‘I’)，否则不变；从而得到新的经过编码后的数据。
[0027]上述编码电路的一种较佳技术实现方案是:
[0028]输入数据din〈3:0>连接至四输入与非门I的输入端和四输入或非门5的输入端，输入数据din〈7:4>连接至四输入与非门2的输入端和四输入或非门6的输入端；或非门3的输入端连接至与非门I和2的输出端；反相器4的输入端连接至或非门3的输出端；反相器4的输出端为信号all_f ;与非门7的输入端连接至或非门5和6的输出端,反相器8的输入端连接至与非门I的输出端；反相器8的输出端为信号all_0 ;与非门9的输入端连接至与非门7的输出端和all_f信号，与非门9的输出端为输出标志位f ;异或门10、11、12、13、14、15、16和17的第一输入端分别连接至din的第O、1、2、3、4、5、6和7位，异或门10、12、14和16的第二输入端都连接至all_0信号，异或门11、13、15和17的第二输入端都连接至all_f?信号，异或门10、11、12、13、14、15、16和17的输出端分别为输出数据d的第O、
1、2、3、4、5、6 和 7 位。
[0029]上述解码电路的原理是:
[0030]从存储阵列中读出的数据Q及其标志位e。当标志位e为‘I’时，表示读出数据Q是经编码而来需要进行解码。
[0031]解码时，将标志位e和数据Q的任意一位数据进行与操作得到信号all_f ;将标志位e和数据Q的任意一位数据的反信号进行与操作得到信号all_0 ;当all_f为‘I’时，Q的偶数位翻转(由‘I’变为‘0’)，否则不变；当all_0为‘I’时，Q的奇数位翻转(由‘0’变为‘I’)，否则不变。从而得到解码后的数据。
[0032]上述解码电路的一种较佳技术实现方案是:
[0033]输入数据q〈0>连接至反相器20的输入端和与非门23的第一输入端，输入标志e连接至与非门21的第一输入端和与非门23的第二输入端。与非门21的第二输入端连接至反相器20的输出端，反相器22的输入端连接至与非门21的输出端，反相器22的输出端为信号all_f,反相器24的输入端连接至与非门23的输出端，反相器24的输出端为信号all_0 ;异或门30、31、32、33、34、35、36和37的第一输入端分别连接至q的第0、1、2、3、4、5、6和7位，异或门30、32、34和36的第二输入端都连接至all_0信号；异或门31、33、35和37的第二输入端都连接至all_f信号，异或门30、31、32、33、34、35、36和37的输出端分别为输出数据dout的第0、1、2、3、4、5、6和7位。
[0034]本发明的优点如下:
[0035]该增加动态随机存储器可靠性的方法和电路能够避免在存储阵列中出现最坏情况的数据拓扑，既可以提升动态随机存储器的可靠性，又可以减少额外的设计时间和成本。
【专利附图】
【附图说明】
[0036]图1开放位线结构和折叠位线结构示意图；
[0037]图2ECC电路不意图和本技术电路不意图；
[0038]图3本技术的数据编码示意图；
[0039]图4本技术的数据解码示意图；
[0040]图5 —个数据拓扑实例；
[0041 ]图6编码电路DEC电路图；
[0042]图7 —个编码单元电路图；
[0043]图8解码电路ENDEC电路图；
[0044]图9 一个解码单元电路图；
[0045]图10为本技术电路示意图。
【具体实施方式】
[0046]DRAM每次激活时，一个字线(WL:Word Line)上的所有存储单元都会连接至对应的位线，随后第一级灵敏放大器开始工作对存储单元中保存的信息进行放大。保存‘I’的存储单元所连接的位线将被灵敏放大器拉高至高电平；保存‘0’的存储单元所连接的位线将被灵敏放大器拉低至低电平。
[0047]由于阵列中存储单元的数据拓扑的不同，在激活时相邻近的位线和灵敏放大器会互相影响。对于采用开放位线结构的存储阵列，其最坏情况的数据拓扑一般是大部分数据都为O或者1，个别数据与之相反。比如在一个字线上的24位数据具有“0000，0000, 0000, 1000, 0000, 0000”的数据拓扑时，其中大部分数据都为“O”而只有一位数据为“ I ”，这种数据拓扑将导致中间的“ I ”会被大大的削弱，从而导致可靠性问题。
[0048]为了避免在存储阵列中出现最坏情况的数据拓扑，本技术通过比较输入数据中‘0’和‘I’的分布和数量，对某些特定拓扑的输入数据按照一定的规则进行改变以保证存储阵列中存在相近数量的‘0’和‘1’，并使用额外的数据位作为标志位以表示该输入数据被改变过。在输出数据时则根据标志位，按照相反的规则复原数据。
[0049]比如典型的DRAM数据位宽为8位，制定这样的规则:
[0050]当输入数据为“0000，0000”时，将其改变为“0101，0101”，标志位为‘I’ ；当输入数据为“1111，1111”时，将其改变为“1010，1010”，标志位为‘I’ ；其余情况数据保持不变且标志位为‘0’。按照此规则之前出现的数据拓扑“0000，0000, 0000, 1000, 0000, 0000”变为“0101，0101，0000，1000，0101，0101”，可以看出改变后的数据拓扑的非对称噪声将会明显减少。
[0051]本技术中为每个输入数据配置的标志位需要额外的存储单元阵列进行存储。实际上为了保证大容量时DRAM的良率，ECC (Error Correcting Code，错误检查和纠正)是DRAM中常用的解决办法之一。ECC使用额外的监督位检测和纠正出错的数据，需要一个额外的冗余阵列来保存监督位，如图2和图10所示。一个简单的方案就是占用ECC的冗余阵列来保存这些标志位。这个方案的优点是利用了已有的ECC冗余阵列，不需要额外增加存储器的容量。比如ECC最常用的汉明码算法，每8位需要4位监督位。我们可以使用4位监督位中的I位作为标志位使用。当然也可以专门为标志位配置一个存储阵列。
[0052]从硬件结构上来分析，本技术在现有的DRAM存储器基础上，增加了对输入数据进行编码和对输出数据进行解码的电路，以保证在消除存储阵列中可能出现的一些最坏的数据拓扑的同时，又不影响正常的数据存取。
[0053]一般的典型的DRAM数据位宽为8位，根据预取数η的不同(η = 2Χ, χ = 0，1，2，…)，DRAM存储阵列每次存取的数据位宽为Sn位。为了便于扩展，本技术的编码和解码操作都是以8位为基础。需要指出的是这里位宽的选择并不是固定的，可以根据不同DRAM预取数的不同或者阵列本身可靠性的需求选择不同的位宽。
[0054]如图3所示，存储阵列包括一般阵列A和标志位阵列B两部分；输入数据DIN经过编码电路DEC后产生新的数据DO和标志位H);数据DO写入阵列A中形成数据拓扑D，标志位H)写入阵列B中形成数据拓扑F ;根据给定的存储地址，DO和H)会被存入阵列中相应的位置。DRAM激活时，一个字线WL上的存储单元对应不同的行地址，而每次读写操作只会对其中一组η个地址进行操作(η为预取数)。本技术保证每次写入阵列的数据都不会出现最坏情况，从而保证每个字线WL上都不会出现最坏的数据拓扑。
[0055]如图4所示，存储阵列包括一般阵列A和标志位阵列B两部分；从存储阵列A和B分别得到的数据QO及其标志位EO输入解码电路ENDEC ;解码电路ENDEC根据EO的对QO进行操作产生最终的输出数据DOUT。
[0056]如图5所示，现有技术DRAM中出现的一种最坏情况的数据拓扑是“…，0000，0
000.0000，1000，0000，0000，…”。其中d0对应的数据为“0000，0000”，dl对应的数据为“0000，1000”，d2对应的数据为“0000，0000”，d0、dl和d2属于同一次写入操作；f0, fl和f2都为‘0’，分别是d0、dl和d2在标志位阵列对应的标志位。
[0057]采用本技术，当输入数据为“0000，0000”时，将其改变为“0101，0101”，标志位为‘I’ ;当输入数据为“1111，1111”时，将其改变为“1010，1010”，标志位为‘I’ ；其余情况数据保持不变且标志位为‘O，。则数据拓扑变为“…，0101，0101，0000，1000，0101，0101，...，，，
可以看出改变后数据拓扑的非对称噪声将会明显减少。其中d0’、dl’和d2’是编码后的数据，f0’，H，和f2^是do’、dl’和d2，的标志位，它们都由do、dl和d2经过编码电路DEC产生。
[0058]如图6所示，对于预取数为η的DRAM，其阵列的输入数据DIN为8η位。经过编码电路后产生的标志位FO为η位,编码后的数据DO为8η位。整个编码电路由η个编码单元构成。其中第m个编码单元(m为自然数，且m Sn)输入数据为DIN的第8m_l至第8m_8位，即DIN〈8m-l:8m-8>，输出标志为FO的第m位，即F0〈m>，输出数据为DO的第8m-1至第8m-8 位，即 D0〈8m-l:8m-8>。
[0059]如图7所示，输入数据din〈3:0>连接至四输入与非门I的输入端和四输入或非门5的输入端，输入数据din〈7:4>连接至四输入与非门2的输入端和四输入或非门6的输入端。或非门3的输入端连接至与非门I和2的输出端。反相器4的输入端连接至或非门3的输出端。反相器4的输出端为信号all_f,为‘I’时表不din的8位全为‘I’。与非门7的输入端连接至或非门5和6的输出端。反相器8的输入端连接至与非门7的输出端。反相器8的输出端为信号all_0,为‘I，时表不din的8位全为‘0’。与非门9的输入端连接至与非门7的输出端和all_f信号。与非门9的输出端为输出标志位f,为‘I’时表不对数据进行了编码。异或门10、11、12、13、14、15、16和17的第一输入端分别连接至din的第O、
1、2、3、4、5、6和7位。异或门10、12、14和16的第二输入端都连接至all_0信号。异或门
11、13、15和17的第二输入端都连接至all_f信号。异或门10、11、12、13、14、15、16和17的输出端分别为输出数据d的第0、1、2、3、4、5、6和7位。当输入数据din = “0000，0000”时，信号all_0 = 1，信号all_f = 0，输出标志f = 1，输出数据d = “0101，0101” ；当输入数据din = “0000，1000”时，信号all_0 = O,信号all_f = O,输出标志f = 0，输出数据d = “0000，1000”，保持不变。如图8所示，对于预取数为η的DRAM，每次操作从其阵列获得的数据QO为Sn位，同时获得与之对应的标志位EO为η位。经过解码电路后产生的数据DOUT为Sn位。整个解码电路由η个解码单元构成。其中第m个解码单元(m为自然数，且m ^ η)输入数据为QO的第8m_l至第8m_8位，即Q0〈8m_l: 8m_8>,输入标志为EO的第m位，即E0〈m>，输出数据为DOUT的第8m-l至第8m_8位，即D0UT〈8m_l: 8m_8>。
[0060]如图9所示，输入数据q〈0>连接至反相器20的输入端和与非门23的第一输入端，输入标志e连接至与非门21的第一输入端和与非门23的第二输入端。与非门21的第二输入端连接至反相器20的输出端。反相器22的输入端连接至与非门21的输出端。反相器22的输出端为信号all_f，为‘I’表示当前数据经过编码且原始数据全为‘I’。反相器24的输入端连接至与非门23的输出端。反相器24的输出端为信号all_0,为‘I’表不当前数据经过编码且原始数据全为‘O’。异或门30、31、32、33、34、35、36和37的第一输入端分别连接至q的第0、1、2、3、4、5、6和7位。异或门30、32、34和36的第二输入端都连接至all_0信号。异或门31、33、35和37的第二输入端都连接至all_f信号。异或门30、31、32、33、34、35、36和37的输出端分别为输出数据dout的第O、1、2、3、4、5、6和7位。当输入数据q =“0101，0101”且标志位e = I时，信号all_0 = 1，信号all_f = 0，输出数据dout =“0000,0000” ；当输入数据 q = “0000，1000” 且标志位 e = O 时，信号 all_0 = O,信号all_f = 0，输出数据d = “0000，1000”，保持不变。
【权利要求】
1.一种增加动态随机存储器可靠性的方法，其特征在于，包括以下步骤: I】数据写入动态随机存储器前，对字线上的数据拓扑进行判断，若字线上单次存储的数据位宽中所有数据均相同，则对该数据位宽内的数据按照规则进行调整，调整后写入动态随机存储器，若字线上单次存储的数据位宽中存在任意一位不同，则不进行调整，直接写入动态随机存储器；所述规则是将相同的数据调整为不同的数据，并增加标志位，标识该数据经被修订； 2】数据从动态随机存储器读出时，根据标志位判断是否需要经反规则进行数据拓扑还原，若需要，则进行还原，若不需要，则直接输出。
2.根据权利要求1所述的增加动态随机存储器可靠性的方法，其特征在于:所述步骤I中，写入动态随机存储器的数据为n，n = 2X，X = O, I, 2，…，单次存储的数据位宽为Sn位。
3.根据权利要求1所述的增加动态随机存储器可靠性的方法，其特征在于:所述步骤I中，按照规则进行调整的原理是: 动态随机存储器的存储阵列包括阵列A和标志位阵列B ;数据位宽中所有数据均相同的数据写入前先经过编码产生新的数据DO和标志位H);数据DO写入阵列A中形成数据拓扑D，标志位H)写入阵列B中形成数据拓扑F ;根据给定的存储地址，DO和H)存入阵列中相应的位置。
4.根据权利要求3所述的增加动态随机存储器可靠性的方法，其特征在于:所述步骤2中，按照反规则进行还原具体是: 动态随机存储器的存储阵列包括阵列A和标志位阵列B ;从存储阵列A和B分别得到的数据QO及其标志位EO根据反规则进行解码；解码根据EO的对QO进行操作产生最终的输出数据DOUT。
5.根据权利要求3或4所述的增加动态随机存储器可靠性的方法，其特征在于:所述步骤1，按照规则进行调整具体是: 动态随机存储器的预取数为n，其阵列的输入数据DIN为Sn位，经过规则编码后产生的标志位H)为η位，编码后的数据DO为Sn位，编码中包括η个编码单元，其中第m个编码单元(m为自然数，且m彡η)输入数据为DIN的第8m_l至第8m_8位，即DIN〈8m_l: 8m_8>，输出标志为H)的第m位，即输出数据为DO的第8m_l至第8m_8位，即D0〈8m_l: 8m_8>。
6.根据权利要求5所述的增加动态随机存储器可靠性的方法，其特征在于:所述步骤2，按照反规则进行调整具体是: 对于预取数为η的DRAM，每次操作从其阵列获得的数据QO为Sn位，同时获得与之对应的标志位EO为η位。经过解码电路后产生的数据DOUT为Sn位，编码中包括η个编码单元，其中第m个解码单元(m为自然数，且m彡η)输入数据为QO的第8m_l至第8m_8位，即Q0〈8m-l:8m-8>，输入标志为EO的第m位，即E0〈m>，输出数据为DOUT的第8m_l至第8m_8位，即 D0UT〈8m-l:8m-8>。
7.一种增加动态随机存储器可靠性的电路，包括动态随机存储器，其特征在于:所述动态随机存储器的数据写入端与编码电路连接，动态随机存储器的数据输出端与解码电路连接；所述编码电路用于对单次存储的数据位宽中所有数据均相同的数据拓扑进行调整，调整为至少一位数据不同，并生成用于标识该数据拓扑经过调整的标识位；所述解码电路用于对经编码电路调整的数据拓扑进行数据还原。
8.根据权利要求7所述的增加动态随机存储器可靠性的电路，其特征在于:所述编码电路是，输入数据为M位，即DIN〈M-1: 0>，将DIN信号按位进行与操作得到信号all_f，当DIN所有位都为‘I’时，信号all_f为‘I’否则为‘0’ ；将DIN信号按位进行或操作后再取反得到信号all_0，当DIN所有位都为‘0’时，信号all_0为‘I’否则为‘0’ ；然后将all_f信号和all_0信号进行或操作得到输出标志位f，当f为‘I’时，表示该输出数据需要进行编码，否则不需要；编码时，当all_f为‘I’时，DIN的偶数位翻转，否则不变；当all_0为‘I’时，DIN的奇数位翻转，否则不变；从而得到新的经过编码后的数据。
9.根据权利要求7所述的增加动态随机存储器可靠性的电路，其特征在于:所述解码电路是，从存储阵列中读出的数据Q及其标志位e，当标志位e为‘I’时，表示读出数据Q是经编码而来需要进行解码；解码时，将标志位e和数据Q的任意一位数据进行与操作得到信号all_f ;将标志位e和数据Q的任意一位数据的反信号进行与操作得到信号all_0 ;当all_f为‘I’时，Q的偶数位翻转，否则不变；当all_0为‘I’时，Q的奇数位翻转，否则不变。从而得到解码后的数据。
10.根据权利要求7所述的增加动态随机存储器可靠性的电路，其特征在于: 所述编码电路具体是:输入数据din〈3:0>连接至四输入与非门I的输入端和四输入或非门5的输入端，输入数据din〈7:4>连接至四输入与非门2的输入端和四输入或非门6的输入端；或非门3的输入端连接至与非门I和2的输出端；反相器4的输入端连接至或非门3的输出端；反相器4的输出端为信号all_f ;与非门7的输入端连接至或非门5和6的输出端，反相器8的输入端连接至与非门7的输出端；反相器8的输出端为信号all_0 ;与非门9的输入端连接至与非门7的输出端和all_f信号，与非门9的输出端为输出标志位f ；异或门10、11、12、13、14、15、16和17的第一输入端分别连接至din的第O、1、2、3、4、5、6和7位，异或门10、12、14和16的第二输入端都连接至all_0信号，异或门11、13、15和17的第二输入端都连接至all_f信号，异或门10、11、12、13、14、15、16和17的输出端分别为输出数据d的第0、1、2、3、4、5、6和7位； 所述解码电路具体是:输入数据q〈0>连接至反相器20的输入端和与非门23的第一输入端，输入标志e连接至与非门21的第一输入端和与非门23的第二输入端；与非门21的第二输入端连接至反相器20的输出端，反相器22的输入端连接至与非门21的输出端，反相器22的输出端为信号all_f，反相器24的输入端连接至与非门23的输出端，反相器24的输出端为信号all_0 ;异或门30、31、32、33、34、35、36和37的第一输入端分别连接至q的第0、1、2、3、4、5、6和7位，异或门30、32、34和36的第二输入端都连接至all_0信号?’异或门31、33、35和37的第二输入端都连接至all_f信号，异或门30、31、32、33、34、35、36和37的输出端分别为输出数据dout的第0、1、2、3、4、5、6和7位。
【文档编号】G11C11/4063GK104282330SQ201410514788
【公开日】2015年1月14日 申请日期:2014年9月29日 优先权日:2014年9月29日
【发明者】亚历山大 申请人:山东华芯半导体有限公司