数据取样电路模块、数据取样方法及存储器储存装置与流程

本发明是有关于一种数据取样电路模块，且特别是有关于一种数据取样电路模块、数据取样方法及存储器储存装置。

背景技术：

一般而言，为了节省信号传输的功率消耗，某些数据会被以差动信号的方式来进行传输。在接收端装置接收到一组差动信号之后，此差动信号会被恢复成一个输入数据串流。此输入数据串流由一连串的脉冲组成，并且这些脉冲的波形会与所欲传输的比特数据有关。例如，某一种波形是表示传输比特数据“1”，而另一种波形是表示传输比特数据”0”。

传统上，为了识别出上述输入数据串流中各个脉冲的波形，接收端装置会通过一个时脉频率非常高的时脉信号来对此数据串流进行大量地取样，并且通过分析取样得到的信号是落于数据串流中的逻辑高或逻辑低，来重建出数据串流中的脉冲波形。然而，这种取样方式需要使用频率非常高的时脉信号，对于系统的功率消耗较大，且使用上效率也不佳。

技术实现要素：

本发明提供一种数据取样电路模块、数据取样方法及存储器储存装置，可有效提升对接收到的差动信号进行处理的效率。

本发明的一范例实施例提供一种数据取样电路模块，其包括感测电路与取样电路。所述感测电路用以接收差动信号并且根据所述差动信号产生感测电压对，其中所述感测电压对包括第一感测电压与第二感测电压，所述第一感测电压的第一电压值与所述差动信号中的第一差动信号有关，并且所述第二感测电压的第二电压值与所述差动信号中的第二差动信号有关。所述取样电路电性连接至所述感测电路，其中所述取样电路用以接收所述感测电压对并且根据所述差动信号的时脉与所述感测电压对的电压相对关系来输出取样数据串流。

在本发明的一范例实施例中，所述感测电路包括感测放大电路与电压电流转换电路。所述感测放大电路用以接收所述差动信号并且对所述差动信号执行感测放大以输出矫正脉冲信号。所述电压电流转换电路电性连接至所述感测放大电路，其中所述电压电流转换电路用以接收所述矫正脉冲信号并且根据所述矫正脉冲信号来执行充/放电操作以产生所述感测电压对。

在本发明的一范例实施例中，所述电压电流转换电路包括第一充/放电电路与第二充/放电电路。所述第一充/放电电路用以接收所述矫正脉冲信号中的第一矫正脉冲信号并且根据所述第一矫正脉冲信号执行第一充/放电操作以产生所述第一感测电压。所述第二充/放电电路用以接收所述矫正脉冲信号中的第二矫正脉冲信号并且根据所述第二矫正脉冲信号执行第二充/放电操作以产生所述第二感测电压。

在本发明的一范例实施例中，所述第一充/放电电路包括第一电容单元、第一充电电流源及第一充电开关。其中所述第一感测电压是指所述第一电容单元的第一电势差。所述第一充电开关串接于所述第一电容单元与所述第一充电电流源之间的第一充电路径并且用以反应于所述第一矫正脉冲信号而导通或关闭所述第一充电路径。

在本发明的一范例实施例中，所述第一充/放电电路还包括第一放电电流源与第一放电开关。所述第一放电开关串接于所述第一电容单元与所述第一放电电流源之间的第一放电路径并且用以反应于所述第一矫正脉冲信号而关闭或导通所述第一放电路径。

在本发明的一范例实施例中，所述第二充/放电电路包括第二电容单元、第二充电电流源及第二充电开关。其中所述第二感测电压是指所述第二电容单元的第二电势差。所述第二充电开关串接于所述第二电容单元与所述第二充电电流源之间的第二充电路径并且用以反应于所述第二矫正脉冲信号而导通或关闭所述第二充电路径。

在本发明的一范例实施例中，所述第二充/放电电路还包括第二放电电流源与第二放电开关。所述第二放电开关串接于所述第二电容单元与所述第二放电电流源之间的第二放电路径并且用以反应于所述第二矫正脉冲信号而关闭或导通所述第二放电路径。

在本发明的一范例实施例中，所述取样电路包括比较电路。所述比较电路用以接收所述感测电压对并且根据所述差动信号的所述时脉来比较所述第一电压值与所述第二电压值以获得所述电压相对关系，其中若所述电压相对关系为所述第一电压值大于所述第二电压值，所述比较电路输出第一取样数据，其中若所述电压相对关系为所述第一电压值小于所述第二电压值，所述比较电路输出第二取样数据。

在本发明的一范例实施例中，所述感测电路还包括重置电路。所述重置电路电性连接至所述感测放大电路与所述电压电流转换电路并且用以根据所述差动信号的所述时脉来重置所述感测电压对。

在本发明的一范例实施例中，所述差动信号是利用脉冲宽度调制(Pulse Width Modulation，简称：PWM)技术所产生的脉冲宽度调制信号。

在本发明的一范例实施例中，所述数据取样电路模块被配置于存储器储存装置中，其中当所述存储器储存装置或所述存储器储存装置的存储器控制电路单元处于非正常工作模式时，所述数据取样电路模块被启动，其中当所述存储器储存装置或所述存储器控制电路单元处于正常工作模式时，所述数据取样电路模块不被启动。

本发明的另一范例实施例提供一种数据取样方法，其包括：接收差动信号并且根据所述差动信号产生感测电压对，其中所述感测电压对包括第一感测电压与第二感测电压，所述第一感测电压的第一电压值与所述差动信号中的第一差动信号有关，并且所述第二感测电压的第二电压值与所述差动信号中的第二差动信号有关；以及接收所述感测电压对并且根据所述差动信号的时脉与所述感测电压对的电压相对关系来输出取样数据串流。

在本发明的一范例实施例中，所述接收所述差动信号并且根据所述差动信号产生所述感测电压对的步骤包括：接收所述差动信号并且对所述差动信号执行感测放大以输出矫正脉冲信号；以及接收所述矫正脉冲信号并且根据所述矫正脉冲信号来执行充/放电操作以产生所述感测电压对。

在本发明的一范例实施例中，所述接收所述矫正脉冲信号并且根据所述矫正脉冲信号来执行所述充/放电操作的步骤包括：接收所述矫正脉冲信号中的第一矫正脉冲信号并且根据所述第一矫正脉冲信号执行第一充/放电操作以产生所述第一感测电压；以及接收所述矫正脉冲信号中的第二矫正脉冲信号并且根据所述第二矫正脉冲信号执行第二充/放电操作以产生所述第二感测电压。

在本发明的一范例实施例中，所述第一感测电压是指第一电容单元的第一电势差，而根据所述第一矫正脉冲信号执行所述第一充/放电操作的步骤包括：反应于所述第一矫正脉冲信号而导通或关闭所述第一电容单元与第一充电电流源之间的第一充电路径。

在本发明的一范例实施例中，所述根据所述第一矫正脉冲信号执行所述第一充/放电操作的步骤还包括：反应于所述第一矫正脉冲信号而关闭或导通所述第一电容单元与第一放电电流源之间的第一放电路径。

在本发明的一范例实施例中，所述第二感测电压是指第二电容单元的第二电势差，而根据所述第二矫正脉冲信号执行所述第二充/放电操作的步骤包括：反应于所述第二矫正脉冲信号而导通或关闭所述第二电容单元与第二充电电流源之间的第二充电路径。

在本发明的一范例实施例中，所述根据所述第二矫正脉冲信号执行所述第二充/放电操作的步骤还包括：反应于所述第二矫正脉冲信号而关闭或导通所述第二电容单元与第二放电电流源之间的第二放电路径。

在本发明的一范例实施例中，所述根据所述差动信号的所述时脉与所述感测电压对的所述电压相对关系来输出所述取样数据串流的步骤包括：接收所述感测电压对并且根据所述差动信号的所述时脉来比较所述第一电压值与所述第二电压值以获得所述电压相对关系；若所述电压相对关系为所述第一电压值大于所述第二电压值，输出第一取样数据；以及若所述电压相对关系为所述第一电压值小于所述第二电压值，输出第二取样数据。

在本发明的一范例实施例中，所述根据所述差动信号产生所述感测电压对的步骤还包括：根据所述差动信号的所述时脉来重置所述感测电压对。

在本发明的一范例实施例中，所述数据取样方法用于一存储器储存装置，其中当所述存储器储存装置或所述存储器储存装置的存储器控制电路单元处于非正常工作模式时，执行所述数据取样方法，其中当所述存储器储存装置或所述存储器控制电路单元处于正常工作模式时，不执行所述数据取样方法。

本发明的另一范例实施例提供一种存储器储存装置，其包括连接接口单元、可复写式非挥发性存储器模块及存储器控制电路单元。所述连接接口单元用以电性连接至主机系统。所述可复写式非挥发性存储器模块包括多个实体擦除单元。所述存储器控制电路单元电性连接至所述连接接口单元与所述可复写式非挥发性存储器模块，其中所述连接接口单元包括数据取样电路模块，并且所述数据取样电路模块包括感测电路与取样电路。所述感测电路用以接收差动信号并且根据所述差动信号产生感测电压对，其中所述感测电压对包括第一感测电压与第二感测电压，所述第一感测电压的第一电压值与所述差动信号中的第一差动信号有关，并且所述第二感测电压的第二电压值与所述差动信号中的第二差动信号有关。所述取样电路电性连接至所述感测电路，其中所述取样电路用以接收所述感测电压对并且根据所述差动信号的时脉与所述感测电压对的电压相对关系来输出取样数据串流。

基于上述，在接收到差动信号之后，本发明可根据此差动信号来产生相关的感测电压对并且根据此差动信号的时脉以及感测电压对的电压相对关系来输出取样数据串流。因此，可有效提升对接收到的差动信号进行处理的效率。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1是根据本发明的一范例实施例所示出的数据取样电路模块的示意图；

图2是根据本发明的一范例实施例所示出的数据取样电路模块的示意图；

图3是根据本发明的一范例实施例所示出的充/放电电路的示意图；

图4是根据本发明的一范例实施例所示出的信号波形的示意图；

图5是根据本发明的另一范例实施例所示出的充/放电电路的示意图；

图6是根据本发明的一范例实施例所示出的数据取样方法的流程图；

图7是根据本发明的一范例实施例所示出的主机系统与存储器储存装置的示意图；

图8是根据本发明的一范例实施例所示出的电脑系统与输入/输出装置的示意图；

图9是根据本发明的一范例实施例所示出的主机系统与存储器储存装置的示意图；

图10是示出图7所示的存储器储存装置的概要方块图；

图11是根据本发明的一范例实施例所示出的存储器控制电路单元的概要方块图。

附图标记说明：

10、20：数据取样电路模块；

11、21：感测电路；

12、22：取样电路；

211：感测放大电路；

212：电压电流转换电路；

213：重置电路；

2121、2122、3121、3122、5121、5122：充/放电电路；

221：比较电路；

331、332：电容单元；

341、343：充电电流源；

342、344：放电电流源；

351、353：充电开关；

352、354：放电开关；

CLK：时脉；

RS：重置信号；

RXDP、RXDN：差动信号；

SDS：取样数据串流；

SV1、SV2：感测电压；

T1～T5：时间点；

Vreset：预设值；

S601、S602：步骤；

100：存储器储存装置；

1000：主机系统；

1100：电脑；

1102：微处理器；

1104：随机存取存储器；

1106：输入/输出装置；

1108：系统总线；

1110：数据传输接口；

1202：鼠标；

1204：键盘；

1206：显示器；

1208：打印机；

1212：USB闪存盘；

1214：存储卡；

1216：固态硬盘；

1310：数码相机；

1312：SD卡；

1314：MMC卡；

1316：存储棒；

1318：CF卡；

1320：嵌入式储存装置；

1002：连接接口单元；

1004：存储器控制电路单元；

1006：可复写式非挥发性存储器模块；

304(0)～304(R)：实体擦除单元；

202：存储器管理电路；

204：主机接口；

206：存储器接口；

252：缓冲存储器；

254：电源管理电路；

256：错误检查与校正电路。

具体实施方式

以下提出多个实施例来说明本发明，然而本发明不仅限于所例示的多个实施例。又实施例之间也允许有适当的结合。在本案说明书全文(包括申请专利范围)中所使用的「电性连接」一词可指任何直接或间接的连接手段。举例而言，若文中描述第一装置电性连接于第二装置，则应该被解释成该第一装置可以直接连接于该第二装置，或者该第一装置可以通过其他装置或某种连接手段而间接地连接至该第二装置。此外，「信号」一词可指至少一电流、电压、电荷、温度、数据、或任何其他一或多个信号。

图1是根据本发明的一范例实施例所示出的数据取样电路模块的示意图。

请参照图1，数据取样电路模块10包括感测电路11与取样电路12。

感测电路11用以接收差动信号RXDP与RXDN并且根据差动信号RXDP与RXDN产生一组感测电压对(sensing voltage pairs)。在本范例实施例中，差动信号RXDP可称为第一差动信号，差动信号RXDN可称为第二差动信号，并且差动信号RXDP与RXDN可合称为一组差动信号对。在另一范例实施例中，差动信号RXDN也称为第一差动信号，并且差动信号RXDP也称为第二差动信号。差动信号RXDP与RXDN分别是利用脉冲宽度调制(Pulse Width Modulation，简称：PWM)技术所产生的脉冲宽度调制信号。一般来说，差动信号RXDP与RXDN的振幅相同，并且差动信号RXDP与RXDN的相位相反。

感测电压对包括感测电压SV1(也称为第一感测电压)与感测电压SV2(也称为第二感测电压)。感测电压SV1的电压值(也称为第一电压值)与差动信号RXDP与RXDN的其中之一(例如，差动信号RXDP)有关。感测电压SV2的电压值(也称为第二电压值)与与差动信号RXDP与RXDN的其中的另一(例如，差动信号RXDN)有关。例如，感测电压SV1的电压值是与差动信号RXDP的波形有关，并且感测电压SV2的电压值是与差动信号RXDN的波形有关。

在本范例实施例中，感测电压SV1的电压值例如是与差动信号RXDP的逻辑高(logical high)的时间长度呈正相关，并且感测电压SV2的电压值例如是与差动信号RXDN的逻辑高的时间长度呈正相关。或者，由于差动信号RXDP与RXDN的相位相反，故感测电压SV1的电压值例如是与差动信号RXDP的逻辑高的时间长度呈正相关，并且感测电压SV2的电压值例如是与差动信号RXDP的逻辑低(logical low)的时间长度呈正相关。

取样电路12电性连接至感测电路11。取样电路12用以接收感测电压对并且根据差动信号RXDP与RXDN的时脉以及感测电压对的电压相对关系来输出取样数据串流SDS。在本范例实施例中，感测电压对的电压相对关系是指感测电压SV1的电压值是大于或小于感测电压SV2的电压值。在另一范例实施例中，感测电压对的电压相对关系也可以是指感测电压SV1的电压值是否大于一门槛值，及/或感测电压SV2的电压值是否小于此门槛值或另一门槛值。此外，在又一范例实施例中，感测电压对的电压相对关系也可以是任意有用的数值关系，本发明不加以限制。

具体而言，取样电路12会根据差动信号RXDP与RXDN的时脉CLK(或，时脉频率)来在特定的时间点对感测电压SV1的电压值与感测电压SV2的电压值进行取样。一般来说，差动信号RXDP与RXDN中传递的比特数据是以一个时脉周期作为单位，例如，属于同一个时脉周期的脉冲是用以传递一个比特数据。因此，在本范例实施例中，此特定的时间点是时脉CLK中每一个时脉周期的边缘。若取样电路12判断感测电压对的电压相对关系是属于第一类关系，则取样电路12会输出第一种类型的取样数据(也称为第一取样数据)；若取样电路12判断感测电压对的电压相对关系是属于第二类关系，则取样电路12会输出第二种类型的取样数据(也称为第二取样数据)。在本范例实施例中，第一种类型的取样数据是指比特“1”，并且第二种类型的取样数据是指比特“0”。在另一范例实施例中，第一种类型的取样数据是指比特“0”，并且第二种类型的取样数据是指比特“1”。然而，在又一范例实施例中，每一种类型的取样数据也可以是指多个比特的组合(例如，“01”或“010”等等)，本发明不加以限制。根据差动信号RXDP与RXDN的时脉CLK(或，时脉频率)，取样电路12会输出具有相同或相似时脉(或，时脉频率)的取样数据串流SDS。

图2是根据本发明的一范例实施例所示出的数据取样电路模块的示意图。

请参照图2，数据取样电路模块20包括感测电路21与取样电路22。感测电路21与取样电路22分别相同或相似于感测电路11与取样电路12。感测电路21包括感测放大电路211与电压电流转换电路212。取样电路22包括比较电路221。

感测放大电路211用以接收差动信号RXDP与RXDN并且对差动信号RXDP与RXDN执行感测放大以输出矫正脉冲信号。相对于差动信号RXDP与RXDN，矫正脉冲信号的信号强度与抗噪声能力皆较强。此外，相对于差动信号RXDP与RXDN的波形，矫正脉冲信号的波形可能更接近方波(Square Wave)。在本范例实施例中，矫正脉冲信号包括独立传输的第一矫正脉冲信号与第二矫正脉冲信号。第一矫正脉冲信号是将差动信号RXDP感测放大而获得，并且第二矫正脉冲信号是将差动信号RXDN感测放大而获得。此外，在另一范例实施例中，矫正脉冲信号在被输入至电压电流转换电路212之前会先被执行相位反转，从而产生彼此相位相反的第一矫正脉冲信号与第二矫正脉冲信号。

电压电流转换电路212电性连接至感测放大电路211。电压电流转换电路212用以接收矫正脉冲信号并且根据矫正脉冲信号来执行充/放电操作以产生感测电压对。

具体而言，电压电流转换电路212包括充/放电电路2121与充/放电电路2122。充/放电电路2121用以接收第一矫正脉冲信号并且根据第一矫正脉冲信号执行一充/放电操作(也称为第一充/放电操作)以产生感测电压SV1。充/放电电路2122用以接收第二矫正脉冲信号并且根据第二矫正脉冲信号执行另一充/放电操作(也称为第二充/放电操作)以产生感测电压SV2。

比较电路221电性连接至充/放电电路2121与充/放电电路2122。比较电路221用以接收感测电压对(即，感测电压SV1与SV2)并且根据差动信号RXDP与RXDN的时脉CLK在上述特定时间点来对感测电压SV1的电压值与感测电压SV2的电压值进行取样。然后，比较电路221会比较所取样的感测电压SV1的电压值与所取样的感测电压SV2的电压值以获得感测电压对的电压相对关系。若此电压相对关系为感测电压SV1的电压值大于感测电压SV2的电压值，比较电路221会决定并输出第一取样数据。若此电压相对关系为感测电压SV1的电压值小于感测电压SV2的电压值，则比较电路221会决定并输出第二取样数据。比较电路221可包括一或多个D型正反器(D-type flip-flop)并且可根据差动信号RXDP与RXDN的时脉CLK以及所决定的取样数据来输出取样数据串流SDS。

在本范例实施例中，感测电路21还包括重置电路213。重置电路213电性连接至感测放大电路211与电压电流转换电路212。重置电路213用以根据差动信号RXDP与RXDN的时脉来重置感测电压对。例如，在每一次比较电路221获得感测电压SV1的电压值与感测电压SV2的电压值之后，重置电路213会发送一个重置信号RS至充/放电电路2121与充/放电电路2122；充/放电电路2121与充/放电电路2122会分别根据此重置信号RS来将感测电压SV1的电压值与SV2的电压值调整至一个预设值。尔后，充/放电电路2121与充/放电电路2122会从此预设值开始分别执行上述第一充/放电操作与上述第二充/放电操作以接续调整感测电压SV1与SV2的电压值。然而，在另一范例实施例中，感测电路21也可以不包含重置电路213，本发明不加以限制。

图3是根据本发明的一范例实施例所示出的充/放电电路的示意图。

请参照图3，充/放电电路3121与充/放电电路3122分别相同或相似于充/放电电路2121与充/放电电路2122。

充/放电电路3121包括电容单元331、充电电流源341、充电开关351、放电电流源342及放电开关352。

电容单元331包括一或多个电容等可用以储存电荷的电子元件。电容单元331的第一端电性连接至取样电路22，并且电容单元331的第二端接地。上述感测电压SV1即是指电容单元331的两个端点之间的电势差。充电电流源341用以提供一个充电电流至电容单元331的第一端。充电开关351串接于电容单元331的第一端与充电电流源341之间的充电路径(也称为第一充电路径)上并且用以反应于第一矫正脉冲信号而导通或关闭第一充电路径。放电电流源342用以提供一个放电电流至接地端。放电开关352串接于电容单元331的第一端与放电电流源342之间的放电路径(也称为第一放电路径)上并且用以反应于第一矫正脉冲信号而关闭或导通第一放电路径。在本范例实施例中，若第一矫正脉冲信号的电压处于逻辑高，则充电开关351会导通第一充电路径，放电开关352会切断第一放电路径，并且充电电流源341会对电容单元331进行充电(如图3所示)；若第一矫正脉冲信号的电压处于逻辑低，则充电开关351会切断第一充电路径，放电开关352会导通第一放电路径，并且放电电流源342会对电容单元331进行放电。

充/放电电路3122包括电容单元332、充电电流源343、充电开关353、放电电流源344及放电开关354。

电容单元332包括一或多个电容等可用以储存电荷的电子元件。电容单元332的第一端电性连接至取样电路22，并且电容单元332的第二端接地。上述感测电压SV2即是指电容单元332的两个端点之间的电势差。充电电流源343用以提供一个充电电流至电容单元332的第一端。充电开关353串接于电容单元332的第一端与充电电流源343之间的充电路径(也称为第二充电路径)上并且用以反应于第二矫正脉冲信号而导通或关闭第二充电路径。放电电流源344用以提供一个放电电流至接地端。放电开关354串接于电容单元332的第一端与放电电流源344之间的放电路径(也称为第二放电路径)上并且用以反应于第二矫正脉冲信号而关闭或导通第二放电路径。在本范例实施例中，若第二矫正脉冲信号的电压处于逻辑高，则充电开关353会导通第二充电路径，放电开关354会切断第二放电路径，并且充电电流源343会对电容单元332进行充电；若第二矫正脉冲信号的电压处于逻辑低，则充电开关353会切断第二充电路径，放电开关354会导通第二放电路径，并且放电电流源344会对电容单元332进行放电(如图3所示)。

换言之，第一矫正脉冲信号与第二矫正脉冲信号的相位相反，故当第一充电路径与第二放电路径被导通时，第一放电路径与第二充电路径会被切断(如图3所示)；当第一放电路径与第二充电路径被导通时，第一充电路径与第二放电路径会被切断。

图4是根据本发明的一范例实施例所示出的信号波形的示意图。

请参照图4，在此，差动信号RXDP与RXDN分别以实线与虚线表示。差动信号RXDP与RXDN是一起使用且假设其用以依序传输比特数据“1”、“0”、“1”、“0”、“0”、“1”及“1”。

在时间点T1，反应于第一矫正脉冲信号(或，差动信号RXDP)处于逻辑低，第一充电路径会被切断，第一放电路径会被导通并且放电电流源342会通过第一放电路径对电容单元331进行放电；同时，反应于第二矫正脉冲信号(或，差动信号RXDN)处于逻辑高，第二充电路径会被导通、第二放电路径会被切断并且充电电流源343开始通过第二充电路径对电容单元332进行充电。

在时间点T2，反应于第一矫正脉冲信号(或，差动信号RXDP)处于逻辑高，第一充电路径被导通、第一放电路径被关闭并且充电电流源341开始通过第一充电路径对电容单元331进行充电；同时，反应于第二矫正脉冲信号(或，差动信号RXDN)处于逻辑低，第二充电路径被关闭、第二放电路径被导通并且放电电流源344开始通过第二放电路径对电容单元332进行放电。

在时间点T3(即，特定时间点)，根据差动信号RXDP与RXDN的时脉CLK，感测电压SV1与SV2的电压值会被取样并且被相互比较。在此，由于所取样的感测电压SV1的电压值大于所取样的感测电压SV2的电压值，故第一取样数据(即，比特“1”)会被决定并且被输出。另一方面，在对感测电压SV1与SV2的电压值进行取样之后，感测电压SV1与SV2的电压值被重置为预设值Vreset。然后，反应于第一矫正脉冲信号(或，差动信号RXDP)处于逻辑低，第一充电路径会被切断，第一放电路径会被导通并且放电电流源342会通过第一放电路径对电容单元331进行放电；同时，反应于第二矫正脉冲信号(或，差动信号RXDN)处于逻辑高，第二充电路径会被导通、第二放电路径会被切断并且充电电流源343开始通过第二充电路径对电容单元332进行充电。

在时间点T4，反应于第一矫正脉冲信号(或，差动信号RXDP)处于逻辑高，第一充电路径被导通、第一放电路径被关闭并且充电电流源341开始通过第一充电路径对电容单元331进行充电；同时，反应于第二矫正脉冲信号(或，差动信号RXDN)处于逻辑低，第二充电路径被关闭、第二放电路径被导通并且放电电流源344开始通过第二放电路径对电容单元332进行放电。

在时间点T5(即，特定时间点)，根据差动信号RXDP与RXDN的时脉CLK，感测电压SV1与SV2的电压值会被取样并且被相互比较。在此，由于所取样的感测电压SV1的电压值小于所取样的感测电压SV2的电压值，故第二取样数据(即，比特“0”)会被决定并且被输出。另一方面，在对感测电压SV1与SV2的电压值进行取样之后，感测电压SV1与SV2的电压值再次被重置为预设值Vreset。然后，反应于第一矫正脉冲信号(或，差动信号RXDP)处于逻辑低，第一充电路径会被切断，第一放电路径会被导通并且放电电流源342会通过第一放电路径对电容单元331进行放电；同时，反应于第二矫正脉冲信号(或，差动信号RXDN)处于逻辑高，第二充电路径会被导通、第二放电路径会被切断并且充电电流源343开始通过第二充电路径对电容单元332进行充电。后续用以输出比特数据“1”、“0”、“0”、“1”及“1”的操作可以参照图4以及上述操作加以类推，在此便不重复赘述。

需注意的是，图2与图3所示的电路仅为本发明的一个范例实施例，在另一范例实施例中，任何有用的电子元件都可以被额外加入至图2与图3所示的电路中，或者，部分的电子元件也可以被从图2或图3所示的电路中移除，本发明不加以限制。

图5是根据本发明的另一范例实施例所示出的充/放电电路的示意图。

请参照图5，本范例实施例与图3的范例实施例的差别在于，在本范例实施例的充/放电电路中，上述第一放电路径与第二放电路径皆不存在。换言之，在本范例实施例中，充/放电电路5121包括电容单元331、充电电流源341及充电开关351，并且充/放电电路5122包括电容单元332、充电电流源343及充电开关353。电容单元331、充电电流源341、充电开关351、电容单元332、充电电流源343及充电开关353皆已于图3的范例实施例中作过说明，故在此便不赘述。图2的充/放电电路2121与2122可以选择采用图3或图5的范例实施例的实施方式来实施，本发明不加以限制。此外，任何有用的电子元件都可以被额外加入至图5所示的电路中，本发明不加以限制。

图6是根据本发明的一范例实施例所示出的数据取样方法的流程图。

请参照图6，在步骤S601中，接收差动信号并且根据所述差动信号产生感测电压对，其中所述感测电压对包括第一感测电压与第二感测电压，所述第一感测电压的第一电压值与所述差动信号中的第一差动信号有关，并且所述第二感测电压的第二电压值与所述差动信号中的第二差动信号有关。在步骤S602中，接收所述感测电压对并且根据所述差动信号的时脉与所述感测电压对的电压相对关系来输出取样数据串流。

然而，图6中各步骤已详细说明如上，在此便不再赘述。值得注意的是，图6中各步骤可以实作为多个程序码或是电路，本发明不加以限制。此外，图6的方法可以搭配以上范例实施例使用，也可以单独使用，本发明不加以限制。

在本范例实施例中，上述提出的数据取样电路模块与数据取样方法是用于存储器储存装置(也称，存储器储存系统)中，或者是用于用以控制此存储器储存装置的存储器控制电路单元中。然而，在另一范例实施例中，上述提出的数据取样电路模块与数据取样方法也可以是用于智能手机、平板电脑、笔记本电脑等各种电子装置或通信装置，本发明不加以限制。

一般来说，存储器储存装置包括可复写式非挥发性存储器模块与控制器(也称，控制电路)。通常存储器储存装置是与主机系统一起使用，以使主机系统可将数据写入至存储器储存装置或从存储器储存装置中读取数据。

图7是根据本发明的一范例实施例所示出的主机系统与存储器储存装置的示意图。图8是根据本发明的一范例实施例所示出的电脑系统与输入/输出装置的示意图。图9是根据本发明的一范例实施例所示出的主机系统与存储器储存装置的示意图。

请参照图7，主机系统1000一般包括电脑1100与输入/输出(input/output，简称：I/O)装置1106。电脑1100包括微处理器1102、随机存取存储器(random access memory，简称：RAM)1104、系统总线1108与数据传输接口1110。输入/输出装置1106包括如图8的鼠标1202、键盘1204、显示器1206与打印机1208。必须了解的是，图8所示的装置非限制输入/输出装置1106，输入/输出装置1106可还包括其他装置。

存储器储存装置100是通过数据传输接口1110与主机系统1000的其他元件电性连接。通过微处理器1102、随机存取存储器1104与输入/输出装置1106的运作可将数据写入至存储器储存装置100或从存储器储存装置100中读取数据。例如，存储器储存装置100可以是如图8所示的USB闪存盘1212、存储卡1214或固态硬盘(Solid State Drive，简称：SSD)1216等的可复写式非挥发性存储器储存装置。

一般而言，主机系统1000为可实质地与存储器储存装置100配合以储存数据的任意系统。虽然在本范例实施例中，主机系统1000是以电脑系统来作说明，然而，在本发明另一范例实施例中主机系统1000可以是数码相机、摄像机、通信装置、音频播放器或视频播放器等系统。例如，在主机系统为数码相机(摄像机)1310时，可复写式非挥发性存储器储存装置则为其所使用的SD卡1312、MMC卡1314、存储棒(memory stick)1316、CF卡1318或嵌入式储存装置1320(如图9所示)。嵌入式储存装置1320包括嵌入式多媒体卡(Embedded MMC，简称：eMMC)。值得一提的是，嵌入式多媒体卡是直接电性连接于主机系统的基板上。

图10是示出图7所示的存储器储存装置的概要方块图。

请参照图10，存储器储存装置100包括连接接口单元1002、存储器控制电路单元1004与可复写式非挥发性存储器模块1006。

在本范例实施例中，连接接口单元1002是相容于序列先进附件(Serial Advanced Technology Attachment，简称：SATA)标准。然而，必须了解的是，本发明不限于此，连接接口单元1002也可以是符合并列先进附件(Parallel Advanced Technology Attachment，简称：PATA)标准、电气和电子工程师协会(Institute of Electrical and Electronic Engineers，简称：IEEE)1394标准、高速周边零件连接接口(Peripheral Component Interconnect Express，简称：PCI Express)标准、通用序列总线(Universal Serial Bus，简称：USB)标准、超高速一代(Ultra High Speed-I，简称：UHS-I)接口标准、超高速二代(Ultra High Speed-II，简称：UHS-II)接口标准、安全数码(Secure Digital，简称：SD)接口标准、存储棒(Memory Stick，简称：MS)接口标准、多媒体储存卡(Multi Media Card，简称：MMC)接口标准、小型快闪(Compact Flash，简称：CF)接口标准、整合式驱动电子接口(Integrated Device Electronics，简称：IDE)标准或其他适合的标准。在本范例实施例中，连接接口单元可与存储器控制电路单元封装在一个芯片中，或布设于一包含存储器控制电路单元的芯片外。

在一范例实施例中，上述数据取样电路模块10或20是设置于连接接口单元1002中，从而可接收来自主机系统1000的差动信号RXDP与RXDN并且输出对应的取样数据串流SDS以供存储器控制电路单元1004使用。

存储器控制电路单元1004用以执行以硬件型式或固件型式实作的多个逻辑门或控制指令，并且根据主机系统1000的指令在可复写式非挥发性存储器模块1006中进行数据的写入、读取与擦除等运作。

可复写式非挥发性存储器模块1006是电性连接至存储器控制电路单元1004，并且用以储存主机系统1000所写入的数据。可复写式非挥发性存储器模块1006包括实体擦除单元304(0)～304(R)。实体擦除单元304(0)～304(R)可属于同一个存储器晶粒(die)或者属于不同的存储器晶粒。每一实体擦除单元分别具有复数个实体编程单元，其中属于同一个实体擦除单元的实体编程单元可被独立地写入且被同时地擦除。在本范例实施例中，每一实体擦除单元是由64个实体编程单元组成。然而，在本发明的其他范例实施例中，每一实体擦除单元是由128、256个实体编程单元或其他任意个实体编程单元所组成。

更详细来说，实体编程单元为编程的最小单元。即，实体编程单元为写入数据的最小单元。例如，实体编程单元为实体页面或是实体扇(sector)。若实体编程单元为实体页面，则每一个实体编程单元通常包括数据比特区与冗余比特区。数据比特区包含多个实体扇，用以储存用户的数据，而冗余比特区用以储存系统的数据(例如，错误更正码)。在本范例实施例中，每一个数据比特区包含32个实体扇，且一个实体扇的大小为512比特组(byte,B)。然而，在其他范例实施例中，数据比特区中也可包含8个、16个或数目更多或更少的实体扇，本发明并不限制实体扇的大小以及个数。另一方面，实体擦除单元为擦除的最小单位。也即，每一实体擦除单元含有最小数目之一并被擦除的存储单元。例如，实体擦除单元为实体区块。

在本范例实施例中，可复写式非挥发性存储器模块1006为多阶存储单元(Multi Level Cell，简称：MLC)NAND型快闪存储器模块(即，一个存储单元中可储存2个比特数据的快闪存储器模块)。然而，本发明不限于此，可复写式非挥发性存储器模块1006也可是单阶存储单元(Single Level Cell，简称：SLC)NAND型快闪存储器模块(即，一个存储单元中可储存1个比特数据的快闪存储器模块)、复数阶存储单元(Trinary Level Cell，简称：TLC)NAND型快闪存储器模块(即，一个存储单元中可储存3个比特数据的快闪存储器模块)、其他快闪存储器模块或其他具有相同特性的存储器模块。

图11是根据本发明的一范例实施例所示出的存储器控制电路单元的概要方块图。

请参照图11，存储器控制电路单元1004包括存储器管理电路202、主机接口204、存储器接口206。

存储器管理电路202用以控制存储器控制电路单元1004的整体运作。具体来说，存储器管理电路202具有多个控制指令，并且在存储器储存装置100运作时，此些控制指令会被执行以进行数据的写入、读取与擦除等运作。

在本范例实施例中，存储器管理电路202的控制指令是以固件型式来实作。例如，存储器管理电路202具有微处理器单元(未示出)与唯读存储器(未示出)，并且此些控制指令是被烧录至此唯读存储器中。当存储器储存装置100运作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与擦除等运作。

在本发明另一范例实施例中，存储器管理电路202的控制指令也可以程序码型式储存于可复写式非挥发性存储器模块1006的特定区域(例如，存储器模块中专用于存放系统数据的系统区)中。此外，存储器管理电路202具有微处理器单元(未示出)、唯读存储器(未示出)及随机存取存储器(未示出)。特别是，此唯读存储器具有驱动码，并且当存储器控制电路单元1004被致能时，微处理器单元会先执行此驱动码段来将储存于可复写式非挥发性存储器模块1006中的控制指令载入至存储器管理电路202的随机存取存储器中。之后，微处理器单元会运转此些控制指令以进行数据的写入、读取与擦除等运作。

此外，在本发明另一范例实施例中，存储器管理电路202的控制指令也可以一硬件型式来实作。例如，存储器管理电路202包括微控制器、存储单元管理电路、存储器写入电路、存储器读取电路、存储器擦除电路与数据处理电路。存储单元管理电路、存储器写入电路、存储器读取电路、存储器擦除电路与数据处理电路是电性连接至微控制器。其中，存储单元管理电路用以管理可复写式非挥发性存储器模块1006的实体擦除单元；存储器写入电路用以对可复写式非挥发性存储器模块1006下达写入指令以将数据写入至可复写式非挥发性存储器模块1006中；存储器读取电路用以对可复写式非挥发性存储器模块1006下达读取指令以从可复写式非挥发性存储器模块1006中读取数据；存储器擦除电路用以对可复写式非挥发性存储器模块1006下达擦除指令以将数据从可复写式非挥发性存储器模块1006中擦除；而数据处理电路用以处理欲写入至可复写式非挥发性存储器模块1006的数据以及从可复写式非挥发性存储器模块1006中读取的数据。

主机接口204是电性连接至存储器管理电路202并且用以接收与识别主机系统1000所传送的指令与数据。也就是说，主机系统1000所传送的指令与数据会通过主机接口204来传送至存储器管理电路202。在本范例实施例中，主机接口204是相容于SATA标准。然而，必须了解的是本发明不限于此，主机接口204也可以是相容于PATA标准、IEEE 1394标准、PCI Express标准、USB标准、UHS-I接口标准、UHS-II接口标准、SD标准、MS标准、MMC标准、CF标准、IDE标准或其他适合的数据传输标准。

存储器接口206是电性连接至存储器管理电路202并且用以存取可复写式非挥发性存储器模块1006。也就是说，欲写入至可复写式非挥发性存储器模块1006的数据会经由存储器接口206转换为可复写式非挥发性存储器模块1006所能接受的格式。具体来说，若存储器管理电路1102要存取可复写式非挥发性存储器模块406时，存储器接口1106会传送对应的指令序列。这些指令序列可包括一或多个信号，或是在总线上的数据。例如，在读取指令序列中，会包括读取的辨识码、存储器位址等信息。

在一范例实施例中，存储器控制电路单元1004还包括缓冲存储器252、电源管理电路254及错误检查与校正电路256。

缓冲存储器252是电性连接至存储器管理电路202并且用以暂存来自于主机系统1000的数据与指令或来自于可复写式非挥发性存储器模块1006的数据。

电源管理电路254是电性连接至存储器管理电路202并且用以控制存储器储存装置100的电源。

错误检查与校正电路256是电性连接至存储器管理电路202并且用以执行错误检查与校正程序以确保数据的正确性。具体来说，当存储器管理电路202从主机系统1000中接收到写入指令时，错误检查与校正电路256会为对应此写入指令的数据产生对应的错误检查与校正码(Error Checking and Correcting Code，简称：ECC Code)，并且存储器管理电路202会将对应此写入指令的数据与对应的错误检查与校正码写入至可复写式非挥发性存储器模块1006中。之后，当存储器管理电路202从可复写式非挥发性存储器模块1006中读取数据时会同时读取此数据对应的错误检查与校正码，并且错误检查与校正电路256会依据此错误检查与校正码对所读取的数据执行错误检查与校正程序。

值得一提的是，在一范例实施例中，若存储器控制电路单元1004或存储器储存装置100处于休眠、待机或低耗电等非正常工作模式，主机系统1000可以发送一个唤醒信号至存储器储存装置100。此唤醒信号是用以将存储器控制电路单元1004或存储器储存装置100从休眠、待机或低耗电等非正常工作模式中唤醒。通过上述数据取样电路模块10，存储器管理电路202可以正确地识别出来自主机系统1000的信号是否为唤醒信号。若存储器管理电路202判定当前来自主机系统1000的信号是唤醒信号，则存储器管理电路202会将存储器控制电路单元1004或存储器储存装置100切换为正常工作模式。

在一范例实施例中，反应于存储器控制电路单元1004或存储器储存装置100的工作模式，数据取样电路模块10会自行或者由存储器控制电路单元1004决定是否启动。例如，当存储器控制电路单元1004或存储器储存装置100处于休眠、待机或低耗电等非正常工作模式时，数据取样电路模块10会被启动；而当存储器控制电路单元1004或存储器储存装置100处于正常工作模式时，数据取样电路模块10不会被启动。然而，在另一范例实施例中，数据取样电路模块10则是会始终被启动。例如，反应于存储器储存装置100上电或开机，数据取样电路模块10就会被启动，直到存储器储存装置100被断电或关机为止。

综上所述，在接收到差动信号之后，本发明可根据此差动信号来执行充/放电操作以产生相关的感测电压对。然后，本发明可根据此差动信号的时脉来对感测电压对的电压值进行取样，并且进一步根据感测电压对的电压相对关系来输出取样数据串流。因此，对接收到的差动信号进行处理的效率将可有效提升。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。