移位寄存器单元、栅极驱动电路及显示装置制造方法
【专利摘要】本实用新型提供一种移位寄存器单元、栅极驱动电路及显示装置，属于显示【技术领域】，本实用新型的移位寄存器单元包括：输入模块、上拉模块、下拉控制模块、下拉模块、复位模块以及放电模块；输入模块，连接信号输入端、复位模块以及上拉控制节点；上拉模块，连接所述上拉控制节点、第一时钟信号端口以及信号输出端；下拉控制模块，连接所述下拉控制节点、上拉控制节点以及第二时钟信号端口；下拉模块，连接下拉控制节点和低电平信号；放电模块包括放电电容，放电电容的第一端连接存上拉模块和上拉控制节点，第二端连接输出信号复位输入端；复位模块，连接复位信号输入端和上拉控制节点。
【专利说明】移位寄存器单元、栅极驱动电路及显示装置
【技术领域】
[0001]本实用新型属于显示【技术领域】，具体涉及一种移位寄存器单元、栅极驱动电路及显示装置。
【背景技术】
[0002]TFT-LCD (Thin Film Transistor-Liquid Crystal Display,薄膜晶体管液晶显不装置)实现一帧画面显示的基本原理是通过栅极(gate)驱动从上到下依次对每一行像素输入一定宽度的方波进行选通，再通过源极(source)驱动每一行像素所需的信号依次从上往下输出。目前制造这样一种结构的显示器件通常是栅极驱动电路和源极驱动电路通过COF (Chip On Film，覆晶薄膜)或COG (Chip On Glass，芯片直接固定在玻璃上)工艺制作在玻璃面板上的，但是当分辨率较高时，栅极驱动电路和源极驱动电路的输出均较多，驱动电路的长度也将增大，这将不利于模组驱动电路的压焊(Bonding)工艺。
[0003]为了克服以上问题，现有显示器件的制造采用GOA(Gate Drive On Array)电路的设计，相比现有的COF或COG工艺，其不仅节约了成本，而且可以做到面板两边对称的美观设计，同时也可省去栅极驱动电路的Bonding区域以及外围布线空间，从而实现了显示装置窄边框的设计，提高了显示装置的产能和良率。但是现有的GOA电路的设计也存在着一定的问题，如图1所示，现有的GOA电路中的薄膜晶体管管(TFT)的个数较多，故占用空间较大，现有电路只能通过第四晶体管M4对信号输出端OUTPUT进行放电，因此第四晶体管M4的尺寸很大，占用空间较大，而且第四晶体管M4的控制极电压作为该移位寄存器单元下面某级移位寄存器单元的输出，因此第四晶体管M4的控制极电压值为输出电压的高电平，但是由于该高电平并不够高，故第四晶体管M4的尺寸需要比较大，才能保证输出延迟在正常工作的范围内，从而导致GOA电路的占用空间较大。
实用新型内容
[0004]本实用新型所要解决的技术问题包括，针对现有的移位寄存器单元存在的上述问题，提供一种结构简单的移位寄存器、栅极驱动电路及显示装置。
[0005]解决本实用新型技术问题所采用的技术方案是一种移位寄存器包括:输入模块、上拉模块、下拉控制模块、下拉模块、复位模块以及放电模块；
[0006]所述输入模块，连接信号输入端、复位模块以及上拉控制节点，用于根据信号输入端输入的信号控制上拉控制节点的电位，所述上拉控制节点为所述输入模块与所述上拉模块的连接点；
[0007]所述上拉模块，连接所述上拉控制节点、第一时钟信号端口以及信号输出端，用于根据所述上拉控制节点的电位和所述第一时钟信号端口输入的时钟信号的控制将信号输出端输出的信号上拉为高电平；
[0008]所述下拉控制模块，连接所述下拉控制节点、上拉控制节点以及第二时钟信号端口，用于根据上拉控制节点的电平控制下拉模块的开启，所述下拉控制节点为所述下拉控制模块与下拉模块的连接点；
[0009]所述下拉模块，连接下拉控制节点和低电平信号，用于在所述下拉模块开启时，通过所述低电平信号将所述信号输出端输出的信号下拉为低电平；
[0010]所述放电模块包括放电电容，所述放电电容的第一端连接存上拉模块和上拉控制节点，第二端连接输出信号复位输入端，用于根据所述输出信号复位输入端输入的信号控制放电电容维持上拉控制节点的电位，所述信号输出端通过上拉模块和放电电容进行放电；
[0011]所述复位模块，连接复位信号输入端和上拉控制节点，用于通过上拉复位信号输入端输入的信号将上拉控制节点的电平拉低。
[0012]本实用新型的因为寄存器单元的放电模块采用放电电容，其晶体管的个数较现有技术中要少，故其结构简单，功耗较小，减缓延迟问题。
[0013]优选的是，所述输入模块包括第一晶体管；
[0014]所述第一晶体管的第一极连接其控制极和信号输入端，第二极连接上拉控制节点和所述复位模块。
[0015]进一步优选的是，上拉模块包括第二晶体管和存储电容；
[0016]所述第二晶体管的第一极连接第一时钟信号端口，第二极连接存储电容的第二端和信号输出端，控制极连接上拉控制节点；
[0017]所述存储电容的第一端连接上拉控制节点和放电电容的第一端。
[0018]更进一步优选的是，所述下拉控制模块包括第三晶体管和第四晶体管；
[0019]所述第三晶体管的第一极连接其控制极和第四晶体管的第二极，第二极连接第四晶体管的控制极和下拉控制模块，控制极连接第二时钟信号端口 ；
[0020]所述第四晶体管的第一极连接下拉控制节点。
[0021]更进一步优选的是，所述下拉模块包括第五晶体管和第六晶体管；
[0022]所述第五晶体管的第一极连接第三晶体管的第二极和第四晶体管的控制极，第二极连接低电平信号，控制极连接第六晶体管的控制极；
[0023]所述第六晶体管的第一极连接下拉控制节点，第二极连接低电平信号，控制极连接上拉控制节点。
[0024]更进一步优选的是，所述放电模块还包括第七晶体管；
[0025]所述第七晶体管的连接第三晶体管的第二极、存储电容的第二端以及信号输出端，第二极连接低电平信号，控制极连接存储电容的第二端。
[0026]更进一步优选的是，所述复位模块包括第八晶体管；
[0027]所述第八晶体管的第一极连接上拉控制节点，第二极接低电平信号，控制极接复位信号输入端。
[0028]优选的是，所述寄存器单元还包括降噪模块；
[0029]所述降噪模块，连接复位模块、低电压信号、上拉控制节点以及下拉控制节点，用于根据下拉控制节点的电位通过低电压信号将上拉控制节点的电位拉低，以去除移位寄存器单兀的噪声。
[0030]进一步优选的是，所述降噪模块包括第九晶体管和第十晶体管；
[0031]所述第九晶体管的第一极连接上拉控制节点，第二极连接低电平信号，控制极连接下拉控制节点；
[0032]所述第十晶体管的第一极连接信号输出端，第二极连接低电平信号，控制极连接下拉控制节点。
[0033]解决本实用新型技术问题所采用的技术方案是一种栅极驱动电路，其包括至少四个级联的上述的任意一项所述的移位寄存器单元，
[0034]除第一级和第二级移位寄存器单元外，其余每个移位寄存器单元的信号输出端与其下两级移位寄存器的信号输入端连接；
[0035]除第一级和第二级移位寄存器单元外，其余每个移位寄存器单元的信号输出端与其上两级移位寄存器单元的输出信号复位输入端连接；
[0036]除第一级、第二级和第三级移位寄存器单元外，其余每个移位寄存器单元的信号输出端与其上三级移位寄存器单元的复位信号输入端连接；其中，
[0037]第一级和第二级移位寄存器的信号输入端接帧选通信号。
[0038]解决本实用新型技术问题所采用的技术方案是一种显示装置，其包括上述栅极驱动电路。
【专利附图】
【附图说明】
[0039]图1为现有的移位寄存器的不意图；
[0040]图2为本实用新型的实施例1的移位寄存器的一种示意图；
[0041]图3为本实用新型的实施例1的移位寄存器的另一种不意图；
[0042]图4为本实用新型的实施例1的移位寄存器的电路图；
[0043]图5为本实用新型的实施例1的移位寄存器工作的时序图；
[0044]图6为本实用新型的实施例1的栅极驱动电路的示意图。
【具体实施方式】
[0045]为使本领域技术人员更好地理解本实用新型的技术方案，下面结合附图和【具体实施方式】对本实用新型作进一步详细描述。
[0046]本实用新型实施例中的所采用的晶体管可以为薄膜晶体管或场效应管或其他特性的相同器件，由于采用的晶体管的源极和漏极是对称的，所以其源极、漏极是没有区别的。在本实用新型实施例中，为区分晶体管的源极和漏极，将其中一极称为第一极，另一极称为第二极，栅极称为控制极。此外按照晶体管的特性区分可以将晶体管分为N型和P型，以下实施例中是以N型晶体管进行说明的，当采用N型晶体管时，第一极为N型晶体管的源极，第二极为N型晶体管的漏极。可以想到的是采用P型晶体管实现是本领域技术人员可以在没有付出创造性劳动前提下轻易想到的，因此也是在本实用新型实施例的保护范围内的。
[0047]实施例1:
[0048]如图2所示，本实施例提供一种移位寄存器单元，其包括:输入模块、上拉模块、下拉控制模块、下拉模块、复位模块以及放电模块；所述输入模块，连接信号输入端INPUT、复位模块以及上拉控制节点PU，用于根据信号输入端INPUT输入的信号控制上拉控制节点PU的电位，所述上拉控制节点为所述输入模块与所述上拉模块的连接点；所述上拉模块，连接所述上拉控制节点PU、第一时钟信号端口 CLK以及信号输出端OUTPUT，用于根据所述上拉控制节点PU的电位和所述第一时钟信号端口 CLK输入的时钟信号的控制将信号输出端OUTPUT输出的信号上拉为高电平；所述下拉控制模块，连接所述下拉控制节点H)、上拉控制节点PU以及第二时钟信号端口 CLKR，用于根据上拉控制节点PU的电平控制下拉模块的开启，所述下拉控制节点ro为所述下拉控制模块与下拉模块的连接点；所述下拉模块，连接下拉控制节点ro和低电平信号，用于在所述下拉模块开启时，通过所述低电平信号将所述信号输出端output输出的信号下拉为低电平；所述放电模块至少包括放电电容，所述放电电容的第一端连接上拉模块和上拉控制节点PU，第二端连接输出信号复位输入端RES-0UT,用于根据所述输出信号复位输入端RES-OUT输入的信号控制放电电容维持上拉控制节点PU的电位，所述信号输出端OUTPUT通过上拉模块和放电电容进行放电；所述复位模块，连接复位信号输入端RES-PU和上拉控制节点PU，用于通过上拉复位信号输入端RES-PU输入的信号将上拉控制节点I3U的电平拉低。
[0049]在本实施例中通过放电电容作为放电模块，较现有技术中由晶体管组成的放电模块而言，放电电容占用面积较小，从而在很好的为移位寄存器单元放电的同时还可以减小移位寄存器单元的占用空间。
[0050]如图4所示，优选地，本实施例的移位寄存器单元中，所述输入模块包括第一晶体管M1，所述第一晶体管Ml的第一极连接其控制极和信号输入端INPUT，第二极连接上拉控制节点PU和所述复位模块。
[0051]在本实施例中上拉控制节点是指控制上拉模块开启或者关断的节点。输入模块的作用具体时间根据信号输入端INPUT输入的信号为高电平或者是低电平以确定在移位寄存器单元的状态。
[0052]优选地，上拉模块包括第二晶体管M2和存储电容Cl，所述第二晶体管M2的第一极连接第一时钟信号端口 CLK，第二极连接存储电容Cl的第二端和信号输出端OUTPUT，控制极连接上拉控制节点I3U ;所述存储电容Cl的第一端连接上拉控制节点I3U和放电电容C2的第一端。所述下拉控制模块包括第三晶体管M3和第四晶体管M4，所述第三晶体管M3的第一极连接其控制极和第四晶体管M4的第二极，第二极连接第四晶体管M4的控制极和下拉控制模块，控制极连接第二时钟信号端口 CLKR ;所述第四晶体管M4的第一极连接下拉控制节点H)。所述下拉模块包括第五晶体管M5和第六晶体管M6 ;所述第五晶体管M5的第一极连接第三晶体管M3的第二极和第四晶体管M4的控制极，第二极连接低电平信号，控制极连接第六晶体管M6的控制极；所述第六晶体管M6的第一极连接下拉控制节点PD，第二极连接低电平信号，控制极连接上拉控制节点PU。所述放电模块还包括第七晶体管M7，所述第七晶体管M7的连接第三晶体管M3的第二极、存储电容Cl的第二端以及信号输出端OUTPUT，第二极连接低电平信号，控制极连接存储电容Cl的第二端。所述复位模块包括第八晶体管M8 ;所述第八晶体管M8的第一极连接上拉控制节点PU，第二极接低电平信号，控制极接复位信号输入端RES-PU。
[0053]如图3和图4所示，所述寄存器单元还包括降噪模块；所述降噪模块，连接复位模块、低电压信号、上拉控制节点I3U以及下拉控制节点PD，用于根据下拉控制节点ro的电位通过低电压信号将上拉控制节点PU的电位拉低，以去除移位寄存器单元输出信号中的噪声。优选地，所述降噪模块包括第九晶体管M9和第十晶体管MlO ;所述第九晶体管M9的第一极连接上拉控制节点PU，第二极连接低电平信号，控制极连接下拉控制节点ro;所述第十晶体管MlO的第一极连接信号输出端output，第二极连接低电平信号，控制极连接下拉控制节点PD。
[0054]在本实施例中，由于放电电容C2的存在，放电电容C2电容耦合作用，上拉控制节点PU点可以保持电位不变，因此信号输出端OUTPUT可很好放电，从而可以减小第二晶体管M2的尺寸，以及减小第七晶体管的尺寸，甚至可以去除第七晶体管，进而节省空间，以及降低移位寄存器的功耗。
[0055]如图6所示，相应的本实施例提供了一种栅极驱动电路，包括至少四个级联的上述的移位寄存器单元，除第一级和第二级移位寄存器单元外，其余每个移位寄存器单元的信号输出端OUTPUT与其下两级移位寄存器的信号输入端INPUT连接；除第一级和第二级移位寄存器单元外，其余每个移位寄存器单元的信号输出端OUTPUT与其上两级移位寄存器单元的输出信号复位输入端RES-OUT连接；除第一级、第二级和第三级移位寄存器单元外，其余每个移位寄存器单元的信号输出端OUTPUT与其上三级移位寄存器单元的复位信号输入端RES-PU连接；其中，第一级和第二级移位寄存器的信号输入端INPUT接帧选通信号。
[0056]结合图4和5所示，为了更清楚了解本实施例的栅极驱动电路，同时还提供了该栅极驱动电路的驱动方法:
[0057]S1、信号输入端INPUT输入的信号(帧选通信号STV)为高平信号，此时第一晶体管Ml被选通，上拉控制节点PU被充电。
[0058]S2、第一时钟信号端口 CLK输入高电平信号，由于上拉控制节点I3U在SI时被充电，故处于高电平，此时第二晶体管M2被选通，信号输出端OUTPUT输出高电平信号。
[0059]S3、第一时钟信号端口 CLK由输入的高电平信号变为低电平信号，同时输出信号复位输入端RES-OUT所输入的信号是其下两级移位寄存器单元的信号输出端OUTPUT输出的信号，由于此时其下两级移位寄存器单元的第一时钟信号端口 CLK输入的信号为高电平信号(CLK3)，故其下两级移位寄存器单元的信号输出端OUTPUT输出的信号为高电平，也就说输出信号复位输入端RES-OUT所输入的信号为高电平，由于放电电容C2的存在，在存储电容Cl和放电电容C2大小相近的情况下，下拉控制节点H)的电位基本不变，因此信号输出端OUTPUT可以通过第二晶体管M2很好的放电。
[0060]S4、由于复位信号输入端RES-PU的与其下三级的移位寄存器单兀的信号输出端OUTPUT连接，由于此时其下三级的移位寄存器单元的信号输出端OUTPUT输出高电平信号，故复位信号输入端RES-PU输入的信号为高电平，第八晶体管M8被选通，由于第八晶体管M8的第二极接低电压信号，因此上拉控制节点PU电位被拉低，完成与该移位寄存器单元连接的栅线的充电以及上拉控制节点PU的复位。
[0061]在其余工作过程中，为了进一步的避免信号输出端OUTPUT所输出的信号中存在噪声，当下拉控制节点ro周期性地被第二时钟信号CLKR上拉为高电平时，第九晶体管M9和第十晶体管MlO被选通，故上拉控制节点I3U与信号输出端OUTPUT被拉低，噪声得以去除，防止误输出。
[0062]由前所述，在本实施例中，由于放电电容C2的存在，因此在S3阶段上拉控制节点PU点电压保持不变，该点电压值会比信号输出端OUTPUT输出电压的高电平高出一倍左右，因此第二晶体管的控制极会保持一个非常高的电位，信号输出端OUTPUT可以通过第二晶体管M2很好被放电到CLK(因为CLK为低电位)，所以第二晶体管M2的尺寸可以变小，第七晶体管M7也可以大幅变小，甚至可以去除第七晶体管M7，以使得移位寄存器单元的功耗和占用面积都可以减小。
[0063]相应的本实施例还提供一种显示装置，该显示装置包括上述的栅极驱动电路。该显示装置可以为:手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
[0064]由于本实施例的显示装置可以实现窄边框设计。
[0065]当然，本实施例的显示装置中还可以包括其他常规结构，如显示驱动单元等。
[0066]可以理解的是，以上实施方式仅仅是为了说明本实用新型的原理而采用的示例性实施方式，然而本实用新型并不局限于此。对于本领域内的普通技术人员而言，在不脱离本实用新型的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本实用新型的保护范围。
【权利要求】
1.一种移位寄存器单元，其特征在于，包括:输入模块、上拉模块、下拉控制模块、下拉模块、复位模块以及放电模块； 所述输入模块，连接信号输入端、复位模块以及上拉控制节点，用于根据信号输入端输入的信号控制上拉控制节点的电位，所述上拉控制节点为所述输入模块与所述上拉模块的连接点； 所述上拉模块，连接所述上拉控制节点、第一时钟信号端口以及信号输出端，用于根据所述上拉控制节点的电位和所述第一时钟信号端口输入的时钟信号的控制将信号输出端输出的信号上拉为高电平； 所述下拉控制模块，连接所述下拉控制节点、上拉控制节点以及第二时钟信号端口，用于根据上拉控制节点的电平控制下拉模块的开启，所述下拉控制节点为所述下拉控制模块与下拉模块的连接点； 所述下拉模块，连接下拉控制节点和低电平信号，用于在所述下拉模块开启时，通过所述低电平信号将所述信号输出端输出的信号下拉为低电平；所述放电模块包括放电电容，所述放电电容的第一端连接存上拉模块和上拉控制节点，第二端连接输出信号复位输入端，用于根据所述输出信号复位输入端输入的信号控制放电电容维持上拉控制节点的电位，所述信号输出端通过上拉模块和放电电容进行放电；所述复位模块，连接复位信号输入端和上拉控制节点，用于通过上拉复位信号输入端输入的信号将上拉控制节点的电平拉低。
2.根据权利要求1所述的移位寄存器单元，其特征在于，所述输入模块包括第一晶体管； 所述第一晶体管的第一极连接其控制极和信号输入端，第二极连接上拉控制节点和所述复位模块。
3.根据权利要求2所述的移位寄存器单元，其特征在于，上拉模块包括第二晶体管和存储电容； 所述第二晶体管的第一极连接第一时钟信号端口，第二极连接存储电容的第二端和信号输出端，控制极连接上拉控制节点； 所述存储电容的第一端连接上拉控制节点和放电电容的第一端。
4.根据权利要求3所述的移位寄存器单元，其特征在于，所述下拉控制模块包括第三晶体管和第四晶体管； 所述第三晶体管的第一极连接其控制极和第四晶体管的第二极，第二极连接第四晶体管的控制极和下拉控制模块，控制极连接第二时钟信号端口 ； 所述第四晶体管的第一极连接下拉控制节点。
5.根据权利要求4所述的移位寄存器单元，其特征在于，所述下拉模块包括第五晶体管和第六晶体管； 所述第五晶体管的第一极连接第三晶体管的第二极和第四晶体管的控制极，第二极连接低电平信号，控制极连接第六晶体管的控制极； 所述第六晶体管的第一极连接下拉控制节点，第二极连接低电平信号，控制极连接上拉控制节点。
6.根据权利要求5所述的移位寄存器单元，其特征在于，所述放电模块还包括第七晶体管； 所述第七晶体管的连接第三晶体管的第二极、存储电容的第二端以及信号输出端，第二极连接低电平信号，控制极连接存储电容的第二端。
7.根据权利要求1所述的移位寄存器单元，其特征在于，所述复位模块包括第八晶体管； 所述第八晶体管的第一极连接上拉控制节点，第二极接低电平信号，控制极接复位信号输入端。
8.根据权利要求1至6中任意一项所述的移位寄存器单元，其特征在于，所述寄存器单元还包括降噪模块； 所述降噪模块，连接复位模块、低电压信号、上拉控制节点以及下拉控制节点，用于根据下拉控制节点的电位通过低电压信号将上拉控制节点的电位拉低，以去除移位寄存器单元的噪声。
9.根据权利要求8所述的移位寄存器单元，其特征在于，所述降噪模块包括第九晶体管和第十晶体管； 所述第九晶体管的第一极连接上拉控制节点，第二极连接低电平信号，控制极连接下拉控制节点； 所述第十晶体管的第一极连接信号输出端，第二极连接低电平信号，控制极连接下拉控制节点。
10.一种栅极驱动电路，其特征在于，所述栅极驱动电路包括至少四个级联的权利要求1至9中任意一项所述的移位寄存器单元， 除第一级和第二级移位寄存器单元外，其余每个移位寄存器单元的信号输出端与其下两级移位寄存器的信号输入端连接； 除第一级和第二级移位寄存器单元外，其余每个移位寄存器单元的信号输出端与其上两级移位寄存器单元的输出信号复位输入端连接； 除第一级、第二级和第三级移位寄存器单元外，其余每个移位寄存器单元的信号输出端与其上三级移位寄存器单元的复位信号输入端连接；其中， 第一级和第二级移位寄存器的信号输入端接帧选通信号。
11.一种显示装置，其特征在于，所述显示装置包括权利要求10所述的栅极驱动电路。
【文档编号】G11C19/28GK204102544SQ201420680301
【公开日】2015年1月14日 申请日期:2014年11月7日 优先权日:2014年11月7日
【发明者】张元波, 韩承佑, 林允植 申请人:京东方科技集团股份有限公司