移位寄存器单元、栅极驱动电路、显示面板的制作方法
【专利摘要】本实用新型提供了一种移位寄存器单元、栅极驱动电路、显示面板，该移位寄存器包括输入端、复位端和输出端，还包括输入模块、下拉模块、下拉控制模块、输出上拉模块或输出下拉模块。本实用新型所提供的移位寄存器单元中的每个模块只执行特定的电压拉高或拉低的功能，因此均可以用单一的N型TFT或P型TFT形成。因此本实用新型所提供的移位寄存器单元和栅极驱动电路相比较现有技术中的CMOS LTPS GOA，具有结构简单、工艺简单易行、功能完善、质量与可靠性高的特点，有利于降低产品成本、促进CMOS LTPS GOA的推广和应用。
【专利说明】移位寄存器单元、栅极驱动电路、显示面板
【技术领域】
[0001]本实用新型涉及显示【技术领域】，具体涉及一种移位寄存器单元、栅极驱动电路、显示面板。
【背景技术】
[0002]目前，互补金属氧化物半导体(ComplementaryMetal Oxide Semiconductor,CMOS)低温多晶娃技术(Low Temperature Poly-si I icon，LTPS)通常应用于LTPS液晶显示(Liquid Crystal Display，IXD)中。按照CMOS工艺集成的栅极驱动电路结构简单，并且具有可靠性高、功耗低等优点。但是在传统CMOS工艺中，P型和N型薄膜晶体管(Thin FilmTransistor，TFT)同时存在，为保证制作过程中电路功能性和可靠性，需同时使得N型TFT和P型TFT满足各自的性能要求，因而增加了 LTPS工艺的复杂度和难度，降低了 TFT特性和良率，提高了产品成本，限制了 CMOS LTPS GOA (Gate Driver on Array，阵列基板行驱动，或称阵列基板栅极驱动)的应用。
[0003]例如，如图1所示的一种CMOS LTPS GOA电路，该电路由锁存器，与非门，缓冲器等部分组成，分别将这些组成部分转化为由薄膜晶体管组成的话，此电路将至少包括几十个晶体管，且连接极其复杂。同时，为了保证该电路功能性和可靠性，需同时保证N型TFT和P型TFT的性能，使得工艺难度增大。
实用新型内容
[0004]针对现有技术中的缺陷，本实用新型提供一种移位寄存器单元、栅极驱动电路、显示面板，本实用新型可以通过单一的NMOS(N-Mental-Oxide-Semiconductor，N型金属氧化物半导体)工艺或？]\105(?-]^1^31-(^丨(16-36111；[0011(11101:01'，？型金属氧化物半导体)工艺形成LTPS GOA电路，因而降低了 LTPS工艺的复杂度和难度，提高TFT特性和良率，降低了产品成本，有利于CMOS LTPS GOA的推广和应用。
[0005]第一方面，本实用新型提供了一种移位寄存器单元，包括输入端、复位端和输出端，其特征在于，还包括:
[0006]与所述输入端、所述复位端及第一节点相连的输入模块，用于在来自所述输入端的信号、来自所述复位端的信号、第一外部扫描控制信号以及第二外部扫描控制信号的控制下拉高或拉低所述第一节点处的电压；
[0007]与所述输入模块通过所述第一节点相连、并与所述输出端相连的输出上拉模块，用于在所述第一节点处的电压及第一外部时钟信号的控制下拉高所述输出端处的电压；
[0008]与第二节点及低电平电压线相连、并与所述输入模块通过所述第一节点相连的下拉模块，用于在第二节点处的电压的控制下拉低所述第一节点处的电压；
[0009]与所述输入模块通过所述第一节点相连、与所述下拉模块通过第二节点相连、并与所述低电平电压线相连的下拉控制模块，用于在所述第一节点处的电压及第二外部时钟信号的控制下拉高或拉低所述第二节点处的电压；
[0010]与所述第二节点、所述低电平电压线、所述输入端、所述复位端以及所述输出端相连的输出下拉模块，用于在来自所述输入端的信号、来自所述复位端的信号以及所述第二节点处的电压的控制下拉低所述输出端处的电压。
[0011]优选地，该移位寄存器单元中的晶体管全部为N型晶体管或者全部为P型晶体管。
[0012]优选地，所述输出上拉模块包括第一晶体管和第一电容，所述第一晶体管的栅极连接所述第一节点，漏极连接所述第一外部时钟信号，源极连接所述输出端；所述第一电容的第一端连接所述第一节点，第二端连接所述输出端。
[0013]优选地，所述输入模块包括第二晶体管和第三晶体管，
[0014]所述第二晶体管的栅极连接所述输入端，漏极连接所述第一外部扫描控制信号，源极连接所述第一节点；
[0015]所述第三晶体管的栅极连接所述复位端，漏极连接所述第一节点，源极连接所述第二外部扫描控制信号。
[0016]优选地，所述下拉模块包括第六晶体管，
[0017]所述第六晶体管的栅极连接所述第二节点，漏极连接所述第一节点，源极连接所述低电平电压线。
[0018]优选地，所述输出下拉模块包括第七晶体管、第八晶体管和第九晶体管，
[0019]所述第七晶体管的栅极连接所述第二节点，漏极连接所述输出端，源极连接所述低电平电压线；
[0020]所述第八晶体管的栅极连接所述输入端，漏极连接所述输出端，源极连接所述低电平电压线；
[0021]所述第九晶体管的栅极连接所述复位端，漏极连接所述输出端，源极连接所述低电平电压线。
[0022]优选地，所述下拉控制模块包括第四晶体管、第五晶体管和第二电容，
[0023]所述第四晶体管的栅极和漏极连接所述第二外部时钟信号，源极连接所述第二节占.V，
[0024]所述第五晶体管的栅极连接所述第一节点，漏极连接所述第二节点，源极连接所述低电平电压线；
[0025]所述第二电容的第一端连接所述第二节点，第二端连接所述低电平电压线。
[0026]优选地，所述下拉控制模块还包括第十晶体管，
[0027]所述第十晶体管的栅极和漏极连接扫描起始信号，源极连接所述第二节点。
[0028]第二方面，本实用新型还提供了一种栅极驱动电路，包括至少一级上述任意一种移位寄存器单元；
[0029]第一外部扫描控制信号线向每一级移位寄存器单元提供第一外部扫描控制信号，第二外部扫描控制信号线向每一级移位寄存器单元提供第二外部扫描控制信号；
[0030]第一时钟信号线向奇数级移位寄存器单元提供所述第一外部时钟信号，第二时钟信号线向偶数级移位寄存器单元提供所述第一外部时钟信号，第三时钟信号线向奇数级移位寄存器单元提供所述第二外部时钟信号，第四时钟信号线向偶数级移位寄存器单元提供所述第二外部时钟信号；
[0031]第一级移位寄存器单元的输入端和最后一级移位寄存器单元的复位端连接扫描起始信号，除此之外:
[0032]每一级移位寄存器单元的输入端连接上一级移位寄存器单元的输出端，每一级移位寄存器单元的复位端连接下一级移位寄存器单元的输出端。
[0033]第三方面，本实用新型还提供了一种显示面板，包括上述任意一种栅极驱动电路。
[0034]由上述技术方案可知，本实用新型所提供的移位寄存器单元中的每个模块只执行特定的电压拉高或拉低的功能，因此均可以用单一的N型TFT或P型TFT形成。因此本实用新型所提供的移位寄存器单元和栅极驱动电路相比较现有技术中的CMOS LTPS G0A，具有结构简单、工艺简单易行、功能完善、质量与可靠性高的特点，有利于降低产品成本、促进CMOS LTPS GOA的推广和应用。
[0035]当然，实施本实用新型的任一产品并不一定需要同时达到以上所述的所有优点。
【专利附图】
【附图说明】
[0036]为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单的介绍，显而易见地，下面描述中的附图是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0037]图1是现有技术中的一种CMOS LTPS GOA电路的电路图；
[0038]图2是本实用新型一实施例中一种移位寄存器单元的结构示意图；
[0039]图3是本实用新型一实施例中一种移位寄存器单元的电路图；
[0040]图4是本实用新型一实施例中一种移位寄存器单元正向扫描时的电路时序图；
[0041]图5是本实用新型一实施例中一种移位寄存器单元反向扫描时的电路时序图；
[0042]图6是本实用新型一实施例中一种栅极驱动电路中各级GOA单元的级联框图；
[0043]图7是本实用新型一实施例中一种栅极驱动电路的驱动方法中正向扫描时的电路时序图；
[0044]图8是本实用新型一实施例中一种栅极驱动电路的驱动方法中反向扫描时的电路时序图；
[0045]图9是本实用新型一实施例中一种移位寄存器单元的电路图。
【具体实施方式】
[0046]为使本实用新型实施例的目的、技术方案和优点更加清楚，下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
[0047]在本实用新型的描述中需要说明的是，术语“上”、“下”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本实用新型和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本实用新型的限制。除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本实用新型中的具体含义。
[0048]图1示出了现有技术中的一种CMOS LTPS GOA电路的电路图。其中，STV_N_1为第N-1级GOA单元的输出信号、STV_N为第N级GOA单元的输出信号、STV_N+1为第N+1级GOA单元的输出信号；第一外部扫描控制信号CN与第二外部扫描控制信号CNB控制STV_N-1、STV_N、STV_N+1的接入，在时钟信号CK和CKB的触发下该GOA电路可由高电平电压线VDD和低电平电压线VSS所提供的电压使本级GOA单元输出端GATE_0UT输出高电平或低电平。
[0049]可见，该GOA电路由锁存器，与非门，缓冲器等部分组成，分别转化为由晶体管组成的模块的话，此GOA电路将包括几十个晶体管(且通常需要同时包括N型晶体管与P型晶体管)，连接极其复杂。同时，为保证电路功能性和可靠性，需同时保证电路中N型晶体管和P型晶体管的性能，使得工艺难度增大。
[0050]针对上述缺陷，本实用新型实施例提供了一种移位寄存器单元。参见图2所示出的移位寄存器单元的结构，该移位寄存器单元包括输入端、复位端和输出端，还包括:
[0051]与所述输入端、所述复位端及第一节点相连的输入模块，用于在来自所述输入端的信号、来自所述复位端的信号、第一外部扫描控制信号以及第二外部扫描控制信号的控制下拉高或拉低所述第一节点PU处的电压；
[0052]与所述输入模块通过所述第一节点相连、并与所述输出端相连的输出上拉模块，用于在所述第一节点PU处的电压及第一外部时钟信号的控制下拉高所述输出端处的电压；
[0053]与第二节点ro及低电平电压线相连、并与所述输入模块通过所述第一节点相连的下拉模块，用于在第二节点ro处的电压的控制下拉低所述第一节点ro处的电压；
[0054]与所述输入模块通过所述第一节点PU相连、与所述下拉模块通过第二节点F1D相连、并与所述低电平电压线相连的下拉控制模块，用于在所述第一节点PU处的电压及第二外部时钟信号的控制下拉高或拉低所述第二节点H)处的电压；
[0055]与所述第二节点ro、所述低电平电压线、所述输入端、所述复位端以及所述输出端相连的输出下拉模块，用于在来自所述输入端的信号、来自所述复位端的信号以及所述第二节点ro处的电压的控制下拉低所述输出端处的电压。
[0056]由此，本实用新型所提供的移位寄存器单元中的每个模块只执行特定的电压拉高或拉低的功能，因此均可以用单一的N型TFT或P型TFT形成。因此本实用新型所提供的移位寄存器单元相比较图1所示的CMOS LTPS GOA电路相比，具有结构简单、工艺简单易行、功能完善、质量与可靠性高的特点。
[0057]更具体地，下面以一种移位寄存器单元为例进一步说明本实用新型实施例的技术方案。参见图3所示的一种移位寄存器单元的电路图，该移位寄存器单元同样包括输入模块、输出上拉模块、输出下拉模块、下拉模块、下拉控制模块等部分，并工作于CK1、CK2、CK3、CK4四相时钟信号(周期相同、相位依次前移或依次后移1/4周期的方波信号)下，其中:
[0058]输出上拉模块包括第一晶体管Tl和第一电容Cl，第一晶体管Tl的栅极连接第一节点PU，漏极连接第一外部时钟信号CLK2，源极连接输出端；第一电容Cl的第一端连接第一节点PU，第二端连接输出端。
[0059]输入模块包括第二晶体管T2和第三晶体管T3，第二晶体管T2的栅极连接输入端，漏极连接第一外部扫描控制信号CN，源极连接第一节点I3U ;第三晶体管T3的栅极连接复位端，漏极连接第一节点PU，源极连接第二外部扫描控制信号CNB。
[0060]下拉模块包括第六晶体管T6，第六晶体管T6的栅极连接第二节点ro，漏极连接第一节点PU，源极连接低电平电压线VSS。
[0061]输出下拉模块包括第七晶体管T7、第八晶体管T8和第九晶体管T9，第七晶体管T7的栅极连接第二节点ro，漏极连接输出端，源极连接低电平电压线vss ;第八晶体管T8的栅极连接输入端，漏极连接输出端，源极连接低电平电压线VSS ;第九晶体管T9的栅极连接复位端，漏极连接输出端，源极连接低电平电压线vss。
[0062]下拉控制模块包括第四晶体管T4、第五晶体管T5和第二电容C2，第四晶体管T4的栅极和漏极连接第二外部时钟信号CLK4，源极连接第二节点ro ;第五晶体管T5的栅极连接第一节点PU，漏极连接第二节点PD，源极连接低电平电压线VSS ;第二电容C2的第一端连接第二节点ro，第二端连接低电平电压线vss。
[0063]具体来说，输入模块根据第一外部扫描控制信号CN、第二外部扫描控制信号CNB、来自输入端的信号OUT_N-l、来自复位端的信号OUT_N+l，控制实现正向扫描和反向扫描(输入端与复位端可以互换)，对第一晶体管Tl的栅极和第一节点进行预充电和复位，由第二晶体管T2、第三晶体管T3组成；输出上拉模块在预充电后，在时钟信号的配合下，使得输出端处为高电平信号，由第一晶体管Tl和第一电容Cl组成；输出下拉模块在第二节点ro处的信号、来自输入端的信号OUT_N-l以及来自复位端的信号OUT_N+l的控制下，在输出低电平保持阶段，对输出端处的电位进行下拉，由第七晶体管T7、第八晶体管T8、第九晶体管T9组成；下拉模块在第二节点ro处的信号的控制下，对第一节点ro处的电位进行下拉，由第六晶体管T6组成；下拉控制模块在时钟信号和第一节点PU处电位的控制下，控制第二节点ro处的电位(在预充电和输出上拉阶段第二节点ro处的电位为低电平，输出低电平阶段第二节点ro处的电位为高电平)，由第四晶体管T4、第五晶体管T5、第二电容C2组成。
[0064]第一外部扫描控制信号CN与第二外部扫描控制信号CNB用于实现该移位寄存器单元的双向扫描，具体来说，正向扫描时上述电路的工作时序图如图4所示，其工作原理如下所述:
[0065]阶段a为预充电阶段:上一级GOA的输出OUT_N_l为本级GOA输入端所接的信号，0UT_N-1为高电平VGH (低电平电压线上的电位为VGL)，T2开启，CN的高电平将I3U预充电为高电平，T5开启，PD点被放电下拉至低电平，T6、T7关闭，Τ8的栅极接0UT_N_1，Τ8开启，对OUTPUT进行下拉。下一级GOA的输出0UT_N+1为本级GOA复位端所接的信号，0UT_N+1为低电平时，T3、T9关闭，因而Cl电压被预充电至VGH-VGL。
[0066]阶段b为输出上拉阶段:输入端信号0UT_N_1为低电平，T2关闭，T8关闭，复位端信号0UT_N+1为低电平，T3、T9关闭，对PU、OUTPUT均无电位下拉作用。由于作为CLK4的CK4仍为低电平，PU点为高电平，T5仍导通，PD仍保持为低电平VGL，T6、T7保持关闭状态。Cl上电压保持VGH-VGL，作为CLK2的CK2由低电平变为高电平VGH，因此Tl的栅极I3U被第一电容Cl耦合至更高的电平2VGH-VGL，则通过Tl拉高OUTPUT处的电位到高电平VGH (即起到了升压Boost-up的作用)。
[0067]阶段c为复位阶段:下一级GOA输出0UT_N+1为高电平，使得T3开启，PU点被下拉至低电平VGL，T6关闭；T9开启，OUTPUT被下拉至低电平VGL。
[0068]阶段d为直流下拉阶段:0UT_N-1和0UT_N+1均为低电平，T2、T3、T8、T9关闭。PU点仍为低电平，Τ6关闭。CK4为高电平，对C2进行充电，ro上拉至高电平VGH，C2被充电至VGH-VGLo在CK1、CK2、CK3为高电平期间，依靠C2维持H)的高电平，T6、T7持续导通，以直流下拉的方式拉低PU和OUTPUT处的电位。
[0069]另一方面，反向扫描时CN为低电平VGL，CNB为高电平VGH，CKl、CK2、CK3、CK4时钟反方向扫描，GOA为反向扫描状态，输入端与复位端相互交换。上述电路的工作时序图如图5所示，其工作原理如下所述:
[0070]阶段a为预充电阶段:下一级GOA输出0UT_N+1为起始信号，0UT_N+1为高电平，T3开启，CNB的高电平将I3U点充电为高电平VGH，T5开启，H)点被放电下拉至低电平，T6、T7关闭，T9的栅极接0UT_N+1，T9开启，对OUTPUT进行下拉。上一级GOA输出0UT_N_1为低电平，T2、T8关闭。Cl电压被预充电至VGH-VGL。
[0071]阶段b为输出上拉阶段:起始信号0UT_N+1为低电平，T3关闭，T9关闭，上一级GOA输出0UT_N-1为低电平，T2、T8关闭，对PU、OUTPUT均无下拉作用。由于作为CLK4的CK4仍为低电平，PU点为高电平，T5仍导通，PD仍保持为低电平VGL，T6、T7保持关闭状态。Cl上电压保持VGH-VGL，作为CLK2的CK2由低电平变为高电平VGH，则Tl的栅极PU被第一电容Cl耦合至更高的电平2VGH-VGL，则通过Tl拉高OUTPUT处的电位到高电平VGH (即起到了升压Boost-up的作用)。
[0072]阶段c为复位阶段:上一级GOA输出0UT_N_1为高电平，PU复位T2开启，PU点被下拉至低电平，T5关闭；T8开启，OUTPUT被下拉至低电平VGL。
[0073]阶段d为直流下拉阶段:0UT_N-1和0UT_N+1均为低电平，T2、T3、T8、T9关闭。PU点仍为低电平，Τ5关闭。CK4为高电平，对C2进行充电，ro上拉至高电平VGH，C2被充电至VGH-VGLo在CK3、CK2、CK1为高电平期间，依靠C2维持H)为高电平，T6、T7持续导通，以直流下拉的方式拉低PU和OUTPUT处的电位。
[0074]在利用上述移位寄存器单元形成栅极驱动电路(G0A电路)时，可以为如GOA级联框图图6所示的栅极驱动电路，其包括至少一级(图中以m级为例进行表示)上述任意一种移位寄存器单元(0UTPUT_1、0UTPUT_2、......0UTPUT_n-l、0UTPUT_n、0UTPUT_n+l、0UTPUT_
n+2、0UTPUT_m-l、0UTPUT_m)，另外:
[0075]第一外部扫描控制信号线向每一级移位寄存器单元提供第一外部扫描控制信号CN，第二外部扫描控制信号线向每一级移位寄存器单元提供第二外部扫描控制信号CNB ;
[0076]第一时钟信号线CKl向奇数级移位寄存器单元提供所述第一外部时钟信号CLK2，第二时钟信号线CK2向偶数级移位寄存器单元提供所述第一外部时钟信号CLK2，第三时钟信号线CK3向奇数级移位寄存器单元提供所述第二外部时钟信号CLK4，第四时钟信号线CK4向偶数级移位寄存器单元提供所述第二外部时钟信号CKL4 ;
[0077]第一级移位寄存器单元的输入端和最后一级移位寄存器单元的复位端连接扫描起始信号STV，除此之外:
[0078]每一级移位寄存器单元的输入端0UT_N_1连接上一级移位寄存器单元的输出端OUTPUT，每一级移位寄存器单元的复位端0UTPUT_N+1连接下一级移位寄存器单元的输出端 OUTPUT。
[0079]具体在GOA电路中执行上述工作流程时，正向扫描中，上一级GOA单元输出为下一级GOA单元的起始信号，下一级GOA单元输出为上一级GOA单元的复位信号；反向扫描中，下一级GOA单元输出为上一级GOA单元的起始信号，上一级GOA单元输出为下一级GOA单元的复位信号。
[0080]上述移位寄存器单元(G0A单元)与栅极驱动电路(G0A电路)不仅结构简单，还具有直流下拉、双向扫描、四相时钟信号触发、输出信号无浮动(Floating)、升压(Boost-up)的特点，其中，双向扫描为小尺寸LCD的重要功能，四相时钟GOA更适用于高分辨率LCD产品中。更重要的是，其可以采用单一的NMOS或PMOS工艺，工艺更加简单，生产效率更高，特性更加可靠，且上述电路中晶体管的数量较少，有利于LCD产品的窄边框化设计。
[0081]对应于上述任意一种栅极驱动电路，这里提供一种栅极驱动电路的驱动方法，该驱动方法包括:
[0082]参见图7所示的栅极驱动电路正向扫描时的电路时序图，正向扫描时，所述第一外部扫描控制信号CN为恒定的高电平，所述第二外部扫描控制信号CNB为恒定的低电平，所述第一至第四时钟信号线CKl至CK4上的信号为周期相同、相位依次后移1/4周期的方波信号；
[0083]参见图8所示的栅极驱动电路反向扫描时的的电路时序图，反向扫描时，所述第一外部扫描控制信号CN为恒定的低电平，所述第二外部扫描控制信号CNB为恒定的高电平，所述第一至第四时钟信号线CKl至CK4上的信号为周期相同、相位依次前移1/4周期的方波信号。
[0084]在上述信号的作用下，随扫描起始信号STV，各级移位寄存器单元的输出G1、G2、…Gn-l、Gn (η为不小于I的正整数)依次向前或向后传递(具体在每个移位寄存器单元处的传递流程参见上述正向扫描及反向扫描时移位寄存器单元的工作原理)，如图7、图8所示。
[0085]该栅极驱动电路的驱动方法对应于上述任意一种栅极驱动电路，因而解决同样技术问题、能达到相同的技术效果。
[0086]另外，图9示出了在本实用新型另一实施例中的另一种下拉控制模块的结构，其利用栅极和漏极连接扫描起始信号STV、源极连接所述第二节点ro的第十晶体管T10，使得在每一帧起始时，对所有GOA电路ro点进行一次充电至VGH，对PU和OUTPUT进行下拉复位，因而可以具有更佳的可靠性。
[0087]当然，上述任意一种电路均是本实用新型所给出的移位寄存器单元的一种示例，本领域技术人员还可以在基础上得到其他结构的输入模块、下拉模块、下拉控制模块、输出上拉模块或输出下拉模块，其显然不脱离本实用新型各实施例的精神和范围。
[0088]一种显示面板，其特征在于，该显示面板包括上述任意一种栅极驱动电路，该显示面板可以为:电子纸、手机、平板电脑、电视机、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
[0089]该显示面板对应于上述任意一种栅极驱动电路，因而解决同样技术问题、能达到相同的技术效果。
[0090]需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的物品或者设备中还存在另外的相同要素。
[0091]以上实施例仅用以说明本实用新型的技术方案，而非对其限制；尽管参照前述实施例对本实用新型进行了详细的说明，本领域的普通技术人员应当理解:其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本实用新型各实施例技术方案的精神和范围。
【权利要求】
1.一种移位寄存器单元，包括输入端、复位端和输出端，其特征在于，还包括: 与所述输入端、所述复位端及第一节点相连的输入模块，用于在来自所述输入端的信号、来自所述复位端的信号、第一外部扫描控制信号以及第二外部扫描控制信号的控制下拉高或拉低所述第一节点处的电压； 与所述输入模块通过所述第一节点相连、并与所述输出端相连的输出上拉模块，用于在所述第一节点处的电压及第一外部时钟信号的控制下拉高所述输出端处的电压； 与第二节点及低电平电压线相连、并与所述输入模块通过所述第一节点相连的下拉模块，用于在第二节点处的电压的控制下拉低所述第一节点处的电压； 与所述输入模块通过所述第一节点相连、与所述下拉模块通过第二节点相连、并与所述低电平电压线相连的下拉控制模块，用于在所述第一节点处的电压及第二外部时钟信号的控制下拉高或拉低所述第二节点处的电压； 与所述第二节点、所述低电平电压线、所述输入端、所述复位端以及所述输出端相连的输出下拉模块，用于在来自所述输入端的信号、来自所述复位端的信号以及所述第二节点处的电压的控制下拉低所述输出端处的电压。
2.根据权利要求1所述的移位寄存器单元，其特征在于，该移位寄存器单元中的晶体管全部为N型晶体管或者全部为P型晶体管。
3.根据权利要求2所述的移位寄存器单元，其特征在于，所述输出上拉模块包括第一晶体管和第一电容，所述第一晶体管的栅极连接所述第一节点，漏极连接所述第一外部时钟信号，源极连接所述输出端；所述第一电容的第一端连接所述第一节点，第二端连接所述输出端。
4.根据权利要求3所述的移位寄存器单元，其特征在于，所述输入模块包括第二晶体管和第三晶体管， 所述第二晶体管的栅极连接所述输入端，漏极连接所述第一外部扫描控制信号，源极连接所述第一节点； 所述第三晶体管的栅极连接所述复位端，漏极连接所述第一节点，源极连接所述第二外部扫描控制信号。
5.根据权利要求4所述的移位寄存器单元，其特征在于，所述下拉模块包括第六晶体管， 所述第六晶体管的栅极连接所述第二节点，漏极连接所述第一节点，源极连接所述低电平电压线。
6.根据权利要求5所述的移位寄存器单元，其特征在于，所述输出下拉模块包括第七晶体管、第八晶体管和第九晶体管， 所述第七晶体管的栅极连接所述第二节点，漏极连接所述输出端，源极连接所述低电平电压线； 所述第八晶体管的栅极连接所述输入端，漏极连接所述输出端，源极连接所述低电平电压线； 所述第九晶体管的栅极连接所述复位端，漏极连接所述输出端，源极连接所述低电平电压线。
7.根据权利要求2至6中任意一项所述的移位寄存器单元，其特征在于，所述下拉控制模块包括第四晶体管、第五晶体管和第二电容， 所述第四晶体管的栅极和漏极连接所述第二外部时钟信号，源极连接所述第二节点； 所述第五晶体管的栅极连接所述第一节点，漏极连接所述第二节点，源极连接所述低电平电压线； 所述第二电容的第一端连接所述第二节点，第二端连接所述低电平电压线。
8.根据权利要求7所述的移位寄存器单元，其特征在于，所述下拉控制模块还包括第十晶体管， 所述第十晶体管的栅极和漏极连接扫描起始信号，源极连接所述第二节点。
9.一种栅极驱动电路，其特征在于，包括至少一级如权利要求1至8中任意一项所述的移位寄存器单元； 第一外部扫描控制信号线向每一级移位寄存器单元提供第一外部扫描控制信号，第二外部扫描控制信号线向每一级移位寄存器单元提供第二外部扫描控制信号； 第一时钟信号线向奇数级移位寄存器单元提供所述第一外部时钟信号，第二时钟信号线向偶数级移位寄存器单元提供所述第一外部时钟信号，第三时钟信号线向奇数级移位寄存器单元提供所述第二外部时钟信号，第四时钟信号线向偶数级移位寄存器单元提供所述第二外部时钟信号； 第一级移位寄存器单元的输入端和最后一级移位寄存器单元的复位端连接扫描起始信号，除此之外: 每一级移位寄存器单元的输入端连接上一级移位寄存器单元的输出端，每一级移位寄存器单元的复位端连接下一级移位寄存器单元的输出端。
10.一种显示面板，其特征在于，该显示面板包括如权利要求9所述的栅极驱动电路。
【文档编号】G11C19/28GK204189456SQ201420681708
【公开日】2015年3月4日 申请日期:2014年11月12日 优先权日:2014年11月12日
【发明者】吴博, 邓银, 祁小敬, 谭文 申请人:京东方科技集团股份有限公司, 成都京东方光电科技有限公司