本发明涉及具备存储晶体管的半导体装置。
背景技术：
作为能用作ROM(只读存储器)的存储元件，以往，已提出使用具有晶体管结构的元件(以下，称为“存储晶体管”。)。
例如专利文献1公开了具有MOS晶体管结构的非易失性的存储晶体管。在该存储晶体管中，通过对栅极绝缘膜施加高电场而使其绝缘击穿来进行写入。另外，专利文献2公开了利用通过对栅极施加规定的写入电压而产生的阈值电压的变化的存储晶体管。
另一方面，本申请的申请人在专利文献3中提出了能比以往降低功耗的新型的非易失性存储晶体管。该存储晶体管将金属氧化物半导体用于活性层(沟道)，利用由漏极电流产生的焦耳热，能不可逆地变为与栅极电压无关地表现出欧姆电阻特性的电阻体状态。如果使用这样的存储晶体管，则能使得用于写入的电压低于专利文献1、2中的电压。此外，在本说明书中，将使该存储晶体管的金属氧化物半导体变为电阻体状态的动作称为“写入”。另外，将从存储晶体管读出在漏极‐源极间流动的电流的动作称为“读出”，将从存储晶体管读出的电流称为“读出电流”。该存储晶体管在写入后金属氧化物半导体会变为电阻体，因此不会作为晶体管进行动作，但在本说明书中，在变为电阻体后也将其称为“存储晶体管”。同样，在变为电阻体后，也使用构成晶体管结构的栅极电极、源极电极、漏极电极、活性层、沟道区域等称呼。
专利文献3记载了将存储晶体管形成于例如液晶显示装置的有源矩阵基板。
现有技术文献
专利文献
专利文献1：美国专利第6775171号说明书
专利文献2：特开平11-97556号公报
专利文献3：国际公开第2013/080784号
技术实现要素：
发明要解决的问题
本发明的发明人进行了研究后发现，在专利文献3的存储晶体管中，当在写入时将向存储晶体管的漏极‐源极间施加的电压(写入电压)设定在存储晶体管的饱和区域时，存储晶体管的活性层中的漏极电极的附近会局部产生焦耳热，在漏极电极的附近，金属氧化物的组分有可能局部发生变化。仅活性层的一部分低电阻化，因此，在读出时，来自存储晶体管的读出电流可能下降。其结果是，检测读出电流的传感放大器的输出电压变得不稳定，读出动作余量有可能下降。这可能成为导致半导体装置的可靠性下降的因素。
本发明的实施方式的目的在于，通过抑制来自存储晶体管的读出电流的下降，增大传感放大器的读出动作余量，确保半导体装置的可靠性。
用于解决问题的方案
本发明的实施方式的半导体装置具备：至少1个存储单元；以及写入控制电路，其对向上述至少1个存储单元的写入进行控制，上述至少1个存储单元包含具有活性层的存储晶体管，上述活性层含有金属氧化物，上述存储晶体管是能从漏极电流Ids依赖于栅极‐源极间电压Vgs的半导体状态不可逆地变为漏极电流Ids不依赖于栅极‐源极间电压Vgs的电阻体状态的晶体管，在将上述存储晶体管的阈值电压设为Vth，将上述存储晶体管的漏极‐源极间电压设为Vds时，上述写入控制电路以满足Vgs≥Vds+Vth的方式对施加到上述存储晶体管的漏极电极、源极电极以及栅极电极的电压进行控制，由此进行向上述存储晶体管的写入。
在某实施方式中，上述至少1个存储单元是多个存储单元，上述多个存储单元包含：包含处于半导体状态的存储晶体管S的存储单元；以及包含处于电阻体状态的存储晶体管R的存储单元。
在某实施方式中，上述金属氧化物含有第1金属元素，上述存储晶体管R的上述活性层比上述存储晶体管S的上述活性层含有更多金属状态的上述第1金属元素。
在某实施方式中，与上述活性层中的沟道区域的源极侧相比，漏极侧存在更多上述金属状态的第1金属元素。
在某实施方式中，上述存储晶体管具有：栅极电极；上述活性层；第1绝缘层，其配置在上述栅极电极与上述活性层之间；以及第2绝缘层，其位于与上述第1绝缘层相反的一侧，上述第2绝缘层与上述活性层的表面接触，上述金属状态的第1金属元素存在于上述活性层与上述第2绝缘层的界面。
在某实施方式中，上述金属状态的第1金属元素存在于上述活性层的内部。
在某实施方式中，上述金属氧化物至少含有In，上述金属状态的第1金属元素是In。
在某实施方式中，上述存储晶体管R的上述活性层比上述存储晶体管S的上述活性层含有更多空位。
在某实施方式中，上述存储晶体管R的上述活性层含有存在于上述漏极电极的附近的空位。
在某实施方式中，在上述存储晶体管R的上述活性层中的沟道区域与上述存储晶体管S的上述活性层中的沟道区域中，上述金属氧化物的组分不同。
在某实施方式中，上述活性层含有第1金属元素和第2金属元素，第1金属元素具有比第2金属元素高的标准电极电位，在上述存储晶体管R的上述活性层所包含的离子状态的全部金属元素中的离子状态的上述第2金属元素的含有率大于在上述存储晶体管S的上述活性层所包含的离子状态的全部金属元素中的离子状态的上述第2金属元素的含有率。
在某实施方式中，上述活性层含有第1金属元素和第2金属元素，第1金属元素具有比第2金属元素高的标准电极电位，在上述存储晶体管R的上述活性层所包含的离子状态的全部金属元素中的离子状态的上述第1金属元素的含有率小于在上述存储晶体管S的上述活性层所包含的离子状态的全部金属元素中的离子状态的上述第1金属元素的含有率。
在某实施方式中，上述金属氧化物至少含有In和Ga，上述第1金属元素是In，上述第2金属元素是Ga。
在某实施方式中，上述金属氧化物含有In、Ga以及Zn。
在某实施方式中，上述金属氧化物含有结晶质部分。
在某实施方式中，在上述存储晶体管的上述活性层的上方未形成有机绝缘膜。
在某实施方式中，电子设备具备上述的任一半导体装置。
本发明的实施方式的写入方法是具备存储单元的半导体装置的写入方法，上述存储单元包含具有活性层的存储晶体管，上述活性层含有金属氧化物，上述存储晶体管是能从漏极电流Ids依赖于栅极‐源极间电压Vgs的半导体状态不可逆地变为漏极电流Ids不依赖于栅极‐源极间电压Vgs的电阻体状态的晶体管，上述半导体装置的写入方法包含以下工序：在将上述存储晶体管的阈值电压设为Vth，将上述存储晶体管的漏极‐源极间电压设为Vds时，以满足Vgs≥Vds+Vth的方式对上述存储晶体管的漏极电极、源极电极以及栅极电极施加电压，由此进行向上述存储晶体管的写入。
发明效果
根据本发明的一个实施方式，在存储晶体管的线性区域中向存储晶体管进行写入，因此，存储晶体管的漏极‐源极间会产生均匀的焦耳热，金属氧化物的组分在漏极‐源极间会均匀地变化。其结果是，能够抑制读出电流的下降，增大传感放大器的读出动作余量，能够确保半导体装置的可靠性。
附图说明
图1是示出写入电压Vds、栅极电压Vgs以及存储晶体管的阈值电压Vth与读出电流的关系的图。
图2(a)是示出第1实施方式的半导体装置1001中的存储晶体管10A和电路用晶体管10B的截面图，(b)和(c)分别是存储晶体管10A和电路用晶体管10B的平面图。
图3(a)是例示构成第1实施方式的存储电路3001的单个存储单元的图，(b)是示出存储电路3001的构成的框图。
图4(a)是第1实施方式的有源矩阵基板1002的平面图，(b)是例示使用了有源矩阵基板1002的显示装置2001的截面图。
图5是例示液晶显示装置2001的块构成的图。
图6(a)～(d)分别是示出构成非易失性存储装置60a～60c的存储单元、液晶显示装置2001的像素电路、栅极驱动器76以及栅极驱动器76中的一级的构成的概略图。
图7是用于说明第1实施方式的半导体装置(有源矩阵基板1002)的制造方法的工序图，(a)和(b)是截面图，(c)是俯视图。
图8是用于说明第1实施方式的半导体装置(有源矩阵基板1002)的制造方法的工序图，(a)和(b)是截面图，(c)是俯视图。
图9是用于说明第1实施方式的半导体装置(有源矩阵基板1002)的制造方法的工序图，(a)和(b)是截面图，(c)是俯视图。
图10是用于说明第1实施方式的半导体装置(有源矩阵基板1002)的制造方法的工序图，(a)和(b)是截面图，(c)是俯视图。
图11(a)和(b)是例示第1实施方式的半导体装置(集成电路)2002的电路框图和示出半导体装置的一部分的截面图。
图12(a)是示出存储晶体管10A的初始状态(半导体状态)时的Ids-Vgs特性的图，(b)是示出存储晶体管10A的初始状态下的Ids-Vds特性的图。
图13(a)是示出存储晶体管10A的电阻体状态下的Ids-Vgs特性的图，(b)是示出存储晶体管10A的电阻体状态下的Ids-Vds特性的图。
图14是将写入前后的存储晶体管10A在Vgs＝0V的情况下的原点附近的Ids-Vds特性放大示出的图。
图15是将写入前后的存储晶体管10A的Ids-Vgs特性重叠示出的图。
图16是示出写入前后的存储晶体管10A的微分电阻(dVds/dIds，单位：Ωμm)与漏极电压Vds的关系的图。
图17是示出存储晶体管10A的写入时间(单位：毫秒)与单位漏极电流(单位：A/μm)的关系的一例的图。
图18(a)和(b)是例示第1实施方式中的其它存储晶体管的构成的平面图和截面图。
图19(a)和(b)分别是示出第2实施方式的半导体装置的存储晶体管10A的平面图和截面图。
图20是用于说明第2实施方式的半导体装置(有源矩阵基板1003)的制造方法的工序图，(a)和(b)是截面图，(c)是俯视图。
图21是用于说明第2实施方式的半导体装置(有源矩阵基板1003)的制造方法的工序图，(a)和(b)是截面图，(c)是俯视图。
图22是用于说明第2实施方式的半导体装置(有源矩阵基板1003)的制造方法的工序图，(a)和(b)是截面图，(c)是俯视图。
图23是用于说明第2实施方式的半导体装置(有源矩阵基板1003)的制造方法的工序图，(a)和(b)是截面图，(c)是俯视图。
图24(a)和(b)分别是示出第3实施方式的半导体装置的存储晶体管10A的平面图和截面图。
图25是用于说明第3实施方式的半导体装置(有源矩阵基板1004)的制造方法的工序图，(a)和(b)是截面图，(c)是俯视图。
图26是用于说明第3实施方式的半导体装置(有源矩阵基板1004)的制造方法的工序图，(a)和(b)是截面图，(c)是俯视图。
图27是用于说明第3实施方式的半导体装置(有源矩阵基板1004)的制造方法的工序图，(a)和(b)是截面图，(c)是俯视图。
图28(a)和(b)是例示本发明的实施方式中的其它存储晶体管的构成的平面图和截面图。
图29(a)～(c)是例示本发明的实施方式中的其它半导体装置的构成的截面图。
图30是示意性示出在线性区域中进行写入后的存储晶体管的金属氧化物的状态的图。
具体实施方式
本发明的发明人关于在具备专利文献3所公开的存储晶体管的半导体装置中用于抑制来自存储晶体管的读出电流的下降的写入电压的条件进行了反复研究。具体来说，本发明的发明人调查了写入时的存储晶体管的栅极‐源极间的电压Vgs、漏极‐源极间的电压Vds以及存储晶体管的阈值电压Vth与读出电流的关系。
图1示出写入电压Vds、栅极电压Vgs以及存储晶体管的阈值电压Vth与读出电流的关系。横轴表示由Vgs-Vds-Vth得到的电压值，纵轴表示每单位沟道宽度的读出电流的值(A/μm)。
在此，在一般的晶体管的电特性(漏极‐源极间的电压Vds与漏极电流Ids的关系)中，能够确认到“线性区域”和“非线性区域”。“线性区域”是漏极电流Ids会根据漏极‐源极间的电压Vds的变化而变化的区域，“饱和区域”是漏极电流Ids大致恒定而不会依赖于漏极‐源极间的电压Vds的变化的区域。另外已知，当关注电压Vds时，满足Vds≤Vgs-Vth的区域为线性区域，满足Vds＞Vgs-Vth的区域为饱和区域。这样，在一般的晶体管中，根据Vds与Vgs-Vth的大小关系，以Vgs-Vth为边界区分为线性区域和饱和区域。因此，在图1中，Vgs-Vds-Vth≥0的区域表示线性区域，Vgs-Vds-Vth＜0的区域表示饱和区域。
在图1中，将写入时的漏极‐源极间的电压Vds设定为20～30V，在线性区域中进行写入，然后在读出时将漏极‐源极间的电压Vds设定为10V，将栅极‐源极间的电压Vgs设定为-10V，测定了读出电流，将结果用“◆”标出。另外，将写入时的漏极‐源极间的电压Vds设定为20～30V，在饱和区域中进行写入，然后在读出时将漏极‐源极间的电压Vds设定为10V，将栅极‐源极间的电压Vgs设定为-10V，测定了读出电流，将结果用“■”标出。此外，读出时的电压Vds不限于10V，电压Vgs不限于-10V。从低功耗的观点出发，电压Vds、Vgs越小越好，例如，电压Vds可设定为0.1V。
当研究图1所示的结果时，能得到如下发现。
首先可知，在线性区域中进行了写入的情况下的读出电流大于在饱和区域中进行了写入的情况下的读出电流。考虑其理由如下。
在存储晶体管的饱和区域进行了写入的情况下，存储晶体管的金属氧化物层中的漏极电极的附近会产生局部焦耳热，因此，仅在漏极电极的附近，金属氧化物的组分会发生变化。而另一方面，在线性区域中进行了写入的情况下，存储晶体管的漏极‐源极间整体上会均匀地产生焦耳热，金属氧化物的组分在整个沟道区域中会均匀地变化，整个沟道区域会低电阻化。
这样，与在饱和区域进行写入的情况相比，在线性区域中进行写入的情况下能抑制读出电流的下降，增大传感放大器的读出动作余量。
本发明的发明人基于上述发现，找出了能够抑制来自存储晶体管的读出电流的下降的写入电压的条件，达到了本发明。
以下，参照附图具体说明本发明的半导体装置的实施方式。
(第1实施方式)
本发明的半导体装置的第1实施方式在同一基板上具备第1薄膜晶体管和第2薄膜晶体管。第1薄膜晶体管是作为存储元件发挥功能的存储晶体管。第2薄膜晶体管不作为存储元件发挥功能，是构成电路的晶体管。在本说明书中，将这样的晶体管称为“电路用晶体管”，与存储晶体管区分开。
图2(a)是示出本实施方式的半导体装置1001的存储晶体管(第1薄膜晶体管)10A和电路用晶体管(第2薄膜晶体管)10B的截面图。图2(b)和(c)分别是存储晶体管10A和电路用晶体管10B的平面图。图2(a)示出沿图2(b)的I-I’线和图2(c)的II-II’线的截面结构。
半导体装置1001具备基板1、支撑于基板1的存储晶体管10A以及支撑于基板1的电路用晶体管10B。电路用晶体管10B只要是构成电路的电路元件即可，其用途没有限定。另外，这些晶体管10A、10B也可以具有含有共同的金属氧化物的活性层(氧化物半导体层)7A、7B。
存储晶体管10A是能从漏极电流Ids依赖于栅极电压Vgs的状态(称为半导体状态。)不可逆地变为漏极电流Ids不依赖于栅极电压Vgs的状态(称为电阻体状态。)的非易失性存储元件。漏极电流Ids是流过存储晶体管10A的漏极‐源极间的电流，栅极电压Vgs是栅极‐源极间的电压。
上述的状态变化例如是通过对半导体状态(初始状态)的存储晶体管10A的漏极‐源极间施加规定的写入电压Vds而产生的。通过施加写入电压Vds，活性层7A之中的形成沟道的部分(沟道区域)7cA会流过电流，产生焦耳热。由于该焦耳热，活性层7A之中的沟道区域7cA被低电阻化。其结果是，成为不依赖于栅极电压Vgs地表现出欧姆电阻特性的电阻体状态。氧化物半导体的低电阻化的产生原因当前在探究中，但考虑这是由以下原因所致：焦耳热导致氧化物半导体中所包含的氧扩散到了沟道区域7cA的外部，使得沟道区域7cA中的氧欠缺增加而产生了作为载流子的电子。此外，能产生这样的状态变化的存储晶体管已记载于来自本申请的申请人的专利文献3、作为来自本申请的申请人的未公开的专利申请的特愿2012-137868号和特愿2012-231480号。为了参考，本说明书援引它们的全部公开内容。
半导体装置1001也可以具有多个存储晶体管10A。在本实施方式中，在线性区域中进行写入。在该情况下，写入后的多个存储晶体管10A例如包含半导体状态的存储晶体管S和电阻体状态的存储晶体管R。存储晶体管R成为了写入对象的存储晶体管，存储晶体管S是未成为写入对象的存储晶体管。
＜金属氧化物的组分＞
本发明的发明人在写入前后对存储晶体管的金属氧化物中的组分进行了分析，结果确认了存储晶体管的金属氧化物由于写入而发生了变化。以下，说明分析结果的一例。
作为样品，使用了含有金属氧化物的存储晶体管，上述金属氧化物含有In(铟)、Ga(镓)、Zn(锌)。主要对沟道区域的中央附近的金属氧化物的组分(写入前后)进行了分析。例如，能够使用俄歇电子分光法对金属氧化物的组分进行分析。
在此，先定义本说明书中的金属元素的“含有率”。金属元素的“含有率”是指离子状态的各金属元素在活性层所包含的离子状态的全部金属元素中的比率。确认了在分析所使用的样品中，在写入前，在沟道区域的中央附近，In的含有率为0.29，Ga的含有率为0.33，Zn的含有率为0.37。
而另一方面，确认了在线性区域中进行写入后，在沟道区域的中央附近，In的含有率为0.10，Ga的含有率为0.54，Zn的含有率为0.35。由此可知，写入后的活性层的离子状态的In的含有率比写入前的活性层的离子状态的In的含有率减少了，写入后的活性层的离子状态的Ga的含有率比写入前的活性层的离子状态的Ga的含有率增加了。
另外，也确认了金属状态的In由于写入而增加了。此外，上述的分析结果是一例，根据写入条件的不同，In、Ga的含有率可能会变化。
本发明的发明人对分析结果进行了研究，得到了如下发现。在此，参照图30来说明所得到的发现。
图30示意性示出在线性区域中进行写入后的存储晶体管的金属氧化物的状态。
(1)存储晶体管R中的活性层比存储晶体管S中的活性层含有更多金属状态的In。其原因当前在探究中，但考虑这是由以下原因所致：焦耳热导致In与氧的结合变弱，使得原本与In结合的氧的一部分扩散到了沟道区域的外部。
(2)金属状态的In还析出到活性层与第2绝缘层(保护膜)的界面以及活性层的内部。特别是，确认了在沟道区域中含有更多金属状态的In。考虑其原因是由于在沟道区域中产生了焦耳热，使得原本与In结合的氧的一部分扩散到了沟道区域的外部。
(3)存储晶体管R中的活性层比存储晶体管S中的活性层含有更多空位。另外，存储晶体管R中的活性层含有存在于漏极电极的附近的空位。考虑这是由于金属状态的In的析出、氧欠缺而产生的。
(4)在存储晶体管R的活性层中的沟道区域与存储晶体管S的活性层中的沟道区域中，金属氧化物(含有In、Ga以及Zn)的组分不同。考虑其原因是由于在沟道区域中产生了焦耳热和电子迁移。
(5)存储晶体管R的活性层中的离子状态的Ga的含有率大于存储晶体管S的活性层中的离子状态的Ga的含有率。另外，存储晶体管R的活性层中的离子状态的In的含有率小于存储晶体管S的活性层中的离子状态的In的含有率。考虑其原因是由于焦耳热导致In与氧的结合变弱，使得一部分的In作为金属状态的In析出了。
而且，当综合这些发现时可以想到，在线性区域中进行写入的情况下来自存储晶体管的读出电流变大的原因是由于在活性层之中特别是整个沟道区域中金属状态的In析出，使得沟道区域整体的电阻率下降了。
另外可以想到，在写入前的存储晶体管的活性层所包含的金属氧化物以1：1：1的组分比含有In、Ga以及Zn的情况下，在存储晶体管R的活性层中离子状态的Ga的含有率最大，离子状态的In的含有率最小(Ga＞Zn＞In)。
另外可以想到，由于在漏极侧会产生更大的焦耳热，因此，与沟道区域中的源极侧相比，漏极侧会析出更多金属状态的In。
以上以作为In、Ga、Zn的三元氧化物的金属氧化物为例而示出了组分的分析结果，在金属氧化物例如是In、Ga、Sn的三元氧化物的情况下或In、Zn的二元氧化物的情况下，也能得到同样的分析结果。
可以想到在金属氧化物含有2种以上的金属元素的情况下，标准电极电位较高的金属元素更容易在金属氧化物中作为金属析出。标准电极电位越低，则金属元素越容易被离子化，越容易被氧化。在活性层含有第1金属元素和第2金属元素且第1金属元素具有比第2金属元素高的标准电极电位的情况下，第1金属元素与第2金属元素相比，更容易从离子状态变为金属状态。
根据以上的研究，能得到如下发现。
(6)存储晶体管R的活性层可能比存储晶体管S的活性层含有更多金属状态的第1金属元素。与沟道区域中的源极侧相比，漏极侧可能存在更多金属状态的第1金属元素，在活性层与第2绝缘层(保护膜)的界面以及活性层的内部也可能存在金属状态的第1金属元素。
(7)存储晶体管R的活性层中的离子状态的第2金属元素的含有率可能大于存储晶体管S的活性层中的离子状态的第2金属元素的含有率，存储晶体管R的活性层中的离子状态的第1金属元素的含有率可能小于存储晶体管S的活性层中的离子状态的第1金属元素的含有率。
＜晶体管10A、10B的结构＞
在此，说明各晶体管10A、10B的更具体的结构。
存储晶体管10A具有：活性层7A，其含有氧化物半导体；栅极电极3A；栅极绝缘膜5，其配置在活性层7A与栅极电极3A之间；其它绝缘膜(未图示)，其与位于栅极绝缘膜5与活性层7A的界面的相反侧的活性层7A的面接触；源极电极9sA，其以与活性层7A的一部分接触的方式配置；以及漏极电极9dA，其以与活性层7A的其它一部分接触的方式配置。从基板1的法线方向观看时，活性层7A的至少一部分以隔着栅极绝缘膜5与栅极电极3A重叠的方式配置。此外，活性层7A与源极电极9sA及漏极电极9dA只要是电连接的即可，也可以不直接接触。将活性层7A之中的与源极电极9sA接触的区域(或者与其电连接的区域)称为“源极接触区域”，将与漏极电极9dA接触的区域(或者与其电连接的区域)称为“漏极接触区域”。从基板1的法线方向观看时，与栅极电极3A隔着栅极绝缘膜5重叠且活性层7A之中的位于源极接触区域与漏极接触区域之间的区域成为沟道区域7cA。
在本实施方式中，整个活性层7A与栅极电极3A重叠，活性层7A与源极电极9sA及漏极电极9dA直接接触。在这种情况下，存储晶体管10A的沟道长度在从基板1的法线方向观看时，相当于活性层7A上的源极电极9sA与漏极电极9dA的间隙部分的沟道方向的长度。沟道宽度相当于上述间隙部分的与沟道方向正交的方向的长度。
另外，在图示的例子中，从基板1的法线方向观看时，漏极电极9dA和源极电极9sA之中的一方电极(在此为漏极电极9dA)在活性层7A上具有凹部，另一方电极(在此为源极电极9sA)在漏极电极9dA的凹部内与漏极电极9dA空开间隔配置。因此，位于源极电极9sA和漏极电极9dA之间的沟道区域7cA具有U字形状。在这种情况下，如图2(b)所示，位于源极电极9sA与漏极电极9dA之间的间隙部分的宽度为沟道长度。另外，沟道区域7cA之中的离源极电极9sA的距离等于离漏极电极9dA的距离的线的长度(将源极电极9sA与漏极电极9dA在活性层7A上的相隔距离的二等分点相连的线的长度)为沟道宽度。
电路用晶体管10B具有：活性层7B；栅极电极3B；栅极绝缘膜5，其位于活性层7B与栅极电极3B之间；源极电极9sB，其以与活性层7B的一部分接触的方式配置；以及漏极电极9dB，其以与活性层7A的其它一部分接触的方式配置。此外，如上所述，活性层7B也可以包含与活性层7A共同的氧化物半导体。从基板1的法线方向观看时，栅极电极3B以与活性层7B的至少一部分重叠的方式配置。与上述的存储晶体管10A同样地，活性层7B具有：与源极电极9sB接触(或者电连接)的源极接触区域；与漏极电极9dB接触(或者电连接)的漏极接触区域；以及沟道区域7cB。沟道区域7cB是从基板1的法线方向观看时与栅极电极3B隔着栅极绝缘膜5重叠且活性层7B之中的位于源极接触区域与漏极接触区域之间的区域。在图示的例子中，电路用晶体管10B的沟道长度是活性层7B上的源极电极9sB与漏极电极9dB的间隙部分的沟道方向的长度，沟道宽度是间隙部分的与沟道方向正交的方向的长度。
在本实施方式中，存储晶体管10A和电路用晶体管10B的栅极电极3A、3B是由共同的栅极用导电膜形成的。另外，存储晶体管10A的栅极绝缘膜5延伸设置到电路用晶体管10B，也作为电路用晶体管10的栅极绝缘膜发挥功能。存储晶体管10A和电路用晶体管10B的源极电极9sA、9sB和漏极电极9dA、9dB是由共同的源极用导电膜形成的。由此，能够利用共同的工艺形成电路用晶体管10B和存储晶体管10A，因此，能够减少制造工序数。
此外，在图2所示的例子中，存储晶体管10A的沟道区域7cA的平面形状是U字形，但也可以是矩形。同样，电路用晶体管10B的沟道区域7cB的平面形状是矩形，但也可以是U字形。不过可以想到，在沟道区域为U字形状的情况下，能够更高效地将由写入电流产生的焦耳热用于沟道区域的低电阻化(写入)。
另外，存储晶体管10A和电路用晶体管10B不限于底栅结构，也可以具有顶栅结构。不过，当存储晶体管10A和电路用晶体管10B具有同样的结构时，能够利用共同的工艺形成这些晶体管10A、10B。
成为存储晶体管10A和电路用晶体管10B的活性层7A、7B的氧化物半导体膜例如是In-Ga-Zn-O系半导体膜。在此，In-Ga-Zn-O系半导体是In(铟)、Ga(镓)、Zn(锌)的三元氧化物，In、Ga以及Zn的比例(组分比)没有特别限定，例如包括In：Ga：Zn＝2：2：1、In：Ga：Zn＝1：1：1、In：Ga：Zn＝1：1：2等。在本实施方式中，活性层7A、7B也可以是按例如In：Ga：Zn＝1：1：1的比例含有In、Ga、Zn的In-Ga-Zn-O系半导体层。
具有In-Ga-Zn-O系半导体层的TFT具有高迁移率(超过a-SiTFT20倍)和低漏电流(与a-SiTFT相比不到其100分之1)。如果使用In-Ga-Zn-O系半导体层，则能大幅削减显示装置的功耗。
In-Ga-Zn-O系半导体可以是非晶态的，也可以含有结晶质部分。作为结晶质In-Ga-Zn-O系半导体，也可以使用c轴与层面大致垂直地取向的结晶质In-Ga-Zn-O系半导体。这样的In-Ga-Zn-O系半导体的结晶结构例如已公开于特开2012-134475号公报。为了参考，本说明书援引特开2012-134475号公报的全部公开内容。
作为氧化物半导体膜，也可以不是使用In-Ga-Zn-O系半导体，而是使用能利用焦耳热产生低电阻化的其它半导体膜。例如可以使用含有NiO、SnO2、TiO2、VO2、In2O3、SrTiO3的半导体膜。或者，还能够使用Zn-O系半导体(ZnO)、In-Zn-O系半导体(IZO(注册商标))、Zn-Ti-O系半导体(ZTO)、Cd-Ge-O系半导体、Cd-Pb-O系半导体、CdO(氧化镉)、Mg-Zn-O系半导体、In-Sn-Zn-O系半导体(例如In2O3-SnO2-ZnO)、In-Ga-Sn-O系半导体等。而且，还可以使用向这些氧化物半导体添加了各种杂质的膜。
＜存储晶体管10A的动作＞
存储晶体管10A例如是对半导体状态(初始状态)分配逻辑值“0”，对电阻体状态分配逻辑值“1”，从而在半导体状态下能用于非易失性地存储信息的存储电路。以下，说明构成存储电路的单个存储单元的构成和动作的一例。
图3(a)是例示构成存储电路的单个存储单元的图。如图3(a)所示，存储单元例如具有：存储晶体管10A；以及与存储晶体管10A串联连接的用于选择存储单元的晶体管(称为“选择晶体管”。)10D。
选择晶体管10D的结构没有特别限定，也可以具有由与存储晶体管10A的活性层相同的氧化物半导体膜形成的活性层。由此，能够利用共同的工艺简便地制造存储晶体管10A和选择晶体管10D。在这种情况下，图2所示的电路用晶体管10B包含选择晶体管10D。
在图3(a)所示的存储单元中，通过对选择晶体管10D施加栅极电压而使其成为导通状态，能对存储晶体管10A进行写入或者读出动作。
向存储晶体管10A的写入是在期间(写入时间)Tpp的时间段内在线性区域中进行的。具体来说，是以满足Vgs≥Vds+Vth的方式对存储晶体管的漏极电极、源极电极以及栅极电极施加电压从而进行的。其间，选择晶体管10D的源极电极连接到固定电压(例如接地)。由此，在期间Tpp的时间段内，写入电流Ipp流过存储晶体管10A的沟道区域。由于写入电流Ipp，漏极‐源极间会产生均匀的焦耳热，氧化物半导体的组分在漏极‐源极间能均匀地变化。其结果是，沟道区域成为低电阻化的电阻体状态。此外，选择晶体管10D的源极电极当然也是只要固定于基准电压Vss即可，这自不必说。
存储晶体管10A的读出能够通过调查在存储晶体管10A的漏极‐源极间施加规定的电压从而流过的电流(读出电流)对栅极电压依赖性来进行。具体来说，当将流到处于半导体状态的存储晶体管10A的读出电流设为It时，能够利用读出时的读出电流Ir与电流It之比容易地判别。此外，当将读出时的栅极电压Vgs设定在规定的电压范围内(例如约0.5V以下)时，读出电流It与读出电流Ir之差大，因此，能够更容易判别存储晶体管10A的状态。
＜半导体装置的构成＞
以下，参照附图来说明本实施方式的半导体装置的更具体的构成。
＜存储电路的构成＞
首先，参照图3(b)来说明具备多个存储单元的存储电路3001的构成。
图3(b)示出在行方向和列方向上配置有多个存储单元的存储电路3001的构成例。在存储电路3001中，多个存储单元配置于行方向和列方向。此外，多个存储单元也可以仅配置于行方向，还可以仅配置于列方向。
存储电路3001典型的是具备：多个存储单元；第1多个字线PL；第2多个字线WL；多个位线BL；字线解码器104；传感放大电路106；以及写入控制电路107。
在存储电路3001中，存储单元包含1个存储晶体管和2个选择晶体管。k个存储单元配置于列方向，l个存储单元配置于行方向。即，多个存储单元配置为k×l的矩阵状。此外，如图3(a)所示，存储单元也可以由1个存储晶体管和1个选择晶体管构成。或者，也可以是3个以上的选择晶体管相互并联连接且各选择晶体管与存储晶体管串联连接的构成。不过，通过将多个选择晶体管相互并联连接，能够抑制选择晶体管的电流驱动能力的下降。
第1多个字线PL包含k条字线PLn(n＝0，1，…，k-1)，第2多个字线WL包含k条字线WLn(n＝0，1，…，k-1)。另外，多个位线BL包含l条位线BLn(n＝0，1，…，l-1)。
配置于同一行的存储单元中的存储晶体管10A的栅极电极经由与各行对应的字线PLn连接到写入控制电路107。另外，配置于同一行的存储单元中的2个选择晶体管的栅极电极经由与各行对应的字线WLn连接到字线解码器104。配置于同一列的存储单元中的存储晶体管10A的漏极电极经由与各列对应的位线BLn连接到写入控制电路107和传感放大电路106。存储单元中的各选择晶体管的源极电极连接到基准电压线(未图示)。此外，如上所述，在本实施方式中，基准电压为接地电平的电压。
写入控制电路107包含位线电压控制电路102、位线解码器103以及写入电压控制电路105。写入控制电路107控制向存储单元的写入。
位线电压控制电路102以满足Vgs≥Vds+Vth的方式生成写入时所需要的写入电压Vpp(Vds)，将生成的电压Vpp提供给位线解码器103。另外，位线电压控制电路102生成读出时所需要的读出漏极电压Vdr，将生成的电压提供给位线解码器103。
位线解码器103将从外部输入的地址解码而选择与作为写入或者读出对象的1个或者多个存储单元连接的1个或者多个位线BL。位线解码器103将写入电压Vpp或者读出漏极电压Vdr施加到所选择的位线BLn，将非选择位线电压(例如，基准电压Vss)施加到未选择的位线BLn。
字线解码器104将从外部输入的地址解码而选择与作为写入对象的1个或者多个存储单元连接的1个或者多个字线WL。另外，选择与作为读出对象的1个或者多个存储单元连接的1个字线WL。字线解码器104控制各字线WL而使所选择的存储单元中的选择晶体管导通，使未选择的存储单元中的选择晶体管截止。具体来说，字线解码器104对与所选择的存储单元连接的字线WLn施加选择晶体管会成为导通的高电平的栅极电压(例如，写入电压Vpp)。另外，字线解码器104对未选择的其余的字线WLn施加选择晶体管会成为截止的低电平的电压VL。
写入电压控制电路105将从外部输入的地址解码而选择与作为写入对象的1个或者多个存储单元连接的1个或者多个字线PLn。写入电压控制电路105在写入时以满足Vgs≥Vds+Vth的方式生成写入栅极电压Vgs，将生成的栅极电压Vgs施加到所选择的字线PLn。另外，写入电压控制电路105将低电平的电压VL施加到未选择的字线PLn。
另外，写入电压控制电路105在读出时将存储晶体管10A不会成为导通状态的低电平的电压VL(例如，读出漏极电压Vdr)施加到所有的字线PLn。
位线电压控制电路102和写入电压控制电路105在写入控制电路107内部电连接，位线电压控制电路102与写入电压控制电路105之间发送和接收表示电压Vds和Vgs的信息。由此，位线电压控制电路102以满足Vgs≥Vds+Vth的方式，基于来自写入电压控制电路105的电压Vgs的信息，生成电压Vds。写入电压控制电路105以满足Vgs≥Vds+Vth的方式，基于来自位线电压控制电路102的电压Vds的信息，生成电压Vgs。
传感放大电路106典型的是具备与位线BL的总数l相同的数量的传感放大器。传感放大电路106检测从所选择的位线BLn经由位线解码器103流到作为读出对象的存储单元的读出电流Ir。然后，判断作为读出对象的存储单元中的存储晶体管10A的状态是半导体状态(初始状态)还是电阻体状态。
此外，传感放大电路106所包含的传感放大器典型的是检测读出电流Ir的电流传感式，但也可以是读出的电流路径上的节点电压的电压传感式。另外，也可以取代经由位线BLn与位线解码器103连接的电路构成，而采用传感放大电路106与按每列独立设置的基准电压线VSL连接的电路构成。
此外，在图3(b)所示的存储电路3001中，写入控制电路107和字线解码器104是分别作为独立的电路构成的，但本发明的实施方式不限于此。例如，写入控制电路107和字线解码器104也可以由用于控制位线和字线的1个集成电路构成。在这种情况下，1个集成电路可以成为写入控制电路。
在向特定的存储单元的写入结束后，配置于行方向和列方向的多个存储单元包含：包含处于半导体状态的存储晶体管S的存储单元；以及包含处于电阻体状态的存储晶体管R的存储单元。
接着，说明存储电路3001的写入和读出动作的典型例。
在写入时，位线电压控制电路102以满足Vgs≥Vds+Vth的方式生成写入时所需要的写入电压Vpp(Vds)。位线解码器103将生成的写入电压Vpp施加到所选择的位线BLn。另外，写入电压控制电路105以满足Vgs≥Vds+Vth的方式生成写入时所需要的电压Vgs，将生成的电压Vgs施加到所选择的字线PLn。字线解码器104将与写入电压Vpp为相同电平的电压施加到所选择的字线WLn。未选择的位线BLn为浮游状态(高阻抗状态)，低电平的电压VL施加到未选择的字线PLn和WLn。此外，也可以对未选择的字线PLn施加与写入电压Vpp为相同电平的电压。
如此，在写入对象的存储单元中，按照上述的向存储晶体管10A的写入动作，进行向存储晶体管10A的写入动作。
在读出时，位线解码器103将读出所需要的电压施加到所选择的位线BLn，字线解码器104将高电平的电压施加到所选择的字线WLn。另外，写入电压控制电路105将存储晶体管不会成为导通的低电平的电压VL施加到所有的字线PLn。
在读出对象的存储单元中的存储晶体管10A为电阻体状态时，存储晶体管10A具有导电性，因此，即使对字线PLn施加了低电平的电压VL，电流也会经由位线BLn流到存储晶体管10A。
另一方面，在读出对象的存储单元中的存储晶体管10A为半导体状态即维持初始状态时，在对字线PLn施加了低电平的电压VL的情况下，存储晶体管10A成为截止状态，电流不会经由位线BLn流到存储晶体管10A。
这样，通过利用传感放大器检测读出电流的不同(读出电流之比)，能够检测出各存储单元的存储状态。
本实施方式能广泛应用于具备存储电路的电子设备。本实施方式的半导体装置只要具备至少1个存储晶体管10A即可，其用途、构成没有限定。例如，也可以是非易失性半导体存储装置、集成电路(IC，LSI)、液晶显示装置、有机EL显示装置等各种显示装置、各种显示装置所使用的有源矩阵基板。
在将本实施方式应用于显示装置的有源矩阵基板的情况下，也可以在有源矩阵基板的显示区域以外的区域(周边区域)设置包含存储晶体管10A的存储电路。在该情况下，电路用晶体管10B也可以是构成设置于周边区域的驱动电路等周边电路的电路用晶体管。
另外，也可以在周边区域内，形成作为电路元件的具有包含与存储晶体管10A的活性层共同的氧化物半导体的活性层的多个薄膜晶体管。
＜有源矩阵基板的构成＞
本实施方式能应用于例如液晶显示装置所使用的有源矩阵基板。
图4(a)是示出有源矩阵基板1002的一部分的平面图。有源矩阵基板1002具有：包含多个像素101的显示区域100；以及显示区域以外的区域(周边区域)200。
在显示区域100的各像素101中，形成有作为开关元件的薄膜晶体管(称为“像素用晶体管”。)10C。虽未图示，但在周边区域200中，以单片的方式形成有构成显示装置的多个电路(存储电路、驱动电路等)的至少一部分。将形成于周边区域200的电路称为“周边电路”。
在本实施方式中，存储晶体管10A例如用于形成于周边区域200的存储电路。另外，电路用晶体管10B是构成任一周边电路例如驱动电路的薄膜晶体管。此外，电路用晶体管10B也可以是设置于各像素的像素用晶体管10C。
在各像素101中设置有：沿像素的列方向延伸的源极配线S；沿像素的行方向延伸的栅极配线G；以及像素电极19。像素用晶体管10C配置在源极配线S与栅极配线G的交叉点的附近。在图示的例子中，在像素101中设置有由与栅极配线G相同的导电膜形成的电容配线CS。在电容配线CS上配置有电容部20。
在周边区域200中，设置有用于将栅极配线G或者源极配线S与外部配线连接的多个端子部201。源极配线S延伸至显示区域100的端部，与源极连接部9sg连接。源极连接部9sg电连接到由与栅极配线G相同的膜形成的栅极连接部3sg。将该连接部称为“源极/栅极连接部”30。栅极连接部3sg延伸至周边区域200，经由端子部(源极端子)201连接到例如源极驱动器(未图示)。另一方面，虽未图示，但栅极配线G也延伸至周边区域200，经由端子部(栅极端子)连接到例如栅极驱动器(未图示)。
在周边区域200中，以单片的方式形成有包含存储电路的多个周边电路(未图示)。也可以形成例如栅极驱动器、源极驱动器等驱动电路以及连接到各驱动电路的存储电路。存储电路包含图2所示的存储晶体管10A，存储电路或者其它周边电路包含图2所示的电路用晶体管10B。另外，形成于周边区域200的存储晶体管10A及电路用晶体管10B与形成于显示区域100的像素用晶体管10C也可以具有由共同的氧化物半导体膜形成的活性层。在该情况下，能利用共同的工艺制造这些晶体管10A～10C。
有源矩阵基板1002能应用于液晶显示装置等显示装置。例如，如图4(b)所示，液晶显示装置具备：有源矩阵基板1002；表面具有相对电极42的相对基板41；以及配置于它们之间的液晶层43。利用像素电极19和相对电极42按每个像素将电压施加到液晶层43，由此进行显示。
图5是例示使用了有源矩阵基板1002的液晶显示装置2001的块构成的图。图6(a)～(d)分别是示出构成非易失性存储装置60a～60c的存储单元、液晶显示装置2001的像素电路、栅极驱动器76以及栅极驱动器76中的一级的构成的概略图。
液晶显示装置2001具有包含多个像素的显示部71。显示部71与有源矩阵基板1002的显示区域100(图4(a))对应。在本实施方式中，在显示部71中，多个像素电路70排列为矩阵状。这些像素电路70通过源极线SL1～SLk、栅极线GL1～GLj以及辅助电容线CSL1～CSLj相互连接。
如图6(b)所示，各像素电路70具有像素用晶体管10C、液晶电容Clc、辅助电容Cs。像素用晶体管10C的源极电极与源极配线S连接，栅极电极与栅极配线G连接，漏极电极与像素电极(未图示)连接。由像素电极和共用电极COM形成了液晶电容Clc，由像素电极和电容配线CS形成了辅助电容Cs。
液晶显示装置2001还具备：与源极配线S电连接的源极驱动器75；与栅极配线G电连接的栅极驱动器76；与电容配线CS电连接的CS驱动器77；以及驱动共用电极的共用电极驱动电路74。这些驱动电路75、76、77、74连接到对定时、施加到源极配线S、栅极配线G、电容配线CS以及共用电极的电压进行控制的显示控制电路73和对这些电路提供电源的电源电路(未图示)。而且，源极驱动器75、栅极驱动器76以及显示控制电路73分别连接到非易失性存储装置60a、60b、60c。非易失性存储装置60a、60b、60c连接到共用存储器控制电路部61。
非易失性存储装置60a、60b、60c例如具有由多个存储单元排列为阵列状的构成。存储单元包含存储晶体管10A。存储单元也可以具有参照图3所述的构成。或者，也可以如图6(a)所例示的那样，具有取代图3所示的选择晶体管10D的并联连接的2个或者2个以上的选择晶体管10D、10E。
非易失性存储装置60a存储有显示面板的构成信息、固有ID等。这些非易失性存储装置60a所存储的信息由显示控制电路73参照，基于这些信息进行详细的显示控制方法的切换或者控制参数的最佳化。另外，固有ID等能从与显示面板连接的系统侧进行查询，用于显示面板的判别、最佳的驱动方法的选择等。显示控制电路73基于非易失性存储装置60a所存储的信息切换用于显示控制的电路，实现最佳显示的显示控制。
非易失性存储装置60b存储有栅极驱动器的冗余救济信息等、栅极驱动器的驱动所需要的构成参数的信息。同样地，非易失性存储装置60c存储有源极驱动器的冗余救济信息等、源极驱动器的驱动所需要的构成参数的信息。
非易失性存储装置60a、60b、60c的至少一部分和设置在显示部71以外的电路73、74、75、76、77、61的至少一部分以单片的方式形成于有源矩阵基板1002的周边区域200(图4(a))。
在本实施方式中，例如栅极驱动器76以单片的方式形成于有源矩阵基板。例如，如图6(c)所示，栅极驱动器76包括具有多级的移位寄存器410。在显示部71中形成有例如i行×j列的像素矩阵的情况下，以与这些像素矩阵的各行按1对1对应的方式具有i级的双稳态电路。
如图6(d)所示，移位寄存器410所包含的双稳态电路(移位寄存器410中的一级的构成)具备：10个薄膜晶体管MA、MB、MI、MF、MJ、MK、ME、ML、MN和MD；以及电容器CAP1。另外，该双稳态电路具备接收第1时钟CKA的输入端子、接收第2时钟CKB的输入端子、接收第3时钟CKC的输入端子、接收第4时钟CKD的输入端子、接收置位信号S的输入端子、接收复位信号R的输入端子、接收清除信号CLR的输入端子以及输出状态信号Q的输出端子。
在本实施方式中，例如，图6(d)所示的双稳态电路所包含的多个薄膜晶体管与非易失性存储装置60a～60c中的任一个所包含的存储晶体管10A具有由共同的氧化物半导体膜形成的活性层。双稳态电路所包含的薄膜晶体管中的至少1个与图2所示的电路用晶体管10B相当，并优选全部与图2所示的电路用晶体管10B相当。而且，存储晶体管10A的沟道长度(或者沟道长度/沟道宽度)也可以是图6(d)所示的双稳态电路所包含的多个薄膜晶体管和像素用晶体管10C的沟道长度(或者沟道长度/沟道宽度)的最小值以下，并优选小于最小值。
此外，在此以栅极驱动器76为例进行了说明，但在包含薄膜晶体管的其它电路以单片的方式形成的情况下也是同样的。关于显示控制电路73、共用电极驱动电路74、源极驱动器75以及CS驱动器77的详细的电路构成，与公知的液晶显示装置的构成大致是同样的，因此省略详细的说明。
在本实施方式中，只要是构成以单片的方式形成的电路的薄膜晶体管中的至少1个与参照图2所述的电路用晶体管10B相当即可。并优选：在有源矩阵基板1002上，在处于与包含存储晶体管10A的电路相同的电源域区域的所有的电路(连接到相同电源电路的电路)中，作为电路元件发挥功能的所有的薄膜晶体管均与电路用晶体管10B相当。而且，像素用晶体管10C也可以是电路用晶体管10B。此外，上述电路的一部分也可以形成在外置于有源矩阵基板1002的其它基板上。
接着，参照附图来说明有源矩阵基板1002的制造方法的一例。
图7～图10是用于说明有源矩阵基板1002的制造方法的工序图，各图的(a)和(b)是截面图，(c)是俯视图。在这些图中，分别示出了有源矩阵基板1002中的形成存储晶体管10A的区域R(10A)、形成电路用晶体管10B的区域R(10B)、形成电容部20的区域R(20)、形成栅极/源极接触部30的区域R(30)以及形成栅极/源极交叉部40的区域R(40)。栅极/源极交叉部40是指由与栅极配线或者栅极配线相同的导电膜形成的导电层和由与源极配线或者源极配线相同的导电膜形成的导电层隔着绝缘层交叉的部分。此外，在这些图中，为了方便，将晶体管10A、10B、电容部20等的形成区域并排示出，但它们的形成区域的配置不限于图示的配置。
首先，在基板1上，通过例如溅射法形成栅极用导电膜，通过周知的干式蚀刻法将其图案化。由此，如图7(a)～图7(c)所示，在栅极/源极接触部形成区域R(30)中形成栅极连接部3sg，在栅极/源极交叉部形成区域R(40)中形成栅极配线G，在存储晶体管形成区域R(10A)中形成栅极电极3A，在电容部形成区域R(20)中形成电容配线CS，在电路用晶体管形成区域R(10B)中形成栅极电极3B。将包含由栅极用导电膜形成的这些配线和电极的层称为“栅极配线层”。
作为基板1，能够使用例如玻璃基板等透明绝缘性基板。作为栅极用导电膜，也可以使用：例如铝(Al)、铬(Cr)、铜(Cu)、钽(Ta)、钛(Ti)、钼(Mo)或者钨(W)等的单层膜；将它们层叠2层以上的层叠膜；或者以上述的金属元素之中的2种以上的元素为成分的合金膜。例如，能够使用从基板1侧起依次具有Ti膜、Al膜以及Ti膜的3层膜(Ti/Al/Ti)、依次具有Mo膜、Al膜以及Mo膜的3层膜(Mo/Ti/Mo)等。在本实施方式中，作为一例，使用从基板1起依次具有厚度为10～100nm的Ti膜、厚度为50～500nm的Al膜以及厚度为50～300nm的Ti膜的3层膜(Ti/Al/Ti)。
其后，以覆盖栅极配线层的方式形成栅极绝缘膜5。栅极绝缘膜5通过例如等离子体CVD法、溅射法等来形成。作为栅极绝缘膜5，例如，也可以使用从氧化硅膜(SiO2)、氮化硅膜(SiN)、氧化氮化硅膜(SiNO)、氮化氧化硅膜(SiON)、氧化铝(Al2O3)、氧化钽(Ta2O5)之中选择的单层或者2层以上的层叠膜。在本实施方式中，作为一例，使用从基板1侧起依次具有厚度为100～500nm的SiN膜和厚度为20～100nm的SiO2膜的2层膜。
然后，在栅极绝缘膜5上通过例如溅射法形成氧化物半导体膜(厚度：例如20～200nm)后，通过周知的湿式蚀刻法进行氧化物半导体膜的图案化。由此，如图8(a)～图8(c)所示，在存储晶体管形成区域R(10A)中形成活性层7A，在电路用晶体管形成区域R(10B)中形成活性层7B。活性层7A、7B分别以与对应的栅极电极3A、3B隔着栅极绝缘膜5重叠的方式配置。在此，使栅极电极3A、3B的沟道方向的宽度大致相等，使活性层7A的沟道方向的宽度小于活性层7B的沟道方向的宽度。例如，可以如图示的那样，使活性层7A的沟道方向的宽度小于栅极电极3A的沟道方向的宽度，使活性层7B的沟道方向的宽度大于栅极电极3B的沟道方向的宽度。通过这样的构成，不会使形成在栅极电极3A、3B与漏极-源极电极重叠的部分的寄生电容增大，而能够分别形成沟道长度不同的晶体管结构。
作为氧化物半导体膜，能够使用含有例如In、Ga以及Zn的氧化物半导体膜。在本实施方式中，使用In-Ga-Zn-O系的非晶氧化物半导体膜(厚度：例如20～200nm)。该半导体膜是n型的金属氧化物半导体，在低温下形成。In-Ga-Zn-O系氧化物半导体膜中的各金属元素的组分比In：Ga：Zn例如是1：1：1。即使以该组分比为基准调整了组分比，也能取得本发明的效果。
接着，在栅极绝缘膜5和活性层7A、7B上，通过例如溅射法形成源极用导电膜，通过周知的干式蚀刻法进行源极用导电膜的图案化。由此，如图9(a)～图9(c)所示，在栅极/源极接触部形成区域R(30)中形成源极连接部9sg，在栅极/源极交叉部形成区域R(40)中形成源极配线S，在存储晶体管形成区域R(10A)中形成源极电极9sA和漏极电极9dA，在电容部形成区域R(20)中形成电容电极9cs，在电路用晶体管形成区域R(10B)中形成源极电极9sB和漏极电极9dB。将包含由源极用导电膜形成的这些配线和电极的层称为“源极配线层”。
在存储晶体管形成区域R(10A)和电路用晶体管形成区域R(10B)中，源极电极9sA与漏极电极9dA相互电分离且以与活性层7A的一部分分别接触的方式配置。同样，源极电极9sB与漏极电极9dB相互电分离且以与活性层7B的一部分分别接触的方式配置。活性层7A、7B之中的与对应的栅极电极3A、3B重叠且位于源极电极9sA、7sB与漏极电极9dA、7dB之间的区域成为沟道区域7cA、7cB。在本实施方式中，例如，在存储晶体管形成区域R(10A)中，以从基板1的法线方向观看时沟道区域7cA为U字形的方式配置源极电极9sA和漏极电极9dA。另一方面，在电路用晶体管形成区域R(10B)中，以从基板1的法线方向观看时沟道区域7cB为矩形的方式配置源极电极9sB和漏极电极9dB。这样，形成存储晶体管10A和电路用晶体管10B。
另外，在电容部形成区域R(20)中形成电容部20，电容部20具有电容配线CS、电容电极9cs以及位于其间的电介质层(在此为栅极绝缘膜5)。在栅极/源极交叉部形成区域R(40)中形成栅极/源极交叉部40，栅极/源极交叉部40是栅极配线G与源极配线S隔着栅极绝缘膜5交叉而成的。在栅极/源极接触部形成区域R(30)中，源极连接部9sg以隔着栅极绝缘膜5与栅极连接部3sg的一部分重叠的方式配置。
作为源极用导电膜，也可以使用：例如铝(Al)、铬(Cr)、铜(Cu)、钽(Ta)、钛(Ti)、钼(Mo)或者钨(W)等的单层膜；将它们层叠2层以上的层叠膜；或者以上述的金属元素之中的2种以上的元素为成分的合金膜。例如，能够使用从基板1侧起依次具有Ti膜、Al膜以及Ti膜的3层膜(Ti/Al/Ti)、依次具有Mo膜、Al膜以及Mo膜的3层膜(Mo/Ti/Mo)等。在本实施方式中，作为一例，使用从基板1起依次具有厚度为10～100nm的Ti膜、厚度为50～400nm的Al膜以及厚度为50～300nm的Ti膜的3层膜(Ti/Al/Ti)。
接着，如图10(a)～图10(c)所示，通过例如等离子体CVD法或者溅射法，以覆盖源极配线层的方式形成保护膜(钝化膜)11。作为保护膜11，例如，也可以使用从氧化硅膜(SiO2)、氮化硅膜(SiN)、氧化氮化硅膜(SiNO)、氮化氧化硅膜(SiON)、氧化铝(Al2O3)、氧化钽(Ta2O5)之中选择的单层或者2层以上的层叠膜。在本实施方式中，作为一例，使用通过CVD法形成的SiO2膜(厚度：例如50～500nm)作为保护膜11。
其后，在大气气氛中，以200～400℃的温度进行30分钟～4小时程度的退火。由此，在源极电极9sA、9sB及漏极电极9dA、9dB与活性层7A、7B的界面上形成反应层。因此，能够降低源极电极9sA、9sB及漏极电极9dA、9dB与活性层7A、7B的接触电阻。
其后，也可以根据需要，在钝化膜11上形成平坦化膜。在本实施方式中，作为平坦化膜，例如形成感光性树脂等的有机绝缘膜13。有机绝缘膜13通过公知的光刻法(曝光、显影、烘干)来图案化。由此，在有机绝缘膜13之中的位于栅极/源极接触部形成区域R(30)上的部分形成开口部。其后，将有机绝缘膜13作为掩模，进行栅极绝缘膜5和钝化膜11的蚀刻。在蚀刻中，源极连接部9sg和栅极连接部3sg作为蚀刻阻挡物发挥功能。因此，栅极绝缘膜5之中的被源极连接部9sg覆盖的部分不被蚀刻，而得以残留。这样，得到露出栅极连接部3sg和源极连接部9sg的表面的接触孔15。
然后，在接触孔15内和有机绝缘膜13上形成导电膜，并进行图案化。由此，在栅极/源极接触部形成区域R(30)中，得到在接触孔15内将栅极连接部3sg与源极连接部9sg电连接的上部导电层17。这样，形成栅极/源极接触部30。
在本实施方式中，作为导电膜，使用ITO膜(厚度：例如约20nm～300nm)等透明导电膜。此外，虽未图示，但也能从该导电膜得到形成于各像素的像素电极。这样，得到有源矩阵基板1002。
＜集成电路＞
接着，说明将本实施方式应用于VLSI等集成电路的半导体装置的一例。
图11(a)和(b)是例示本实施方式的半导体装置(集成电路)2002的电路框图和示出半导体装置的一部分的截面图。
本实施方式的集成电路(VLSI)2002具有低电压核心逻辑电路51、电压转换电路及缓冲电路53、利用非易失性存储器的切换电路55等。这些电路51、53、55支撑在LSI芯片59上。切换电路55利用非易失性存储元件进行配线的切换。由此，能够进行电路的切换、功能的切换或者电路块的构成的变更。切换电路55也可以连接到例如处于LSI芯片59的外部的高电压电路或芯片间接口。
在本实施方式中，切换电路55包含作为非易失性存储元件的存储晶体管10A。另外，例如构成电压转换电路及缓冲电路53或者切换电路55的薄膜晶体管的任1个与电路用晶体管10B相当，并优选全部与电路用晶体管10B相当。
如图11(b)所示，LSI芯片59具有LSI元件层56和覆盖LSI元件层56的层间绝缘层57。低电压核心逻辑电路51例如形成于内部。电压转换电路及缓冲电路53与切换电路55形成在层间绝缘层57上。此外，在图11(b)中，仅示出切换电路55的存储晶体管10A、配线部以及接触部58的构成。电路用晶体管10B也形成在层间绝缘层57上。电路用晶体管10B虽然在沟道长度或者沟道宽度上不同，但可以具有与存储晶体管10A同样的晶体管结构。
本实施方式的半导体装置不限于显示装置、集成电路。例如，存储晶体管10A和电路用晶体管10B能在比较低的温度(例如200℃以下)制造，因此也能应用于IC标签等。在该情况下，存储晶体管10A能用于ID的存储。而且，能够使用透明的金属氧化物膜作为氧化物半导体膜，因此，还能够用于面向数字标牌的大容量存储装置。除了能应用于存储装置以外，还能应用于ASIC(ApplicationSpecificIntegratedCircuit：专用集成电路)、FPGA(Field-ProgrammableGateArray：现场可编程门阵列)等可编程逻辑电路装置。
＜存储晶体管10A的电特性＞
在此，参照图12～图17来说明存储晶体管10A的电特性。
作为存储晶体管10A，制作了使用In-Ga-Zn-O系半导体作为金属氧化物半导体的n沟道型的薄膜晶体管，并测定了写入前和写入后的电特性。将测定所使用的存储晶体管10A的沟道长度设为4μm，沟道宽度设为20μm，活性层(氧化物半导体层)7A的厚度设为20～100nm，沟道区域7cA的平面形状设为矩形或者U字形。
存储晶体管10A在刚制造出之后(初始状态下)，与通常的薄膜晶体管同样表现出晶体管特性。即，漏极电流Ids(从漏极电极流到源极电极的电流)会分别依赖于栅极电压Vgs(以源极电极为基准施加到栅极电极的电压)和漏极电压Vds(以源极电极为基准施加到漏极电极的电压)而变化。
图12(a)是示出存储晶体管10A的初始状态下的在Vds＝0.1V和Vds＝10V的情况下的Ids-Vgs特性的图。图12(b)是示出在存储晶体管10A的初始状态下使Vgs从0至7V每次变化1V的情况下的Ids-Vds特性的图。此外，图12(a)和(b)中的漏极电流Ids的值表示每单位栅极宽度(1μm)的漏极电流(单位漏极电流)的值。
从图12(a)和(b)可知，在初始状态的存储晶体管10A中，在栅极电压Vgs为约0.5V以下的范围(特定电压范围)且漏极电压Vds为0.1V以上10V以下的范围内，单位漏极电流极其微小(例如1×10-14A/μm以下)。这实质上是截止状态。当栅极电压Vgs比上述特定电压范围大时，随着栅极电压Vgs的增加，漏极电流Ids也会增加(图12(a))。另外，随着漏极电压Vds的增加，漏极电流Ids也会增加(图12(b))。
对这样的初始状态(也称为半导体状态。)的存储晶体管10A进行写入动作，并调查了写入后的电特性。写入是通过对存储晶体管10A施加规定的栅极电压Vgs和漏极电压Vds而使沟道区域7cA中流过较大的漏极电流来进行的。由于漏极电流，整个活性层7A会产生焦耳热，而能够使沟道区域7cA的电阻下降。此外，写入时的栅极电压Vgs例如设定为比通过电路动作而施加到电路用晶体管的栅极电压的范围高的电压。在此，对存储晶体管10A施加漏极电压Vds：24V、栅极电压Vgs：30V而在线性区域中进行了写入。将写入时间(漏极电流Ids的通电时间)设为100毫秒。
图13(a)是示出存储晶体管10A的写入动作后的在Vds＝0.1V和Vds＝10V的情况下的Ids-Vgs特性的图。图13(b)是示出在存储晶体管10A的写入动作后使Vgs从0至7V每次变化1V的情况下的Ids-Vds特性的图。
另外，图14是为了比较写入前后的电特性而将写入前(初始状态)和写入后的存储晶体管10A在Vgs＝0V的情况下的原点附近的Ids-Vds特性放大示出的图。线R1表示写入前的Ids-Vds特性，线T1表示写入后的Ids-Vds特性。
图15是将写入前后的存储晶体管10A的Ids-Vgs特性重叠示出的图。线T2和T3分别表示Vds为0.1V和10V时的写入前的Ids-Vgs特性。线R2和R3分别表示Vds为0.1V和10V时的写入后的Ids-Vgs特性。
图16是示出写入前后的存储晶体管10A的从Ids-Vds特性得到的微分电阻(dVds/dIds，单位：Ωμm)与漏极电压Vds的关系的图。线T4、T5分别表示栅极电压Vgs为0V和7V时的写入前的dVds/dIds与Vds的关系。线R4、R5分别表示栅极电压Vgs为0V和7V时的写入后的dVds/dIds与Vds的关系。
从图13(a)和(b)可知，在写入后的存储晶体管10A中，漏极电流Ids几乎不依赖于栅极电压Vgs，主要是依赖于漏极电压Vds而变化。如果漏极电压Vds是恒定的，则漏极电流Ids是大致恒定的值。另外，Ids-Vds特性的各栅极电压Vgs的IV曲线与栅极电压Vgs无关，是大致直线状，且通过原点(Ids＝0A/μm，Vds＝0V)。即可知，写入后的存储晶体管10A是呈现欧姆电阻特性的电阻体。原点的微分电阻(dVds/dIds)具有非无限大也非0的有限值。
在初始状态的存储晶体管10A中，若设漏极电压Vds是恒定的，则漏极电流Ids会大大依赖于栅极电压Vgs而变化。另外，在栅极电压Vgs处于特定电压范围内(例如约0.5V以下)的情况下，几乎不会流过漏极电流Ids，实质上是截止状态。而另一方面，在写入后，若设漏极电压Vds是恒定的，则会与栅极电压Vgs无关地流过恒定的漏极电流Ids。在栅极电压Vgs处于特定电压范围内的情况下，如果漏极电压为例如0.1V以上10V以下的范围，则单位漏极电流为1×10-11A/μm以上。
这样，在存储晶体管10A中，在半导体状态时，在漏极电压的绝对值为0.1V以上10V以下的范围内存在每单位沟道宽度的漏极电流Ids/W(W为存储晶体管10A的沟道宽度)的绝对值成为例如1×10-14A/μm以下的微小电流状态的栅极电压的电压范围。在变为电阻体状态后，在漏极电压的绝对值为0.1V以上10V以下的范围内，即使是在将栅极电压设定在上述的电压范围内的情况下，每单位沟道宽度的漏极电流Ids/W的绝对值也会根据漏极电压而成为例如1×10-11A/μm以上的电流状态。
而且，从图16可知，初始状态下的微分电阻dVds/dIds会根据栅极电压Vgs变化。而另一方面，写入后的微分电阻dVds/dIds不会根据栅极电压Vgs变化。
接着，对存储晶体管10A的写入动作进一步追加说明。存储晶体管10A的写入动作是通过在写入电压的条件Vds≤Vgs-Vth之下使高电流密度的漏极电流Ids在一定的写入时间流过沟道区域7cA来执行的。高电流密度的漏极电流Ids是在比写入动作以外的电路动作中施加到存储晶体管10A的栅极电压Vgs和漏极电压Vds的电压范围高的偏压状态下流过的。由于规定的高电流密度的漏极电流Ids在一定的写入时间流过，沟道区域7cA中会产生焦耳热和电子迁移。由此，可以想到构成沟道区域7cA(活性层7A)的金属氧化物的组分发生变化，而诱发低电阻化。此外，若将活性层7A的厚度设为恒定，则单位漏极电流(单位：A/μm)与漏极电流的电流密度(单位：A/m2)成正比。通过增大单位漏极电流(单位：A/μm)，漏极电流的电流密度(单位：A/m2)会变大。在本实施方式中，将写入动作时的单位漏极电流设为例如1μA/μm～1mA/μm程度，将写入时间设为例如10微秒～100秒程度。写入时的栅极电压Vgs例如设定为大于0V且200V以下，并优选20V以上100V以下。写入时的漏极电压Vds例如设定为大于0V且200V以下，并优选20V以上100V以下。不过，写入时的电压Vgs、Vds不限于上述范围，能以满足写入电压的条件Vds≤Vgs-Vth的方式适当设定。另外，写入动作时的单位漏极电流和写入时间也不限于上述的数值范围。单位漏极电流和写入时间会依赖于活性层7A所使用的金属氧化物半导体的种类、厚度、存储晶体管10A的元件结构等而变化。
存储晶体管10A的电特性是存储晶体管10A所产生的焦耳热越大则越容易变化。例如，当增大写入时的单位漏极电流Ids时，能够产生更大的焦耳热。
另外，如上所述，如图1所示，在线性区域中进行了写入的情况下，存储晶体管的漏极‐源极间整体上会均匀地产生焦耳热，金属氧化物的组分在漏极‐源极间会均匀地变化。与在饱和区域中写入的情况相比，在线性区域中进行写入的情况下，能抑制读出电流的下降。
图17示出写入时间(单位：毫秒)与单位漏极电流(单位：A/μm)的关系的一例。从图17可知，单位漏极电流越大，则焦耳热越大，越能够缩短写入时间。
能够通过提高写入时的栅极电压Vgs或者提高栅极绝缘膜5的电容而使写入时的单位漏极电流增加。不过，写入时的栅极电压Vgs设定为比栅极绝缘膜5的绝缘击穿电压低的值。因此，为了进一步提高写入时的栅极电压Vgs，优选使栅极绝缘膜5的绝缘击穿电压提高。从这样的观点出发，在本实施方式中，栅极绝缘膜5使用相对介电常数高的材料，增大了电容。作为相对介电常数高的绝缘材料，例如也可以使用氮化硅膜(SiN)或者氧化氮化硅膜(SiNO)。它们的相对介电常数高于氧化硅膜(SiO2)的相对介电常数。另外，除了选择介电常数大的材料以外，还可以另行或者一并增大栅极绝缘膜5的厚度，由此将施加到栅极绝缘膜5的电场强度抑制得较低。由此，能够降低栅极绝缘膜5的绝缘击穿电压。此外，当作为相对介电常数高的绝缘膜，通过CVD法形成氮化硅膜(SiN)、氮化氧化硅膜(SiON)时，这些膜中会含有氢。因此，当SiN膜或者SiON膜与作为活性层7A的氧化物半导体层接触时，氢会与氧化物半导体的氧发生反应，结果活性层7A有可能接近导电体。因此，为使活性层7A与氮化硅膜(SiN)、氧化氮化硅膜(SiNO)不直接接触，也可以在它们之间插入膜中的氢浓度低的氧化硅膜(SiO2)或者氮化氧化硅膜(SiON)。
＜存储晶体管10A的构成例＞
为使存储晶体管10A的写入动作时的漏极电流Ids进一步增大，也可以在活性层7A的与栅极电极3A相反的一侧设置其它栅极电极18。
图18(a)和(b)是例示本实施方式中的其它存储晶体管10A的构成的平面图和截面图。在该例中，在活性层7A的上方，隔着层间绝缘层(在此为钝化膜11和有机绝缘膜13)设置有上部栅极电极18。上部栅极电极18以从基板1的法线方向观看时与活性层7A的至少沟道区域7cA重叠的方式配置。上部栅极电极18例如也可以是由与像素电极共同的透明导电膜形成的透明电极。另外，上部栅极电极18与处于活性层7A的基板1侧的栅极电极(栅极配线)3A也可以经由接触孔CH连接。由此，其它栅极电极18与栅极电极3A成为相同电位，因此，能够通过背栅效应使漏极电流Ids进一步增大。此外，在图18(a)所示的例子中，上部栅极电极18示出为透明电极，但也可以不是透明电极。这样，通过在存储晶体管10A中设置上部栅极电极18，无需大幅提高栅极电压Vgs，就能使焦耳热增加，缩短写入时间。
本实施方式的存储晶体管10A和电路用晶体管10B的构成不限于图2和图18所示的构成。存储晶体管10A和电路用晶体管10B也可以如后所述具有以与沟道区域7cA的表面接触的方式设置有蚀刻阻挡层的蚀刻阻挡结构。或者，也可以具有在源极和漏极电极上形成活性层7A且活性层7A的下表面以与这些电极接触的方式配置的底接触结构。
(第2实施方式)
以下，说明本发明的半导体装置的第2实施方式。本实施方式的半导体装置在存储晶体管10A和电路用晶体管10B的活性层上具有作为蚀刻阻挡物的保护层这方面与第1实施方式的半导体装置不同。其它构成是同样的。
图19(a)和(b)分别是示出第2实施方式中的存储晶体管10A的构成的一例的平面图和截面图。图19(b)所示的截面是沿着图19(a)所示的A-A’线的截面。在图19中，对与图2同样的构成要素标注相同的附图标记，省略说明。此外，虽未图示，但电路用晶体管10B虽然在沟道长度和沟道宽度上不同，但具有与图示的存储晶体管10A同样的晶体管结构。
存储晶体管10A在活性层7A的至少沟道区域7cA上具有保护层31。活性层7A的沟道方向的宽度大于栅极电极3A的沟道方向的宽度。在该例中，保护层31以覆盖活性层7A的方式设置。在保护层31中设置有将活性层7A之中的位于沟道区域7cA的两侧的区域分别露出的开口部32s、32d。源极电极9sA和漏极电极9dA形成在保护层31上和开口部32s、32d内，在开口部32s、32d内与活性层7A接触。由此，活性层7A之中的与源极电极9sA接触的区域成为源极接触区域，与漏极电极9dA接触的区域成为漏极接触区域。此外，在图19中，沟道区域7cA的平面形状为矩形，但也可以是如图2(b)所示的U字形。
接着，参照附图以有源矩阵基板为例来说明本实施方式的半导体装置的制造方法。
图20～图23是用于说明有源矩阵基板1003的制造方法的一例的工序图，各图的(a)和(b)是截面图，(c)是俯视图。在此，示出形成有源矩阵基板1003中的存储晶体管10A、电路用晶体管10B、电容部20、栅极/源极接触部30以及栅极/源极交叉部40的工序。此外，在(c)的俯视图中，存储晶体管10A与电路用晶体管10B在沟道长度和沟道宽度上不同，但具有同样的晶体管结构，因此用1个附图来表示。
首先，如图20(a)～(c)所示，在基板1上形成栅极用导电膜，并将其图案化，由此，形成包含栅极连接部3sg、栅极配线G、栅极电极3A及电容配线CS、栅极电极3B的栅极配线层。其后，以覆盖栅极配线层的方式形成栅极绝缘膜5。接着，在栅极绝缘膜5上形成氧化物半导体膜，并将其图案化，由此，在存储晶体管形成区域R(10A)中形成活性层7A，在电路用晶体管形成区域R(10B)中形成活性层7B。另外，在电容部形成区域R(20)中，以与电容配线CS隔着栅极绝缘膜5重叠的方式将半导体层7cs残留。在电容部形成区域R(20)中将半导体层7cs残留这方面，与上述的实施方式不同。另外，在该例中，使活性层7A、7B的沟道方向的宽度大于栅极电极3A、3B的沟道方向的宽度。此外，各层的材料、厚度、形成方法与第1实施方式中所说明的各层的材料/厚度和形成方法是同样的。
接着，如图21(a)～(c)所示，在栅极绝缘膜5、活性层7A、7B以及半导体层7cs上形成绝缘保护膜，并将其图案化，由此，得到保护层31。
在将绝缘保护膜图案化时，处于绝缘保护膜的下方的栅极绝缘膜5同时也会被蚀刻。此时，活性层7A、7B和半导体层7cs作为蚀刻阻挡物发挥功能，因此，栅极绝缘膜5之中的被这些层覆盖的部分不会被除去。在此，通过图案化，在栅极/源极接触部形成区域R(30)中，将露出栅极连接部3sg的开口部33形成于保护层31和栅极绝缘膜5。在电容部形成区域R(20)中，将露出半导体层7cs的开口部34形成于保护层31。然后，在存储晶体管和电路用晶体管形成区域R(10A、10B)中，在活性层7A、7B之中的成为沟道区域7cA、7cB的部分的两侧分别形成露出活性层7A、7B的开口部32s、32d。
绝缘保护膜可以通过例如等离子体CVD法或者溅射法来形成，通过周知的干式蚀刻法来图案化。在形成绝缘保护膜后，例如，在大气气氛中，以200～450℃的温度进行30分钟～4小时程度的退火。作为绝缘保护膜，例如能够使用从氧化硅膜(SiO2)、氮化硅膜(SiN)、氧化氮化硅膜(SiNO)、氮化氧化硅膜(SiON)、氧化铝(Al2O3)、氧化钽(Ta2O5)之中选择的单层或者2层以上的层叠膜。在本实施方式中，作为一例，使用厚度为10nm～500nm的SiO2膜。
然后，如图22(a)～(c)所示，在保护层31上和保护层31的开口部内形成源极用导电膜，并进行图案化。由此，在栅极/源极接触形成区域R(30)中得到在开口部33内与栅极连接部3sg接触的源极连接部9sg。另外，在栅极/源极交叉部形成区域R(40)中形成源极配线S。在电容部形成区域R(20)中形成在开口部34内与半导体层7cs接触的电容电极9cs。然后，在存储晶体管和电路用晶体管形成区域R(10A、10B)中得到在开口部32s、32d内与活性层7A、7B分别接触的源极电极9sA、9sB和漏极电极9dA、9dB。源极用导电膜的材料、厚度、形成方法与第1实施方式中所说明的源极用导电膜的材料、厚度以及形成方法是同样的。这样，在栅极/源极接触部形成区域R(30)中形成栅极/源极接触部30，在栅极/源极交叉部形成区域R(40)中形成栅极/源极交叉部40，在电容部形成区域R(20)中形成电容部20，在存储晶体管和电路用晶体管形成区域R(10A、10B)中形成存储晶体管10A和电路用晶体管10B。
然后，如图23(a)～(c)所示，形成保护膜(钝化膜)11、感光性树脂等的有机绝缘膜13以及上部导电层17。首先，通过与第1实施方式中所述的方法同样的方法依次形成保护膜11和有机绝缘膜13。接着，在有机绝缘膜13之中的位于栅极/源极接触部形成区域R(30)上的部分形成开口部。其后，将有机绝缘膜13作为掩模，进行钝化膜11的蚀刻。由此，得到露出源极连接部9sg的表面的接触孔15。然后，在接触孔15内和有机绝缘膜13上形成导电膜，并进行图案化。由此，在栅极/源极接触部形成区域R(30)中，得到在接触孔15内与源极连接部9sg接触的上部导电层17。保护膜11、有机绝缘膜13以及导电膜的材料、厚度、形成方法与第1实施方式中所说明的这些膜的材料、厚度以及形成方法是同样的。这样，得到有源矩阵基板1003。
本实施方式的存储晶体管10A和电路用晶体管10B具有蚀刻阻挡层(蚀刻阻挡结构)，因此，与不具有蚀刻阻挡层的情况(沟道蚀刻结构)相比具有如下优点。
在本实施方式中，在沟道区域7cA、7cB被保护层31覆盖的状态下，进行用于漏极-源极分离的源极用导电膜的蚀刻工序。因此，与具有沟道蚀刻结构的薄膜晶体管相比，能够降低蚀刻对沟道区域7cA、7cB的损害。因此，能够改善存储晶体管10A和电路用晶体管10B的电特性的偏差。另外，能够降低电应力所致的电特性的变动量。而且，能使栅极连接部3sg与源极连接部9sg在栅极/源极接触部30直接接触。因此，能够减小栅极/源极接触部30的大小，因此能够缩小电路面积。
(第3实施方式)
以下，说明本发明的半导体装置的第3实施方式。本实施方式的半导体装置在存储晶体管10A和电路用晶体管10B的源极和漏极电极上形成活性层这方面与第1实施方式的半导体装置不同。其它构成是同样的。
图24(a)和(b)分别是示出第3实施方式中的存储晶体管10A的构成的一例的平面图和截面图。图24(b)所示的截面是沿着图24(a)所示的A-A’线的截面。在图24中，对与图2同样的构成要素标注相同的附图标记，省略说明。此外，电路用晶体管10B虽然在沟道长度和沟道宽度上不同，但具有与图示的存储晶体管10A同样的晶体管结构。
在存储晶体管10A中，在覆盖栅极电极3A的栅极绝缘膜5上，隔开距离设置源极电极9sA和漏极电极9dA，在其上形成活性层7A。活性层7A以与位于源极电极9sA和漏极电极9dA之间的栅极绝缘膜5接触并且与源极电极9sA和漏极电极9dA的上表面和侧面接触的方式配置。活性层7A之中的与栅极电极3A重叠且位于与源极电极9sA的侧面接触的区域和与漏极电极9dA的侧面接触的区域之间的部分成为沟道区域7cA。此外，在图24中，沟道区域7cA的平面形状为矩形，但也可以是如图2(b)所示的U字形。
接着，参照附图以有源矩阵基板为例来说明本实施方式的半导体装置的制造方法。
图25～图27是用于说明有源矩阵基板的制造方法的一例的工序图，各图的(a)和(b)是截面图，(c)是俯视图。在此，示出形成有源矩阵基板中的存储晶体管10A、电路用晶体管10B、电容部20、栅极/源极接触部30以及栅极/源极交叉部40的工序。
首先，如图25(a)～(c)所示，在基板1上形成栅极用导电膜，并将其图案化，由此，形成包含栅极连接部3sg、栅极配线G、栅极电极3A及电容配线CS、栅极电极3B的栅极配线层。其后，以覆盖栅极配线层的方式形成栅极绝缘膜5。
接着，在栅极绝缘膜5上形成源极用导电膜，并将其图案化。由此，在栅极/源极接触形成区域R(30)中形成源极连接部9sg。源极连接部9sg以从基板1的法线方向观看时与栅极连接部3sg的一部分重叠的方式配置。另外，在栅极/源极交叉部形成区域R(40)中形成源极配线S，得到栅极/源极交叉部40。在电容部形成区域R(20)中形成电容电极9cs，得到电容部20。电容电极9cs以从基板1的法线方向观看时与电容配线CS重叠的方式配置。在存储晶体管和电路用晶体管形成区域R(10A)和R(10B)中，源极电极9sA、9sB与漏极电极9dA、9dB隔开距离配置。
栅极用导电膜、栅极绝缘膜以及源极用导电膜的材料、厚度、形成方法与第1实施方式中所述的这些膜的材料、厚度以及形成方法是同样的。
接着，如图26(a)～(c)所示，在栅极绝缘膜5和源极配线层上形成氧化物半导体膜，并将其图案化。由此，在存储晶体管形成区域R(10A)中形成活性层7A，在电路用晶体管形成区域R(10B)中形成活性层7B。活性层7A、7B以与位于源极电极9sA、7sB和漏极电极9dA、7dB之间的栅极绝缘膜5接触并且与源极电极9sA、7sB和漏极电极9dA、7dB的上表面和侧面接触的方式配置。氧化物半导体膜的材料、厚度、形成方法与上述的实施方式的材料、厚度和形成方法是同样的。由此，在存储晶体管和电路用晶体管形成区域R(10A、10B)中形成存储晶体管10A和电路用晶体管10B。
在本实施方式中，由于是在源极用导电膜的蚀刻工序后形成活性层7A、7B，因此，能够抑制蚀刻工序对活性层7A、7B的损害。
然后，如图27(a)～(c)所示，在源极配线层和活性层7A、7B上，形成保护膜(钝化膜)11、感光性树脂等的有机绝缘膜13以及上部导电层17。首先，通过与上述的实施方式同样的方法依次形成保护膜11和有机绝缘膜13，在有机绝缘膜13之中的位于栅极/源极接触部形成区域R(30)上的部分形成开口部。接着，将该有机绝缘膜13作为掩模，进行钝化膜11的蚀刻。由此，得到露出栅极连接部3sg和源极连接部9sg的表面的接触孔15。然后，在接触孔15内和有机绝缘膜13上形成导电膜，并进行图案化。由此，得到在接触孔15内与源极连接部9sg电连接的上部导电层17。保护膜11、有机绝缘膜13以及导电膜的材料、厚度、形成方法与上述的实施方式的材料、厚度以及形成方法是同样的。这样，得到有源矩阵基板1004。
本实施方式的存储晶体管10A和电路用晶体管10B具有以在活性层7A、7B的下表面与源极及漏极电极接触的方式构成的底接触结构。通过这样的结构，与具有沟道蚀刻结构的情况相比具有如下优点。
在本实施方式中，在进行用于漏极-源极分离的源极用导电膜的蚀刻工序之后形成活性层7A、7B。因此，与具有沟道蚀刻结构的薄膜晶体管相比，能够降低蚀刻对沟道区域7cA、7cB的损害。因此，能够改善存储晶体管10A和电路用晶体管10B的电特性的偏差。另外，能够降低电应力所致的电特性的变动量。
而且，在本实施方式中，与第2实施方式的具有蚀刻阻挡结构的情况相比，能简化制造工序。因此，具有能够降低制造成本且能够提高成品率的优点。
此外，第2和第3实施方式中的存储晶体管10A的动作、电特性与第1实施方式中所说明的动作和电特性是同样的。另外，这些实施方式也与第1实施方式同样不限于有源矩阵基板，能广泛应用于集成电路等、具备存储电路的电子设备等。
此外，在上述各实施方式中，作为存储晶体管10A和电路用晶体管10B，使用了底栅型的薄膜晶体管，但也可以是顶栅型的薄膜晶体管。
图28(a)和(b)分别是示出具有顶栅结构的存储晶体管10A的一例的平面图和截面图。图28(b)所示的截面是沿着图28(a)所示的A-A’线的截面。在图28中，对与图2同样的构成要素标注了相同的附图标记。
存储晶体管10A在基板1上具备：含有金属氧化物的活性层7A；覆盖活性层7A的栅极绝缘膜5；以及配置在栅极绝缘膜5上的栅极电极3A。在它们之上形成有层间绝缘层12，在层间绝缘层12上设置有源极电极9sA、漏极电极9dA。它们在形成于层间绝缘层12的接触孔8内与活性层7A接触。此外，虽未图示，但电路用晶体管10B也可以具有同样的晶体管结构，还可以具有包含串联或者并联连接的2个以上的沟道区域的结构。
在本实施方式的半导体装置中，利用氧化物半导体层7A所产生的焦耳热进行向存储晶体管10A的写入动作。写入动作时的沟道区域7cA的温度例如为200℃以上。在沟道区域7cA的漏极侧，还有可能更高(例如250℃以上，或者300℃以上)。因此，优选在存储晶体管10A的氧化物半导体层7A的上方不配置含有耐热性低的材料(软化温度：小于200℃，优选小于300℃)的层(例如有机绝缘膜)。以下，以有源矩阵基板为例更具体地进行说明。
在图10、图23以及图27所例示的有源矩阵基板中，存储晶体管10A的氧化物半导体层7A被钝化膜11和有机绝缘膜13覆盖。若该有机绝缘膜13的耐热性低，则根据写入条件等，有机绝缘膜13之中的位于氧化物半导体层7A上的部分有可能从钝化膜11剥离或变形。特别是，在有机绝缘膜13之中的氧化物半导体层7A的漏极侧的端部上可能发生剥离或变形。若有机绝缘膜13发生剥离或变形，则例如在使用多个存储晶体管10A构成了存储器阵列的情况下，有可能会根据有机绝缘膜13的剥离或变形的位置来辨别已写入的存储晶体管10A和未写入的存储晶体管10A。
因此，也可以如图29(a)～(c)所例示的那样，在氧化物半导体层7A的上方，设置耐热性比较高的无机绝缘膜(上述所列举的硅氧化膜等)作为钝化膜11，而在钝化膜11上不形成有机绝缘膜13。由此，不会产生由写入时的热所致的上述问题，因此，能够进一步提高设备的可靠性、安全性。
图29(a)～(c)所例示的有源矩阵基板也可以不具有作为平坦化膜的有机绝缘膜。或者，也可以仅在基板1的一部分区域具有有机绝缘膜13。在该情况下，有机绝缘膜13只要至少不形成于存储晶体管10A的氧化物半导体层7A的上方即可，也可以在例如电路用晶体管10B的氧化物半导体层7B的上方形成有机绝缘膜13。
在图4所例示的有源矩阵基板1002中，有机绝缘膜13也可以形成于多个像素用晶体管10C的上方，而不形成于存储电路内的存储晶体管10A的上方。例如，有机绝缘膜13也可以设置于显示区域100，而不设置于周边区域200(周边区域200之中的至少存储电路上)。
此外，在图10、图23以及图27所例示的有源矩阵基板中，即使是取代有机绝缘膜13而使用含有耐热性高的材料(例如软化温度：200℃以上，优选300℃以上)的平坦化膜，也能够抑制写入时的热所致的上述问题。例如，作为平坦化膜，也可以使用无机系的SOG(旋涂玻璃)膜等无机绝缘膜。
另外，在上述各实施方式中，存储晶体管10A和电路用晶体管10B是薄膜晶体管，但也可以是MOS型的晶体管。即使是MOS型的晶体管，通过使高电流密度的漏极电流流过沟道区域，也能变为电阻体状态。MOS型的晶体管例如具有在硅基板上隔着绝缘膜配置有金属氧化物半导体膜的构成。在这样的构成中，使用散热性高的硅基板，但硅基板与氧化物半导体膜是由绝缘膜分离开的，因此，能够抑制写入电流所产生的焦耳热散发到硅基板。因此，能利用焦耳热使氧化物半导体膜低电阻化。
构成存储晶体管10A和电路用晶体管10B的各导电膜和各绝缘膜的材料、结构、厚度以及晶体管特性及写入特性不限于上述各实施方式中所例示的内容。
而且，在上述实施方式中，以具备n沟道型的存储晶体管10A的半导体装置为例进行了说明，但存储晶体管的导电型不限于n沟道型，也可以是p沟道型。在p沟道型存储晶体管的情况下，漏极电流Ids从源极流向漏极。即使是p沟道型存储晶体管的情况下，通过应用上述实施方式的写入的电压条件，也能够抑制读出电流的下降。
工业上的可利用性
本发明的半导体装置能广泛用于具备存储电路的半导体装置和电子设备。例如，应用于非易失性半导体存储装置、集成电路(IC，LSI)、液晶显示装置、有机EL显示装置等各种显示装置、各种显示装置所使用的有源矩阵基板。
附图标记说明
1基板
3A、3B栅极电极
3sg栅极连接部
5栅极绝缘膜
7A、7B活性层
7cA、7cB沟道区域
9dA、9dB漏极电极
9sA、9sB源极电极
9cs电容电极
9sg源极连接部
10A存储晶体管
10B电路用晶体管
10C像素用晶体管
10D、10E选择晶体管
11保护膜(钝化膜)
13有机绝缘膜
15接触孔
17上部导电层
18上部栅极电极
19像素电极
20电容部
30源极接触部
31保护层
32s、32d、33、34开口部
40源极交叉部
100显示区域
101像素
102位线电压控制电路
103位线解码器
104字线解码器
105写入电压控制电路
106传感放大电路
107写入控制电路
200周边区域
201端子部
1001半导体装置
1002、1003、1004有源矩阵基板
2001液晶显示装置
3001存储电路
CS电容配线
G栅极配线
S源极配线。