通过执行三包工艺形成半导体装置的沟道区的方法
【技术领域】
[0001]本揭露通常涉及场效应晶体管(FET)半导体装置的制造，尤其涉及通过执行三包工艺(triple cladding process)形成半导体装置的沟道区的各种方法以及由此形成的半导体装置。
【背景技术】
[0002]制造例如CPU(中央处理单元)、存储装置、ASIC(专用集成电路！applicat1nspecific integrated circuit)等先进集成电路需要依据特定的电路布局在给定的芯片面积上形成大量电路元件，其中，金属氧化物场效应晶体管(M0SFET或FET)代表一种重要类型的电路元件，其基本确定集成电路的性能。传统的场效应晶体管是一种平面装置，其通常包括源区、漏区、位于该源区与该漏区之间的沟道区，以及位于该沟道区上方或围绕该沟道区的栅极电极。通过设置施加于该栅极电极的电压来控制流过该场效应晶体管的驱动电流。例如，对于NMOS装置，如果没有电压施加于栅极电极，则没有电流流过该NMOS装置(忽略不想要的漏电流，该漏电流较小)。但是，当在栅极电极上施加适当的正电压时，该NMOS装置的沟道区变为导电，从而允许电流经该过导电的沟道区在源区与漏区之间流动。为提升传统场效应晶体管的操作速度，装置设计人员已大幅降低了此类装置的沟道长度，从而提升开关速度并降低场效应晶体管的操作电流及电压。不过，降低场效应晶体管的沟道长度也使控制该装置的沟道区变得困难。这有时被称作短沟道效应，其中，作为主动开关的场效应晶体管的特性是劣化的。
[0003]与平面场效应晶体管相比，3D装置例如示例FinFET装置为三维结构。图1A显示形成于半导体衬底12上方的示例现有技术FinFET半导体装置10的立体图，参考该图以在很高层面解释FinFET装置的一些基本特征。在这个例子中，FinFET装置10包括定义三个示例鳍片16的多个沟槽14、形成于鳍片16上的包覆材料17(见图1B)、栅极结构18、侧壁间隔件20以及栅极覆盖层22。鳍片16具有三维配置:高度H、宽度W以及轴向长度L。鳍片16的轴向长度L与装置10操作时在装置10中的电流行进的方向对应。由栅极结构18覆盖的鳍片16的部分是FinFET装置10的沟道区。图1B显示沿装置10的栅极宽度方向穿过栅极结构18所作的FinFET装置10的剖视图。栅极结构18通常由例如高k绝缘材料(k值为10或更大)或二氧化硅层的栅极绝缘材料层18A(见图1B)以及充当装置10的栅极电极18B(见图1B)的一个或多个导电材料层(例如金属、金属合金、金属堆叠和/或多晶硅)组成。在装置10中，于装置10操作时，包覆材料17是沟道区的主载流部分。通常，就当今技术而言，包覆材料17可具有约2至3纳米的厚度。该包覆材料通常是通过执行已知外延沉积工艺而形成于鳍片16上的外延半导体材料，例如硅锗。
[0004]如图1C所示，通常用来形成具有设于鳍片16上的包覆材料17的示例FinFET装置10的一个流程如下所述。首先，在衬底12中形成多个沟槽14，以定义初始鳍片16 (图1C中仅显示一个鳍片)。在形成沟槽14以后，形成绝缘材料层24，例如二氧化硅，以过填充沟槽14。接着，执行化学机械抛光(chemical mechanical polishing ;CMP)工艺，以平坦化绝缘材料层24的上表面以及鳍片16的顶部(或者图案化硬掩膜的顶部)。随后，执行凹入蚀刻工艺，凹入相邻鳍片16之间的绝缘材料层24，从而暴露鳍片16的上部。在此制造点，执行外延沉积工艺，以在鳍片16的暴露部分上形成包覆材料17。接着，执行额外的步骤来完成该装置的制造，也就是形成栅极、形成侧壁间隔件、在该装置的源/漏区中执行外延材料生长等。
[0005]尽管上述流程非常适合当前的技术节点，但将此类方法用于下一代装置则有问题。更具体地说，请参照图1B，鳍片16可具有约30纳米左右的宽度16W，且通过使用当前可用的工具及技术可以很容易地制造鳍片16。如果包覆材料17具有约3纳米的厚度，则在此例子中，沟道结构的总体宽度21可为约36纳米。请参照图1C，随着未来技术节点的装置尺寸不断缩小，沟道结构的总体允许宽度19可能限于约10纳米，且鳍片16的高度16H可能需要为约24纳米左右，以提供足够的驱动电流并确保高驱动电流密度。若包覆材料17的厚度17T为约3纳米(或4纳米)，则这意味着鳍片16必须初始制造为约4纳米(或2纳米)的厚度16T，以保持约10纳米的总体目标宽度19。使用上述流程来制造这样较细长的鳍片16很困难。有助于缓解此问题的一种可能解决方案是降低包覆材料17的厚度17T，但这会增加沟道区中的电阻并与起初形成沟道包覆材料17的主要目的背道而驰。
[0006]本揭露涉及通过执行三包工艺(triple cladding process)来形成半导体装置的沟道区的各种方法以及由此形成的半导体装置，从而可减少或消除上述问题中的一个或多个。
【发明内容】
[0007]下面提供本发明的简要总结，以提供本发明的一些态样的基本理解。本
【发明内容】
并非详尽概述本发明。其并非意图识别本发明的关键或重要元件或划定本发明的范围。其唯一目的在于提供一些简化的概念，作为后面所讨论的更详细说明的前序。
[0008]一般来说，本揭露涉及通过执行三包工艺来形成半导体装置的沟道区的各种方法以及由此形成的半导体装置。这里所揭示的一种示例方法包括:除其它以外，在半导体衬底中形成多个沟槽，以定义鳍片；执行多个外延沉积工艺，以围绕该鳍片的暴露部分形成第一、第二以及第三外延半导体材料层；执行至少一个工艺操作，以自该鳍片的上表面上方移除该第一、第二以及第三外延半导体材料层，从而暴露该鳍片；执行蚀刻工艺，以相对该第一、第二以及第三外延半导体材料层选择性移除该鳍片，从而定义由该第一、第二以及第三外延半导体材料层组成的两个鳍片结构；以及围绕由该第一、第二以及第三外延半导体材料层组成的该鳍片结构的至少其中一个的部分形成栅极结构。
[0009]这里所揭示的另一种示例方法包括:除其它以外，在半导体衬底中形成多个沟槽，以定义鳍片；执行第一外延沉积工艺，以在该鳍片的暴露部分上形成第一外延半导体材料层；执行第二外延沉积工艺，以在该第一外延半导体材料层上形成第二外延半导体材料层；执行第三外延沉积工艺，以在该第二外延半导体材料层上形成第三外延半导体材料层；使用绝缘材料层过填充该沟槽；执行至少一个平坦化工艺，以自该鳍片的上表面上方移除至少该第一、第二以及第三外延半导体材料层，从而暴露该鳍片；执行蚀刻工艺，以相对该第一、第二以及第三外延半导体材料层选择性移除该鳍片，从而定义由该第一、第二以及第三外延半导体材料层组成的两个鳍片结构；以及围绕由该第一、第二以及第三外延半导体材料层组成的该鳍片结构的至少其中一个的部分形成栅极结构。
[0010]这里所揭示的一种示例装置包括:除其它以外，由第一半导体材料制成的衬底；位于该衬底上方的至少一个绝缘材料层；位于该绝缘材料层及该衬底上方的鳍片结构，该鳍片结构包括第一、第二以及第三半导体材料层，其中，该第一、第二以及第三层的半导体材料不同于该第一半导体材料；以及围绕由该第一、第二以及第三半导体材料层组成的该鳍片结构的部分的栅极结构。
【附图说明】
[0011]结合附图参照下面的说明可理解本揭露，这些附图中类似的附图标记代表类似的元件，以及其中:
[0012]图1A显示现有技术FinFET装置的一个示例实施例的立体图；
[0013]图1B至IC显示现有技术FinFET装置的鳍片结构的剖视图；以及
[0014]图2A至2ZA显示这里所揭露的通过执行三包工艺来形成半导体装置的