106S上方的包覆层108、110、112的部分。此类工艺操作暴露鳍片106的上表面106S，以供进一步处理。
[0025]在完整阅读本申请以后，本领域的技术人员将了解，通过执行各种不同的流程可达成图2C所示的结构。例如，如图所示，可初始形成全部三个包覆层(图2B)，接着沉积绝缘材料层114，并执行一个或多个平坦化工艺，例如CMP工艺。或者，如图2H至2K中所示，可形成第一包覆层108 (图2H)，可沉积绝缘材料层114并可执行平坦化工艺以暴露鳍片106的上表面106S(图21)，可移除绝缘材料层114并可形成包覆材料110、112 (图2J)，以及可沉积另一个绝缘材料层135并可执行另一个平坦化工艺以暴露鳍片106的上表面(图2K)。图2L至2Q显示另一个替代流程。更具体地说，可形成第一包覆层108 (图2L)，可沉积绝缘材料层114并可执行平坦化工艺以暴露鳍片106的上表面106S(图2M)，可移除绝缘材料层114并可形成包覆材料110 (图2N)，可沉积另一个绝缘材料层137并可执行另一个平坦化工艺以暴露鳍片106的上表面(图20)，可移除绝缘材料层137并可形成包覆材料112 (图2P)，以及可沉积另一个绝缘材料层139并可执行另一个平坦化工艺以暴露鳍片106的上表面(图2Q)。图2R至2U显示又一个替代流程。更具体地说，可形成第一及第二包覆层108、110 (图2R)，可沉积绝缘材料层114并可执行平坦化工艺以暴露鳍片106的上表面106S (图2S)，可移除绝缘材料层114并可形成包覆材料112 (图2T)，以及可沉积另一个绝缘材料层141并可执行另一个平坦化工艺以暴露鳍片106的上表面(图2U)。
[0026]返回上面最初讨论的流程，图2D显示执行蚀刻工艺(例如定时湿式蚀刻工艺)以相对周围结构及层尤其是相对包覆层108、110、112以及绝缘材料层114及107选择性移除鱼耆片106以后的装置100。对于被移除的每个鑛片，该工艺有效定义由(相对衬底)基本垂直取向的半导体材料层108、110以及112组成的两个三包(triple-cladding)鳍片结构130。图2D中显示四个这样的鳍片结构130。
[0027]图2E显示执行数个工艺操作以后的装置100。首先，在装置100上形成另一个绝缘材料层116，以过填充半导体材料108之间的间隙或沟槽。绝缘材料层116可由各种不同的材料组成，例如二氧化硅、氮化硅、氮氧化硅或半导体制造工业中常用的任意其它介电材料等，或者多层这样的材料等，且绝缘材料层116可通过执行各种技术形成，例如CVD、ALD等。绝缘材料层116可由与绝缘材料层107、114的材料相同的材料组成，或者绝缘材料层116可由不同的材料组成。接着，执行一个或多个平坦化工艺，例如化学机械抛光(CMP)工艺，以平坦化绝缘材料层114、116的上表面。
[0028]图2F显示执行一个或多个凹入蚀刻工艺以相对周围结构选择性移除绝缘材料层114、116的至少其中一些或者可能全部以后的装置100。这些工艺操作暴露这里所揭露的三包鳍片结构130的所需最终高度130H。在完整阅读本申请以后，本领域的技术人员将了解，在最终装置中，绝大部分电流将在半较外半导体层108、112中流动，而包覆层110将充当两个层108、112之间的核心或阻障。
[0029]接着，如图2G所示，通过使用已知技术(也就是先栅极或后栅极技术)在装置100上形成示例栅极结构120。在一个示例实施例中，示意栅极结构120包括示例栅极绝缘层120A以及示例栅极电极120B。还可在栅极电极120B上方形成示例栅极覆盖层122。栅极绝缘层120A可由各种不同的材料组成，例如二氧化硅、高k (k值大于10)绝缘材料(其中k为相对介电常数)等。栅极绝缘层120A的厚度也可依据特定的应用而变化，例如它可具有约I至2纳米的物理厚度。类似地，栅极电极120B也可由各种导电材料组成，例如多晶硅或非晶硅、金属化合物、或者它可由充当栅极电极120B的一个或多个金属层组成。在完整阅读本发明以后，本领域的技术人员将意识到，附图中所示的装置100的栅极结构120(也就是栅极绝缘层120A以及栅极电极120B)意图为代表性质。也就是说，栅极结构120可由各种不同的材料组成，且它可具有各种配置。
[0030]如上所述，层108及112将定义装置的主沟道区(有时称为表面沟道区)，在装置100操作期间，几乎全部电流将在该主沟道区中流动，而层110将充当核心区，在装置100操作时，几乎没有电流在该核心区中流动。
[0031]在此制造点，可执行传统的制造技术来完成装置100的制造。例如，邻近栅极结构120可形成由例如氮化硅组成的侧壁间隔件(未图示)。在形成该间隙壁以后，如需要，可执行外延生长工艺，以在该装置的源/漏区中形成额外的半导体材料(未图示)。接着，通过使用传统技术可在装置100上方形成额外的接触及金属化层。
[0032]如本领域的技术人员所熟知，硅锗因其与硅相比优越的空穴迀移率而成为PMOS装置的沟道区的替代材料候选。不过，发明人已发现，令人惊讶的是，形成沟道半导体材料(层108及112)由厚度小于5纳米的硅锗构成且核心层110由硅或SiGe (具有低锗浓度)构成的P型FinFET装置导致显着提升的装置性能。更具体地说，将<110>SiGe沟道(〈110〉为SiGe沟道材料中电流流动的方向)的厚度降低至低于5纳米对于提升装置的弹道“开”电流以及增加SiGe沟道材料的能带隙(band gap)具有明显且令人惊讶的积极影响。尽管不会试图限制这里所揭露的发明的范围，但相信这两个效果可归因于由于SiGe沟道材料的量子限制而引起的能带结构的改变。
[0033]图2V显示具有这里所示的结构(在该结构中，沟道包覆材料108、112由SiGe制成并具有3纳米的厚度且核心包覆材料110 (在此具体例子中)由硅制成并具有2纳米的厚度)的FinFET装置(异质FinFET)与具有8纳米的厚度的同质SiGe沟道材料的FinFET装置(同质FinFET)的比较。使用Sentaurus TCAD进行装置及工艺模拟。使用NEM05进行能带结构及弹道传输模拟。一般来说，显示三个主要结果。首先，在这里所揭露的异质FinFET装置中，电流传输载体被限于SiGe沟道包覆区(108，112)中，如图2W所示，因为在沟道包覆层(108，112)与相邻材料(例如核心材料110)之间具有足够的能带边缘偏移(见图2X)。其次，当沟道包覆层(108，112)的厚度从8纳米(图2Y)降低至3纳米(图2Z)时，量子限制增加传输能带的曲率。最后，将沟道包覆层厚度从8纳米降低至3纳米显着增加能带隙，如图2ZA所示。由于能带隙是控制装置在关状态中的漏电流的重要参数，因此这很重要。
[0034]由于本领域的技术人员借助这里的教导可以很容易地以不同但等同的方式修改并实施本发明，因此上述特定的实施例仅为示例性质。例如，可以不同的顺序执行上述工艺步骤。而且，本发明不限于这里所示架构或设计的细节，而是如权利要求所述。因此，显然，可对上面揭露的特定实施例进行修改或变更，所有此类变更落入本发明的范围及精神内。要注意的是，用于说明本说明书以及权利要求中的各种工艺或结构的“第一”、“第二”、“第三”或者“第四”等术语的使用仅用作此类步骤/结构的快捷参考，并不一定意味着按排列顺序执行/形成此类步骤/结构。当然，依据准确的权利要求语言，可能要求或者不要求此类工艺的排列顺序。因此，权利要求规定本发明的保护范围。
【主权项】
1.一种方法，包括: 在半导体衬底中形成多个沟槽，以定义鳍片； 执行多个外延沉积工艺，以围绕该鳍片的暴露部分形成第一、第二