半导体制作工艺的制作方法
【技术领域】
[0001]本发明涉及一种半导体制作工艺，特别是涉及一种自对准双重图案方法。
【背景技术】
[0002]已知，光学光刻制作工艺是利用曝光及显影等步骤将光掩模上的电路图案微缩转印至晶片上的技术，而随着半导体制作工艺的微缩，目前的光学光刻制作工艺已面临到技术瓶颈。以现今主流的193纳米(nm)波长的氟化氩(ArF)激光光源为例，其可达到的最小晶体管半间距(half-pitch)约为65纳米,若再搭配业界现有的浸润式光刻(Immers1nLithography)技术，晶体管半间距仅能推进至45纳米。
[0003]为了使用现有的设备来达成超越曝光极限的微细线路制作，业界于是发展出一种自对准双重图案(self-aligned double-patterning, SADP)技术，其流程包含硬掩模(hard mask)堆叠，核心膜(core)沉积，之后是光刻曝光，此时的元件间距以及关键尺寸(critical dimens1n,⑶)都比较宽,之后再修剪光致抗蚀剂尺寸到设定的⑶值,然后以干蚀刻方式将图样从光致抗蚀剂转移到核心膜上。接着进行间隙壁层沉积、间隙壁蚀刻、核心膜去除等步骤。最后，将间隙壁的图案转移到硬掩模堆叠。
[0004]然而，上述先前技术仍有诸多问题需要改善。举例来说，为了获得较致密的间隙壁层，以提升图案转移的精准度，就必须采用较高温(例如大于400°C)的化学气相沉积方式，然而此高温沉积制作工艺，却会影响到已图案化的核心层细线路，导致线边粗糙(lineedge roughness, LER)问题。是以,现今业界仍需对现有的双重图案技术进行改良，以其能克服上述先前技术的不足与缺点。
【发明内容】
[0005]为解决上述问题，本发明实施例提供一种半导体制作工艺，包含有:提供一半导体基材，其上形成有一底层、一硬掩模层，设于该底层上，以及一核心层，设于该硬掩模层上；在该核心层上形成一光致抗蚀剂图案；进行一第一各向异性干蚀刻制作工艺，将该光致抗蚀剂图案转移至该核心层，形成一核心层图案；对该核心层图案进行一后清洗制作工艺；在该后清洗制作工艺之后，在该核心层图案上沉积一间隙壁层；进行一第二各向异性干蚀刻制作工艺，蚀刻该间隙壁层，在该核心层图案的侧壁上，形成一间隙壁图案；去除该核心层图案；以及进行一第三各向异性干蚀刻制作工艺，将该间隙壁图案转移至该硬掩模层。
[0006]为让本发明的上述目的、特征及优点能更明显易懂，下文特举优选实施方式，并配合所附的附图，作详细说明如下。然而如下的优选实施方式与附图仅供参考与说明用，并非用来对本发明加以限制者。
【附图说明】
[0007]图1至图5以剖视图例示本发明实施例一种自对准双重图案的主要步骤；
[0008]图6是本发明实施例一种自对准双重图案的流程图。
[0009]符号说明
[0010]I半导体基材
[0011]10 底层
[0012]12硬掩模层
[0013]12a硬掩模图案
[0014]14核心层
[0015]14a核心层图案
[0016]16光致抗蚀剂图案
[0017]20间隙壁层
[0018]20a间隙壁图案
[0019]Pl 间距
[0020]P2 间距
[0021]wl 线宽
[0022]w2 线距
[0023]SI ?S7 步骤
【具体实施方式】
[0024]在下文的细节描述中，元件符号会标示在随附的图示中成为其中的一部分，并且以可实行该实施例的特例方式来表示、描述。这类实施例会说明足够的细节使该领域的一般技术人士得以具以实施。阅者需了解到本发明中也可利用其他的实施例或是在不悖离所述实施例的前提下作出结构性、逻辑性、及电性上的改变。因此，下文的细节描述将不欲被视为是一种限定，反之，其中所包含的实施例将由随附的权利要求来加以界定。
[0025]再者，本发明通篇说明书与随附权利要求中会使用某些词汇来指称特定的组成元件。该领域的技术人士将理解到，半导体元件制造商可能会以不同的名称来指称一相同的元件，如间隙壁与侧壁子(spacer)、绝缘层与介电层等。此外，在文中若使用例如「第一」与「第二」等叙述，主要用以区别不同的元件，并不产生步骤顺序的限制。
[0026]请参阅图1至图5，其以剖视图例示本发明实施例一种自对准双重图案(self-aligned double-patterning, SADP)的主要步骤。首先，如图1所示，提供一半导体基材I，其上形成有一底层(base layer) 10、一硬掩模层(hard mask layer) 12,设于底层10上，以及一核心层(core layer) 14,设于硬掩模层12上。接着,在核心层14上形成一光致抗蚀剂图案16。其中，根据本发明实施例，光掩模上的图案最终将至少缩减至原间距的一半并转移至底层10，故又可将它称为目标层(target layer)。熟悉该项技术者应理解，虽然图1至图5例示一种自对准双重图案的步骤，但是本发明也可应用在自对准多重图案(self-aligned multiple patterning)制作工艺，例如，自对准三重图案制作工艺或自对准四重图案制作工艺等等。
[0027]根据本发明实施例，光致抗蚀剂图案16可以是平行的直线条图案，但不限于此，其它图案也可采用。根据本发明实施例，光致抗蚀剂图案16具有线宽wl，以及线距(space)w2，故其间距(pitch)Pl为wl+w2。根据本发明实施例，光致抗蚀剂图案16的线距w2需大于线宽wl,例如，w2:wl = 3:1。根据本发明实施例,举例来说,光致抗蚀剂图案16可以是任何适用于193纳米曝光系统的光致抗蚀剂材料(ArF光致抗蚀剂)。当然，在其它实施例中，光致抗蚀剂图案16也可以是搭配其它光刻系统的光致抗蚀剂材料，例如，248纳米(KrF)曝光系统、电子束(e-beam)光刻系统等等。在此实施例中，光致抗蚀剂图案16可以是正光致抗蚀剂，亦即，被曝光的区域在显影过程中会被显影液去除，而仅留下未被曝光的区域。然而，在其它实施例中，光致抗蚀剂图案16也可以是负光致抗蚀剂。此外，在某些实施例中，光致抗蚀剂图案16与核心层14之间还可以设有一抗反射层(图未示)。
[0028]根据本发明实施例，底层10可以是硅基材、多晶硅层、金属层、介电层等等，端视在底层10中所欲形成的线路或元件来决定。举例来说，若欲形成的是镶嵌铜(damascenedcopper)线路，则底层10可以是介电层或低介电系数材料层，最终，形成在底层10的图案结构将以沟槽方式呈现。若是要形成埋入式栅极、晶体管或埋入式字符线、位线，则底层10可以是娃基材。
[0029]根据本发明实施例，硬掩模层12可以是多晶娃(polysilicon)层、氮化石圭(silicon nitride)层等等。根据本发明实施例，硬掩模层12可以是单层结构或者是复层结构。根据本发明实施例，核心层14为一非晶相碳(amorphous carbon)层或