大容量存储器的制作方法

本发明涉及存储器技术领域，尤其涉及一种大容量存储器。

背景技术：

高像素的图像传感器设计要求用于图像处理的存储器容量越来越大，且读写速度越来越快。传统的存储器设计对速度和容量有一定限制，超过一定极限就没法实现速度和容量的兼顾。

为了获得大容量的存储器，现有技术中将存储器中的存储阵列分组，即把大容量存储器分割成n多个小块，每一小块分别连接单独的位线和字线，再将每一小块拼凑在一起，从而扩大存储器的容量，并保证读取速率。但是，这将会增大存储器的总面积及功耗。

技术实现要素：

本发明的目的在于提供一种大容量存储器，解决现有技术中的存储器的容量和读写速度受限的技术问题。

为解决上述技术问题，本发明提供一种大容量存储器，包括多条依次排列的位线，其中，至少部分依次相邻的若干条位线均由彼此断开的多个子位线构成，且所有的子位线呈阵列分布，每一列的所述子位线连接同一输入/输出单元。

可选的，部分依次相邻的若干条所述位线均由彼此断开的多个子位线构成，剩余的部分所述位线均为完整的位线。

可选的，剩余的部分所述位线的一端均连接至另一输入/输出单元。

可选的，每组所述位线均由彼此断开的多个子位线构成。

可选的，所述位线由两个、四个、六个或八个所述子位线构成。

可选的，每个所述子位线的长度均相同。

可选的，所有的子位线呈两列、四列、六列或八列的阵列分布，且所述大容量存储器包括两个、四个、六个或八个所述输入/输出单元。

可选的，部分依次相邻的若干条所述位线由彼此断开的多个子位线构成，另一部分依次相邻的若干条所述位线由彼此断开的与所述子位线长度不同的多个另一子位线构成，剩余的部分所述位线均为完整的位线。

可选的，还包括：阵列分布的多个存储单元；与所述位线相互垂直的多条字线，同一列的所述存储单元连接同一条所述字线；多条所述位线包括依次排列的第一位线和第二位线，且所述大容量存储器中的所述第一位线和所述第二位线依次交替排列，同一行的所述存储单元连接相邻的所述第一位线和所述第二位线。

可选的，所述存储单元为6T存储单元，包括：

数据锁存器，所述数据锁存器包括第一反相器和第二反相器，所述第一反相器和所述第二反相器交叉耦接，所述第一反相器包括第一 PMOS 晶体管和第一 NMOS 晶体管，所述第二反相器包括第二 PMOS 晶体管和第二 NMOS 晶体管，所述第一 PMOS 晶体管的源极和所述第二 PMOS 晶体管的源极连接工作电压，所述第一NMOS晶体管的源极和所述第二NMOS晶体管的源极连接地端；

第一传输晶体管，所述第一传输晶体管的栅极连接所述字线，源极连接所述第一位线，漏极连接所述第一反相器的输出端；

第二传输晶体管，所述第二传输晶体管的栅极连接所述字线，源极连接所述第二位线，漏极连接所述第二反相器的输出端。

与现有技术相比，本发明的大容量存储器至少具有以下有益效果：

本发明提供的大容量存储器中，包括多条依次排列的位线，其中，至少部分依次相邻的若干条位线均由彼此断开的多个子位线构成，且所有的子位线呈阵列分布，每一列的所述子位线连接同一输入/输出单元。通过将存储器中的位线分成多段的子位线，分别对每一列的子位线进行单独控制，从而提升存储器的读写速度，实现大容量低功耗的存储器。

附图说明

图1为本发明实施例一中的大容量存储器的结构示意图；

图2为本发明实施例一中的存储单元的结构示意图；

图3为本发明实施例一中每条位线包括四个子位线的结构示意图；

图4为本发明实施例二中的大容量存储器的结构示意图；

图5为本发明实施例三中的大容量存储器的结构示意图；

图6为本发明实施例三中的存储单元的结构示意图。

具体实施方式

在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施的限制。

其次，本发明利用示意图进行详细描述，在详述本发明实施例时，为便于说明，所述示意图只是实例，其在此不应限制本发明保护的范围。

为了解决背景技术中的问题，本发明提供一种大容量存储器，包括多条依次排列的位线，其中，至少部分依次相邻的若干条位线均由彼此断开的多个子位线构成，且所有的子位线呈阵列分布，每一列的所述子位线连接同一输入/输出单元。通过将存储器中的位线分成多段的子位线，分别对每一列的子位线进行单独控制，从而提升存储器的读写速度，实现大容量低功耗的存储器。

为使本发明的上述目的、特征和优点能够更为明显易懂，以下结合附图1至图6对本发明的大容量存储器法进行详细描述。

实施例一

参考图1所示，本发明提供一种大容量存储器，包括：阵列分布的多个存储单元10、多条位线BL以及多条字线WL，多条字线WL依次沿第一方向排列，多组位线20沿第二方向排列，其中，第一方向和第二方向相互垂直，存储单元设置于位线BL与字线WL相交的位置处，同一列的所述存储单元10连接同一条所述字线WL，同一行的所述存储单元10分别连接相同的两条位线BL，

具体的，所述位线包括沿第二方向排列的第一位线BL11、BL21、BL31……BLn1和第二位线BL12、BL22、BL32……BLn2，且所述大容量存储器中的所述第一位线BL11、BL21、BL31……BLn1和所述第二位线BL12、BL22、BL32……BLn2依次交替排列。其中，每条所述位线BL均由彼此断开的多个子位线构成，并且，所述子位线的长度均相同，所有的子位线呈阵列分布，每一列的子位线连接同一输入/输出单元，使得每一行的存储单元10由此被分成多组，例如，图1中的每条位线被分成两段子位线，左侧的一列子位线连接同一输入/输出单元31，右侧的一列子位线连接同一输入/输出单元32，使得每一行的存储单元被分成两组，通过分别对存储单元10进行单独控制，从而提高存储器的读取速率，获得大容量的存储器。

本实施例中的所述存储单10为6T存储单元，参考图2所示，每个存储单元10包括：

用于存储数据的数据锁存器，所述数据锁存器包括第一反相器11和第二反相器12，所述第一反相器11和所述第二反相器12交叉耦接，所述第一反相器11包括第一 PMOS 晶体管P1和第一 NMOS 晶体管N1，所述第二反相器12包括第二 PMOS 晶体管P2和第二 NMOS 晶体管N2，所述第一 PMOS 晶体管P1的源极和所述第二 PMOS 晶体管P2的源极连接工作电压VDD，所述第一PMOS晶体管P1的栅极连接第一NMOS晶体管N1的栅极，作为第一反相器11的输入端，所述第一PMOS晶体管P1的漏极连接第一NMOS晶体管的源极，作为第一反相器11的输出端，所述第二PMOS晶体管P2的栅极连接第二NMOS晶体管N2的栅极，作为第二反相器12的输入端，所述第二PMOS晶体管P2的漏极连接第二NMOS晶体管N2的源极，作为第二反相器12的输出端，所述第一NMOS晶体管N1的源极和所述第二NMOS晶体管N2的源极连接地端VSS；

第一传输晶体管N3，所述第一传输晶体管N3的栅极连接所述字线WL，源极连接所述第一位线BL1，漏极连接所述第一反相器11的输出端；

第二传输晶体管N4，所述第二传输晶体管N4的栅极连接所述字线WL，源极连接所述第二位线BL2，漏极连接所述第二反相器12的输出端。

本实施例中存储单元读取过程中，首先给位线WL输入工作电压，使得第一传输晶体管N3和第二传输晶体管N4打开，此时第一反相器11输出端的电位通过第一传输晶体管N3输出到第一位线BL1，第二反相器12输出端的电位通过第二传输晶体管N4输出到第二位线BL2。并且，第一位线BL1和第二位线BL2分别连接灵敏放大器的两个输入端，根据第一位线BL1和第二位线BL2的电位高低，灵敏放大器将第一位线BL1和第二位线BL2之间的电位差放大输出，并确定该存储单元10的逻辑状态为“0”或“1”，从而将存储单元10中存储的数据读出。

本领域技术人员可以理解的是，读取速率与每条位线BL的长短及位线BL上的负载相关，将每条位线分成多个子位线，减小位线的长度，并通过与每一列的子位线连接的输入/输出单元对该部分存储单元进行单独控制，从而能减小每一条位线上的负载，提高存储单元的读取速率，实现存储器的大容量，

此外，图1中给出每条位线由两个子位线构成。然而本发明的其他实施例中，每条位线可以由四个、六个或八个所述子位线构成，相应的，所有的子位线呈四列、六列或八列的阵列分布，且所述大容量存储器包括四个、六个或八个所述输入/输出单元，每一列的子位线连接一个输入/输出单元，例如，图3中给出每条位线由四个子位线构成的示意图，存储器包括四个输入/输出单元，分别连接每一列的子位线，且存储器的结构呈对称设置。

实施例二

与实施例一中不同的是，参考图4中所示，本实施例中部分依次相邻的若干条位线均由彼此断开的多个子位线构成，剩余的部分位线均为一条完整的位线。由于不同的子位线或位线上连接的存储单元不同，剩余的部分位线的一端需要连接至另一输入/输出单元，便于对存储单元进行读取，例如，图4中第1条第一位线BL11至第k条第二位线BLk2由多个子位线构成，而第k+1条第一位线至第n条第二位线为一条完整的位线。本发明中，可以根据存储器设计需要，具体选择如何设置分段的位线，例如，具体哪一部分的位线为分段位线，哪一部分的位线为完整的位线。

此外，本发明的其他实施例中，部分依次相邻的若干条所述位线由彼此断开的多个子位线构成，另一部分依次相邻的若干条所述位线由彼此断开的与所述子位线长度不同的多个另一子位线构成，剩余的部分所述位线均为一条完整的位线。也就是说，存储器中还可以设置多条位线中的一部分的位线分段的个数与另一部分的位线的分段个数不同，使得本发明中可以根据需要对位线进行灵活设置。

实施例三

与实施例一中不同的是，本实施例中的存储器包括阵列分布的多个存储单元，并且每一存储单元连接一条位线，其结构参考图5所示，也就是说，每一个存储单元10连接一条位线BL和一条字线WL，

本实施例中，存储单元的结构参考图6所示，所述存储单元包括一个NMOS晶体管N5及一个电容C，NMOS晶体管N5的栅极连接字线WL，源极连接位线BL，漏极通过电容C连接至地端VSS，该存储单元可应用于DROM存储器。同样的，本实施例中将每条位线分成多个子位线，减小位线的长度，从而能减小每一条位线上的负载，提高存储单元的读取速率，实现存储器的大容量，且本发明的提高存储单元读取速度的方法可应用于不同的存储单元，实现不同类别存储器的大容量。

综上所述，本发明提供的一种大容量存储器中，包括多条依次排列的位线，其中，至少部分依次相邻的若干条位线均由彼此断开的多个子位线构成，且所有的子位线呈阵列分布，每一列的所述子位线连接同一输入/输出单元。通过将存储器中的位线分成多段的子位线，分别对每一列的子位线进行单独控制，从而提升存储器的读写速度，实现大容量低功耗的存储器。

本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何修改、等同变化及修饰，均属于本发明技术方案的保护范围。