存储器件的制作方法

相关申请的交叉引用

本申请要求2016年2月15日提交的申请号为10-2016-0017038的韩国专利申请的优先权，其通过引用整体合并于此。

本发明的示例性实施例涉及一种存储器件。

背景技术：

图1是图示传统存储器件100的一部分的示图。

参见图1，存储器件可以包括第一存储体110和第二存储体120、第一感测放大器组130和第二感测放大器组140、第一局部总线lio1<0:7>/lio1b<0:7>和第二局部总线lio2<0:7>/lio2b<0:7>以及第一输入/输出总线io1<0:7>和第二输入/输出总线io2<0:7>。

在图1的存储器件100中，第一存储体110和第二存储体120中的每个可以包括用于储存数据的多个存储单元(在图1中未示出)。

第一局部总线lio1<0:7>/lio1b<0:7>和第二局部总线lio2<0:7>/lio2b<0:7>可以将第一存储体110和第二存储体120输出的数据分别传送给第一感测放大器组130和第二感测放大器组140。供参考，第一存储体110和第二存储体120输出的数据包括这样的数据，其中，1比特位的数据包括使用差分信号的主数据和次数据(在下文中称作差分数据)。相应地，第一局部总线lio1<0:7>/lio1b<0:7>和第二局部总线lio1<0:7>/lio1b<0:7>可以包括用于传送主数据的多个主局部线lio1<0:7>和lio2<0:7>以及用于传送次数据的多个次局部线lio1b<0:7>和lio2b<0:7>。

第一感测放大器组130和第二感测放大器组140中的每个可以包括多个输入/输出感测放大器(在图1中未示出)以用于放大局部总线lio1<0:7>/lio1b<0:7>和lio2<0:7>/lio2b<0:7>中的每个的数据并输出放大的数据。供参考，第一感测放大器组130和第二感测放大器组140可以将差分数据转换成使用单端信号的数据(在下文中称作单数据)并输出转换的数据。

第一输入/输出总线io1<0:7>和第二输入/输出总线io2<0:7>可以传送相应感测放大器组130和140输出的数据。

在读取操作中，当第一存储体110被选中，第一存储体110输出的数据可以经由第一局部总线lio1<0:7>/lio1b<0:7>而被传送给第一感测放大器组130，可以被放大，以及可以经由第一输入/输出总线io1<0:7>来传送。此外，在读取操作中，当第二存储体120被选中时，第二存储体120输出的数据可以经由第二局部总线lio2<0:7>/lio2b<0:7>而被传送给第二感测放大器组140，可以被放大，以及可以经由第二输入/输出总线io2<0:7>来传送。

在图1的存储器件100中，第一存储体110和第二存储体120包括独立的数据输出路径。相应地，可以在不受cas(列访问选通)到cas延迟时间(tccd)的限制的情况下，执行用于读取第一存储体110和第二存储体120的数据的操作。例如，可以在读取第一存储体110的数据的同时读取第二存储体120的数据。然而，因为每个存储体需要包括局部总线、感测放大器组和输入/输出总线，所以存储器件100的面积可以大大增加。

图2是图示另一传统存储器件200的部分的示图。

参见图2，存储器件200可以包括第一存储体210和第二存储体220、第一开关组230和第二开关组240、感测放大器组250以及第一局部总线lio1<0:7>/lio1b<0:7>和第二局部总线lio2<0:7>/lio2b<0:7>以及输入/输出总线io<0:7>。

当第一存储体210被选中时，第一开关组230将第一局部总线lio1<0:7>/lio1b<0:7>与感测放大器组250耦接。当第二存储体220被选中时，则第二开关组240将第二局部总线lio2<0:7>/lio2b<0:7>与感测放大器组250耦接。第一开关组230和第二开关组240中的每个可以包括耦接在局部线与感测放大器之间的多个开关(在图2中未示出)。

感测放大器组250可以包括多个输入/输出感测放大器(在图2中未示出)以用于将与选中存储体相对应的局部总线的数据放大并输出放大的数据。输入/输出总线io<0:7>可以传送由感测放大器组250输出的数据。

在读取操作中，当第一存储体210被选中时，第一开关组230将第一局部总线lio1<0:7>/lio1b<0:7>与感测放大器组250耦接。第一存储体210输出的数据可以经由第一局部总线lio1<0:7>/lio1b<0:7>而被传送给感测放大器组250，可以被放大，以及可以经由输入/输出总线io<0:7>来传送。

此外，在读取操作中，当第二存储体220被选中时，第二开关组240将第二局部总线lio2<0:7>/lio2b<0:7>与感测放大器组250耦接。相应地，第二存储体220输出的数据可以经由第二局部总线lio2<0:7>/lio2b<0:7>而被传送给感测放大器组250，可以被放大，以及可以经由输入/输出总线io<0:7>来传送。

因为第一存储体210与第二存储体220共享数据输出路径，所以存储器件200的面积可以减小。然而，第一存储体210的数据与第二存储体220的数据不能被同时读取，且在连续读取数据时存在特定时间限制。即，当第一存储体210和第二存储体220中的一个存储体被读取时，在第一存储体210和第二存储体220中的所述一个存储体的数据被读取之后的特定时间之内不能读取第一存储体210和第二存储体220中的另一存储体的数据。

典型地，第一开关组230和第二开关组240中包括的开关为通常具有高导通电阻的传输门(passgate)。相应地，由于在局部总线的数据穿过传输门时产生的延迟，对存储器件的高速操作可能不利。

技术实现要素：

各种实施例针对提供具有减小的面积的存储器件，其中，在无开关的情况下使用管道锁存器来在不同的存储体之间共享感测放大器和输入/输出线。

在一个实施例中，一种存储器件可以包括：包括多个对应的第一输入端子的多个第一感测放大器、包括多个对应的第二输入端子的多个第二感测放大器，所述多个第一感测放大器和所述多个第二感测放大器适用于将经由相应的所述多个第一输入端子和所述多个第二输入端子而接收到的数据放大，以及适用于将放大的数据输出，所述放大的数据包括由所述多个第一感测放大器输出的第一数据和第二数据以及由所述多个第二感测放大器输出的第三数据和第四数据；多个第一管道锁存器，适用于以特定间隔来锁存和输出第一数据和第二数据；多个第二管道锁存器，适用于以特定间隔来锁存和输出第三数据和第四数据；以及输入/输出线，耦接到所述多个第一管道锁存器和所述多个第二管道锁存器，所述输入/输出线适用于输出第一数据、第二数据、第三数据和第四数据。

在一个实施例中，一种存储器件可以包括：多个存储体组，每个存储体组包括第一存储体和第二存储体；多个感测放大器组，每个感测放大器组由所述多个存储体组中的每个存储体组的第一存储体和第二存储体共享，每个感测放大器组适用于将由从第一存储体和第二存储体之中选中的存储体输出的数据放大和输出；多个管道锁存器组，每个管道锁存器组适用于以特定间隔来锁存由所述多个感测放大器组中的每个感测放大器组输出的数据，将锁存的数据中的一些延迟以及连续地输出被锁存和延迟的数据；以及输入/输出总线，由所述多个管道锁存器组共享。

附图说明

图1是图示传统存储器件的一部分的示图。

图2是图示另一传统存储器件的一部分的示图。

图3是图示根据本发明的一个实施例的存储器件的示图。

图4图示图3的存储器件中所采用的第一感测放大器组和第一管道锁存器组的示例的示图。

图5是图示根据本发明的一个实施例的图3的存储器件的感测放大器的配置的示图。

图6是图示根据本发明的一个实施例的图5的感测放大器的第一放大单元的配置的示图。

图7是图示根据本发明的一个实施例的图5的感测放大器的第二放大单元520的配置的示图。

图8是图示根据本发明的一个实施例的管道锁存器的配置的示图。

图9是图示根据本发明的一个实施例的图3的存储器件的操作的示图。

图10是图示根据本发明的一个实施例的存储器件的配置的示图。

具体实施方式

下面将参照附图来更详细地描述各种实施例。然而，本发明可以以不同的形式来实施，而不应当被解释为局限于本文中所阐述的实施例。相反地，这些实施例被提供使得此公开将彻底且完整，且这些实施例将把本发明充分传达给本领域技术人员。贯穿本公开，相同的附图标记在本发明的各种附图和实施例中始终指代相同的部分。

现在参见图3，根据本发明的一个实施例，提供了存储器件300。

根据图3的实施例，存储器件可以包括第一存储体组310和第二存储体组320、第一感测放大器组330和第二感测放大器组340、第一管道锁存器组350和第二管道锁存器组360、管道控制信号发生单元370以及输入/输出总线io<0:7>。

第一存储体组310可以包括第一存储体311和第二存储体312，而第二存储体组320可以包括第三存储体321和第四存储体322。第一存储体至第四存储体311、312、321和322中的每个可以包括能够储存数据的多个存储单元(在图3中未示出)。第一存储体至第四存储体311、312、321和322中的每个在第一列信号至第四列信号casp<0:3>中的每个被使能时输出数据。在读取操作中，当第一存储体至第四存储体311、312、321和322中的每个被选中时，第一列信号至第四列信号casp<0:3>中的每个可以以特定间隔(例如，两个时钟)被使能两次。即，当执行读取操作时，选中存储体可以输出两次数据。

第一存储体311输出的数据经由第一局部总线lio1<0:7>/lio1b<0:7>而输入给第一感测放大器组330的输入端子组(例如，图4中的in1_1<0:7>/in1_1b<0:7>)。第二存储体312输出的数据经由第二局部总线lio2<0:7>/lio2b<0:7>而输入给第一感测放大器组330的输入端子组(例如，图4中的in1_2<0:7>/in1_2b<0:7>)。第三存储体321输出的数据经由第三局部总线lio3<0:7>/lio3b<0:7>而输入给第二感测放大器组340的输入端子组(例如，图4中的in2_1<0:7>/in2_1b<0:7>)。第四存储体322输出的数据经由第四局部总线lio4<0:7>/lio4b<0:7>而输入给第二感测放大器组340的输入端子组(例如，图4中的in2_2<0:7>/in2_2b<0:7>)。

第一感测放大器组330将第一存储体组310的第一存储体311和/或第二存储体312输出的数据放大。然后第一感测放大器组330将放大的数据输出给第一管道锁存器组350。例如，当选通脉冲iostbp1_1被使能时，第一感测放大器组330将输入给输入端子组in1_1<0:7>/in1_1b<0:7>的数据放大，并输出放大的数据。当选通脉冲iostbp1_2被使能时，第一感测放大器组330将输入给输入端子组in1_2<0:7>/in1_2b<0:7>的数据放大，然后输出放大的数据。

第二感测放大器组340将第二存储体组320的第三存储体321和/或第四存储体322输出的数据放大。然后第二感测放大器组340将放大的数据输出给第二管道锁存器组360。当选通脉冲iostbp2_1被使能时，第二感测放大器组340将输入给输入端子组in2_1<0:7>/in2_1b<0:7>的数据放大，并输出放大的数据。当选通脉冲iostbp2_2被使能时，第二感测放大器组340将输入给输入端子组in2_2<0:7>/in2_2b<0:7>的数据放大，并输出放大的数据。

第一感测放大器组330和第二感测放大器组340中的每个将输入数据放大两次并输出放大的数据。当选通脉冲iostbp1_1、iostbp1_2或iostbp2_1、iostbp2_2中的每个被使能时，第一感测放大器组330和第二感测放大器组340中的每个可以执行输入数据的主(或第一)放大。当选通脉冲iostbp1_3或iostbp2_3被使能时，第一感测放大器组330和第二感测放大器组340中的每个可以执行输入数据的次(或第二)放大。供参考，选通脉冲iostbp1_3可以为在从选通脉冲iostbp1_1或选通脉冲iostbp1_2被使能的时间开始经过特定时间之后被使能的信号。

第一管道锁存器组350以特定间隔来锁存第一感测放大器组330的输出级组out1<0:7>输出的第一数据和第二数据，将第一数据延迟与第一数据与第二数据之间的间隔相对应的时间，以及将第一数据和第二数据连续地输出给输入/输出总线io<0:7>。第一管道锁存器组350在第一管道输入信号pin1被使能时接收第一感测放大器组330输出的数据，锁存该数据，以及在第一管道输出信号pout1被使能时输出锁存的数据。

第二管道锁存器组360以特定间隔来锁存第二感测放大器组340的输出级组out2<0:7>输出的第三数据和第四数据，将第三数据延迟与第三数据与第四数据之间的间隔相对应的时间，以及将第三数据和第四数据连续地输出给输入/输出总线io<0:7>。第二管道锁存器组360在第二管道输入信号pin2被使能时接收第二感测放大器组340输出的数据，锁存接收的数据，以及在第二管道输出信号pout2被使能时输出锁存的数据。

管道控制信号发生单元370产生第一管道输入信号pin1、第二管道输入信号pin2、第一管道输出信号pout1和第二管道输出信号pout2来控制管道锁存器组350和360。管道控制信号发生单元370在第一感测放大器组330和第二感测放大器组340放大的数据被输出的时间点处使能管道输入信号pin1和pin2，使得第一感测放大器组330和第二感测放大器组340输出的数据可以分别被第一管道锁存器组350和第二管道锁存器组360接收和锁存。管道控制信号发生单元370使用选通脉冲iostbp1_3来产生第一管道输入信号pin1，以及使用选通脉冲iostbp2_3来产生第二管道输入信号pin2。

管道控制信号发生单元370使能管道输出信号pout1和pout2，使得锁存在管道锁存器组350和360中的数据在特定时间点处被输出。当执行读取操作时，如果列信号casp<0:3>第一次被使能，则管道控制信号发生单元370在一个时钟之后使能管道输出信号pout1和pout2，而如果列信号casp<0:3>第二次被使能，则管道控制信号发生单元370可以立即使能管道输出信号pout1和pout2。管道控制信号发生单元370使用列信号casp<0:1>来产生第一管道输出信号pout1，以及使用列信号casp<2:3>来产生第二管道输出信号pout2。

在图3的存储器件中，如果第一存储体组310和第二存储体组320之一(例如，第一存储体组310)中包括的存储体的数据被读取，然后第一存储体组310和第二存储体组320中的另一存储体组(例如，第二存储体组320)中包括的存储体的数据被读取，则cas到cas延迟时间(tccd)可以为第一时间(例如，两个时钟)。此外，如果第一存储体组310和第二存储体组320之一(例如，第一存储体组310)中包括的存储体的数据被读取，然后同一存储体组(例如，第一存储体组310)中包括的存储体的数据被读取，则tccd可以为比第一时间长的第二时间(例如，四个时钟)。在这种情况下，第一时间称作短tccd，而第二时间称作长tccd。

在图3的存储器件中，管道锁存器可以在执行读取操作时通过锁存由存储体输出的第一数据并在一个时钟(即，与第一输出数据与第二输出数据之间的间隔相对应的时间)之后输出锁存的数据来解决这样的问题：如果连续地读取不同的存储体，则不同的存储体输出的数据彼此冲突。相应地，不同的存储体组可以共享输入/输出总线。

图4是图示第一感测放大器组330和第一管道锁存器组350的详细示图。

参见图4，第一感测放大器组330可以包括多个第一感测放大器iosa1_0-iosa1_7。第一管道锁存器组350可以包括多个第一管道锁存器pipe1_0-pipe1_7。

第一局部总线lio1<0:7>/lio1b<0:7>和第二局部总线lio2<0:7>/lio2b<0:7>分别包括多个第一主局部线lio1<0:7>和多个第二主局部线lio2<0:7>以及多个第一次局部线lio1b<0:7>和多个第二次局部线lio2b<0:7>。输入/输出总线io<0:7>包括多个输入/输出线io<0:7>。

在多个第一感测放大器iosa1_0-iosa1_7中，多个第一主局部线lio1<0:7>/第一次局部线lio1b<0:7>分别耦接到第一主输入端子in1<0:7>/第一次输入端子in1b<0:7>，而多个第二主局部线lio2<0:7>/第二次局部线lio2b<0:7>分别耦接到第二主输入端子in2<0:7>/第二次输入端子in2b<0:7>。

当选通脉冲iostbp1_1被使能时，多个第一感测放大器iosa1_0-iosa1_7可以将第一主输入端子in1<0:7>/第一次输入端子in1b<0:7>的数据放大并将该数据输出给输出级组out1<0:7>的对应的输出级。当选通脉冲iostbp1_2被使能时，多个第一感测放大器iosa1_0-iosa1_7可以将第二主输入端子in2<0:7>/第二次输入端子in2b<0:7>的数据放大并将放大的数据输出给输出级组out1<0:7>的对应的输出级。

当选通脉冲iostbp1_3被使能时，多个第一感测放大器iosa1_0-iosa1_7可以将第一次放大的数据再次放大，并输出放大的数据。

当第一管道输入信号pin1被使能时，多个第一管道锁存器pipe1_0-pipe1_7中的每个接收由多个第一感测放大器iosa1_0-iosa1_7中的每个输出的数据，并锁存接收的数据。此外，当第一管道输出信号pout1被使能时，多个第一管道锁存器pipe1_0-pipe1_7中的每个将锁存的数据输出给多个输入/输出线io<0:7>中的每个。

第二感测放大器组340和第二管道锁存器组360中的每个的详细配置基本上类似于图4的配置。

图5是图示图4中的第一感测放大器组330的感测放大器iosa1_0的配置的示图。

参见图5，感测放大器iosa1_0可以包括第一放大单元510和第二放大单元520。

当选通脉冲iostbp1_1被使能时，第一放大单元510将第一主输入端子in1<0>/第一次输入端子in1b<0>的数据放大并输出放大的数据do/dob。当选通脉冲iostbp1_2被使能时，第一放大单元510将第二主输入端子in2<0>/第二次输入端子in2b<0>的数据放大并输出放大的数据do/dob。供参考，选通脉冲iostbp1_1可以为在第一列信号casp<0>被使能时特定时间之后被使能的信号，而选通脉冲iostbp1_2可以为在从第二列信号casp<1>被使能的时间开始经过特定时间之后被使能的信号。

当选通脉冲iostbp1_3被使能时，第二放大单元520将第一放大单元510输出的数据do/dob放大并输出放大的数据。供参考，选通脉冲iostbp1_3可以为在从选通脉冲iostbp1_1或选通脉冲iostbp1_2被使能时的时间开始经过特定时间之后被使能的信号。

下面参照图6和图7来描述第一放大单元510和第二放大单元520的详细配置。

图6是图示图5中的第一放大单元510的配置的示图。

根据图6的实施例，第一放大单元510可以包括第一输入端子控制单元511、第二输入端子控制单元512以及多个晶体管n1-n8和p1-p10。

第一输入端子控制单元511可以在选通脉冲iostbp1_1被使能时使能第一主输入端子in1<0>/第一次输入端子in1b<0>，以及可以在选通脉冲iostb1_1被禁止时禁止第一主输入端子in1<0>/第一次输入端子in1b<0>。第二输入端子控制单元512可以在选通脉冲iostbp1_2被使能时使能第二主输入端子in2<0>/第二次输入端子in2b<0>，以及可以在选通脉冲iostbp1_2被禁止时禁止第二主输入端子in2<0>/第二次输入端子in2b<0>。第一放大单元510将第一主输入端子in1<0>/第一次输入端子in1b<0>和第二主输入端子in2<0>/第二次输入端子in2b<0>中的激活的输入端子的数据放大，并输出放大的数据。此外，阻挡被去激活的主输入端子/次输入端子的数据。

晶体管n1-n8和p7-p10形成用于将激活的输入端子的数据放大并输出放大的数据do/dob的放大电路。晶体管p1-p6形成预充电电路，该预充电电路用于在选通脉冲iostbp1_1和iostbp1_2二者被禁止时(即，在未接收到数据时)用电源电压vdd来对耦接到晶体管p1-p6的节点no1-no4预充电。当选通脉冲iostbp1_1和iostbp1_2二者都被禁止时，第一预充电信号pre1可以为被使能为低电平的信号。

第一放大单元510使用四个晶体管n9-n12来选择性地激活第一主输入端子in1<0>/第一次输入端子in1b<0>和第二主输入端子in2<0>/第二次输入端子in2b<0>，使得第一存储体311和第二存储体312可以共享感测放大器。即，未像图2的存储器件中那样使用传输门，且两个存储体可以共享感测放大器。即，在图3的存储器件中，输入给第一主输入端子in1<0>/第一次输入端子in1b<0>和第二主输入端子in2<0>/第二次输入端子in2b<0>的数据未通过图6的第一放大单元510的配置而延迟。

图7是图示图5中的第二放大单元520的配置的示图。

根据图7的实施例，第二放大单元520可以包括多个晶体管p11-p17和n13-n16以及反相器inv。

晶体管p11、p12、p16、p17和n13-n17形成用于将第一放大单元510输出的数据放大的放大电路。当选通脉冲iostbp1_3被使能时，晶体管n17将由晶体管p11、p12、p16、p17和n13-n16形成的放大电路激活。晶体管p13-p15形成预充电电路，该预充电电路用于在未接收到数据时用电源电压vdd来对耦接到晶体管p13-p15的节点no5-no6预充电。第二预充电信号pre2可以为在数据通过选通脉冲iostbp1_3的使能而被放大之后被使能为低电平的信号。

供参考，在图3和图4中，剩余的感测放大器(即，iosa1_1-iosa1_7和第二感测放大器组340中包括的感测放大器)与参照图5至图7所描述的感测放大器iosa1_0具有相同的配置和操作。

图8是图示图4中的管道锁存器pipe1_0的配置的示图。

根据图8的实施例，管道锁存器pipe1_0可以包括第一锁存器810、第二锁存器820和锁存器控制单元830。

第一锁存器810在第一输入信号pin1<0>被使能时锁存数据out1<0>，以及在第一输出信号pout1<0>被使能时将锁存的数据输出给输入/输出线io<0>。

第二锁存器820在第二输入信号pin1<1>被使能时锁存输入数据out1<0>，以及在第二输出信号pout1<1>被使能时将锁存的数据输出给输入/输出线io<0>。

锁存器控制单元830响应于第一管道输入信号pin1来产生第一输入信号和第二输入信号pin1<0:1>。锁存器控制单元830响应于第一管道输出信号pout1来产生第一输出信号和第二输出信号pout1<0:1>。

锁存器控制单元830在第一管道输入信号pin1第一次被使能时使能第一输入信号pin1<0>，以及在第一管道输入信号pin1第二次被使能时使能第二输入信号pin1<1>。为此，锁存器控制单元830可以使用在第一次和第二次被计数之后被重置的计数器。

此外，锁存器控制单元830在第一管道输出信号pout1第一次被使能时使能第一输出信号pout1<0>，以及在第一管道输出信号pout1第二次被使能时使能第二输出信号pout1<1>。在这种情况下，当第一输出信号pout1<0>被使能时，锁存器控制单元830可以在从第一管道输出信号pout1第一次被使能的时间点开始经过一个时钟(即，与特定间隔相对应的时间)之后，使能第一输出信号pout1<0>。

供参考，在图3和图4中，剩余的管道锁存器(即，pipe1_1-pipe1_7和包括在第二管道锁存器组360中的管道锁存器)与参照图8所描述的管道锁存器pipe1_0具有相同的配置和操作。

图9是图示图3的存储器件的操作的示图。

下面参照图9来描述针对第一存储体311的读取命令read1和针对第三存储体321的读取命令read2以两个时钟的间隔(短tccd，时钟信号ck为基础)被输入给图3的存储器件时的操作。

首先，当接收到读取命令read1时，第一列信号casp<0>以两个时钟的间隔被使能两次。此外，当接收到读取命令read2时，第三列信号casp<2>以两个时钟的间隔被使能两次。

当第一列信号casp<0>第一次被使能时，第一数据data1被输出给第一局部总线lio1<0:7>/lio1b<0:7>。当第一列信号casp<0>第二次被使能时，第二数据data2被输出给第一局部总线lio1<0:7>/lio1b<0:7>。

第一局部总线lio1<0:7>/lio1b<0:7>的数据被第一感测放大器组330放大，被第一管道锁存器组350锁存，以及被输出给输入/输出总线io<0:7>。此时，第一数据data1和第二数据data2被连续输出给输入/输出总线io<0:7>，因为第一数据data1在被锁存之后、在一个时钟之后输出。

此外，当第三列信号casp<2>第一次被使能时，第三数据data3被输出给第三局部总线lio3<0:7>/lio3b<0:7>。当第三列信号casp<2>第二次被使能时，第四数据data4被输出给第三局部总线lio3<0:7>/lio3b<0:7>。

第三局部总线lio3<0:7>/lio3b<0:7>的数据被第二感测放大器组340放大，被第二管道锁存器组360锁存，以及被输出给输入/输出总线io<0:7>。此时，第三数据data3和第四数据data4被连续地输出给输入/输出总线io<0:7>，因为第三数据data3在被锁存后一个时钟之后被输出。

如果第二数据data2与第三数据data3在无时序调节的情况下被输出给输入/输出总线io<0:7>，则他们彼此冲突，因为他们由不同的存储体同时地输出。但是从图9可以看出，在管道锁存器组的操作的帮助下，第二数据data2和第三数据data3无冲突地输出给输入/输出总线io<0:7>。供参考，nop意味着尚未接受到命令。

图10是图示根据本发明的一个实施例的存储器件的配置的示图。

根据图10的实施例，存储器件可以包括多个存储体组1010_0-1010_3、多个感测放大器组1020_0-1020_3、多个管道锁存器组1030_0-1030_3和输入/输出总线io<0:7>。

多个存储体组1010_0-1010_3可以分别包括左存储体bk0、bk2、bk4和bk6以及右存储体bk1、bk3、bk5和bk7。

多个感测放大器组1020_0-1020_3中的每个将多个存储体组1010_0-1010_3中的每个存储体组中所包括的存储体的数据输出放大，并输出放大的数据。多个感测放大器组1020_0-1020_3中的每个可以由对应的存储体组的两个存储体共享。

多个管道锁存器组1030_0-1030_3中的每个以特定间隔来锁存由多个感测放大器组1020_0-1020_3的每个输出的数据，将锁存的数据中的一些延迟，以及连续地输出延迟的数据。

输入/输出总线io<0:7>由多个管道锁存器组1030_0-1030_3共享，以及传送由多个管道锁存器组1030_0-1030_3输出的数据。

图10是图示这样的方式的示图：其中，如果图10的存储器件比图3的存储器件包括更大的存储体组，则多个感测放大器组1020_0-1020_3和多个输入/输出总线io<0:7>被共享。在图10中未示出详细的控制信号。图10的存储器件的详细配置和操作类似于在图3至图9中示出和描述的配置和操作。

已经参照图3至图10而描述了由每个存储体输出的数据为8比特位的示例，但是由每个存储体输出的数据的比特位的数量可以根据设计而改变。此外，存储器件中包括的存储体组的数量、每个存储体组中包括的存储体的数量以及当施加读取命令时由选中存储体输出的数据的数量可以根据设计而改变。

在此技术中，由存储体输出的数据使用管道锁存器来锁存、来对齐以及来输出。相应地，由于不同的存储体可以在无开关的情况下共享感测放大器和输入/输出线，所以存储器件的面积可以减小。

虽然已经出于说明的目的而描述了各种实施例，但是对于本领域技术人员将明显的是，在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以作出各种改变和修改。