一种三值灵敏放大器及其实现的SRAM阵列的制作方法

本发明涉及一种灵敏放大器，尤其是涉及一种一种三值灵敏放大器及其实现的SRAM阵列。

背景技术：

随着集成电路的发展，微处理器中50％以上的晶体管用于存储器的设计。存储器的设计对微处理器的性能有很大的影响，因此高性能存储器的设计显得尤为重要。提升存储器外围电路的性能可提高存储器的性能。灵敏放大器是存储器重要的外围电路之一，灵敏放大器的性能直接影响存储器的速度及其功耗。文献“Lin S,Kim Y B,Lombardi F.Design of a Ternary Memory Cell Using CNTFETs[J].IEEE Transactions on Nanotechnology,2012,11(5):1019-1025.”提出了三值SRAM单元(三值静态随机存储单元)的设计方案，三值SRAM阵列具有存储信息密度高等优点，因此国内外三值存储器的研究越来越多。由于三值SRAM电路位线电容通常比较大，充放电时间较长，限制三值SRAM信号的读出速度。三值灵敏放大器可放大位线小摆幅差分信号，输出全摆幅信号，从而提高三值存储器的读出速度和输出信号驱动能力。

工艺尺寸进入纳米量级，MOS管阈值电压失配越来越严重，利用CMOS技术设计的三值灵敏放大器失调电压越来越大，芯片成品率低。MOS管的物理特性决定其漏电流和极间电容大，所设计的三值灵敏放大器功耗高、延时大。具有准一维结构的碳纳米管(Carbon Nanotube,CNT)，其载流子的运输具有弹道传输特性，CNT相比三维体硅和二维绝缘衬底上的硅具有更好的电子控制能力。碳纳米场效应晶体管(Carbon Nanotube Field Effect Transistor,CNFET)利用CNT作为导电沟道而构成，因此CNFET阈值电压失配小，利用CNFET设计的三值灵敏放大器失调电压低，芯片成品率高。

鉴此，结合CNFET技术和三值逻辑理论，设计一种功耗较低、延时较小、且芯片成品率较高的一种三值灵敏放大器及其实现的SRAM阵列具有重要意义。

技术实现要素：

本发明所要解决的技术问题之一是提供一种功耗较低、延时较小、且芯片成品率较高的三值灵敏放大器。

本发明解决上述技术问题之一所采用的技术方案为：一种三值灵敏放大器，包括第一CNFET管、第二CNFET管、第三CNFET管、第四CNFET管、第五CNFET管、第六CNFET管、第七CNFET管、第八CNFET管、第九CNFET管、第十CNFET管、第十一CNFET管、第十二CNFET管和第十三CNFET管；所述的第一CNFET管、所述的第二CNFET管、所述的第三CNFET管、所述的第六CNFET管、所述的第十一CNFET管、所述的第十二CNFET管和所述的第十三CNFET管均为P型CNFET管，所述的第四CNFET管、所述的第五CNFET管、所述的第七CNFET管、所述的第八CNFET管、所述的第九CNFET管和所述的第十CNFET管均为N型CNFET管；所述的第一CNFET管的源极、所述的第二CNFET管的源极、所述的第三CNFET管的源极、所述的第五CNFET管的栅极、所述的第六CNFET管的源极和所述的第八CNFET管的栅极连接且其连接端接入第一电源；所述的第一CNFET管的栅极、所述的第二CNFET管的栅极和所述的第十三CNFET管的栅极连接且其连接端为所述的三值灵敏放大器的使能信号输入端，所述的第一CNFET管的漏极、所述的第三CNFET管的栅极、所述的第四CNFET管的栅极、所述的第六CNFET管的漏极、所述的第七CNFET管的漏极、所述的第八CNFET管的源极和所述的第十三CNFET管的漏极连接且其连接端为所述的三值灵敏放大器的输出端，所述的第二CNFET管的漏极、所述的第三CNFET管的漏极、所述的第四CNFET管的漏极、所述的第五CNFET管的源极、所述的第六CNFET管的栅极、所述的第七CNFET管的栅极和所述的第十三CNFET管的源极连接且其连接端为所述的三值灵敏放大器的反相输出端，所述的第四CNFET管的源极和所述的第九CNFET管的漏极连接，所述的第五CNFET管的漏极和所述的第八CNFET管的漏极连接且其连接端接入第二电源，所述的第二电源为所述的第一电源的一半，所述的第七CNFET管的源极和所述的第十CNFET管的漏极连接，所述的第九CNFET管的源极、所述的第十CNFET管的源极、所述的第十一CNFET管的栅极和所述的第十二CNFET管的栅极连接且其连接端为所述的三值灵敏放大器的反相使能信号输入端，所述的第九CNFET管的栅极和所述的第十一CNFET管的漏极连接，所述的第十一CNFET管的源极为所述的三值灵敏放大器的输入端，所述的第十CNFET管的栅极和所述的第十二CNFET管的漏极连接，所述的第十二CNFET管的源极为所述的三值灵敏放大器的反相输入端。

与现有技术相比，本发明的三值灵敏放大器的优点在于通过对碳纳米场效应晶体管和灵敏放大器原理的研究，采用第一CNFET管、第二CNFET管、第三CNFET管、第四CNFET管、第五CNFET管、第六CNFET管、第七CNFET管、第八CNFET管、、第九CNFET管、第十CNFET管、第十一CNFET管、第十二CNFET管和第十三CNFET管这十三个CNFET管构成三值灵敏放大器，第一CNFET管和第二CNFET管为预充电管，第三CNFET管、第四CNFET管、第五CNFET管、第六CNFET管、第七CNFET管和第八CNFET管构成交叉耦合的正反馈锁存结构，第九CNFET管和第十CNFET管为差分输入管，第十一CNFET管和第十二CNFET管为传输管，提高放大差分信号速度，利用使能信号控制电路状态，降低三值灵敏放大器功耗，采用32nm CNFET标准模型库进行HSPICE仿真，结果表明本发明的电路逻辑功能正确；芯片成品率高达96.48％，具有较强的稳定性，且与利用CMOS设计的二值灵敏放大器相比工作速度提高64％，功耗降低83.4％。

本发明所要解决的技术问题之二是提供一种功耗较低、延时较小、且芯片成品率较高的三值灵敏放大器实现的SRAM阵列。

本发明解决上述技术问题之二所采用的技术方案为：一种三值灵敏放大器实现的SRAM阵列，包括三值灵敏放大器、三值存储阵列、第一反相器、第二反相器、第三反相器、第四反相器、第十四CNFET管、第十五CNFET管、第十六CNFET管、第十七CNFET管、第十八CNFET管和第十九CNFET管；所述的存储阵列具有位线和反相位线，所述的第十四CNFET管、所述的第十五CNFET管、所述的第十六CNFET管和所述的第十八CNFET管均为P型CNFET管，所述的第十七CNFET管和所述的第十九CNFET管均为N型CNFET管；所述的三值灵敏放大器包括第一CNFET管、第二CNFET管、第三CNFET管、第四CNFET管、第五CNFET管、第六CNFET管、第七CNFET管、第八CNFET管、第九CNFET管、第十CNFET管、第十一CNFET管、第十二CNFET管和第十三CNFET管；所述的第一CNFET管、所述的第二CNFET管、所述的第三CNFET管、所述的第六CNFET管、所述的第十一CNFET管、所述的第十二CNFET管和所述的第十三CNFET管均为P型CNFET管，所述的第四CNFET管、所述的第五CNFET管、所述的第七CNFET管、所述的第八CNFET管、所述的第九CNFET管和所述的第十CNFET管均为N型CNFET管；所述的第一CNFET管的源极、所述的第二CNFET管的源极、所述的第三CNFET管的源极、所述的第五CNFET管的栅极、所述的第六CNFET管的源极和所述的第八CNFET管的栅极连接且其连接端接入第一电源；所述的第一CNFET管的栅极、所述的第二CNFET管的栅极和所述的第十三CNFET管的栅极连接且其连接端为所述的三值灵敏放大器的使能信号输入端，所述的第一CNFET管的漏极、所述的第三CNFET管的栅极、所述的第四CNFET管的栅极、所述的第六CNFET管的漏极、所述的第七CNFET管的漏极、所述的第八CNFET管的源极和所述的第十三CNFET管的漏极连接且其连接端为所述的三值灵敏放大器的输出端，所述的第二CNFET管的漏极、所述的第三CNFET管的漏极、所述的第四CNFET管的漏极、所述的第五CNFET管的源极、所述的第六CNFET管的栅极、所述的第七CNFET管的栅极和所述的第十三CNFET管的源极连接且其连接端为所述的三值灵敏放大器的反相输出端，所述的第四CNFET管的源极和所述的第九CNFET管的漏极连接，所述的第五CNFET管的漏极和所述的第八CNFET管的漏极连接且其连接端接入第二电源，所述的第二电源为所述的第一电源的一半，所述的第七CNFET管的源极和所述的第十CNFET管的漏极连接，所述的第九CNFET管的源极、所述的第十CNFET管的源极、所述的第十一CNFET管的栅极和所述的第十二CNFET管的栅极连接且其连接端为所述的三值灵敏放大器的反相使能信号输入端，所述的第九CNFET管的栅极和所述的第十一CNFET管的漏极连接，所述的第十一CNFET管的源极为所述的三值灵敏放大器的输入端，所述的第十CNFET管的栅极和所述的第十二CNFET管的漏极连接，所述的第十二CNFET管的源极为所述的三值灵敏放大器的反相输入端；所述的第十四CNFET管的源极和所述的第十五CNFET管的源极均接入第二电源，所述的第十四CNFET管的栅极和所述的第十五CNFET管的栅极连接且其连接端为所述的三值灵敏放大器实现的SRAM阵列的预充电信号输入端，所述的第十四CNFET管的漏极、所述的第十六CNFET管的源极、所述的第十七CNFET管的漏极分别与所述的存储阵列的位线连接；所述的第十五CNFET管的漏极、所述的第十八CNFET管的源极、所述的第十九CNFET管的漏极分别与所述的存储阵列的反相位线连接；所述的第十七CNFET管的栅极和所述的第十九CNFET管的栅极连接且其连接端为所述的三值灵敏放大器实现的SRAM阵列的列选择信号输入端，所述的第十六CNFET管的栅极和所述的第十八CNFET管的栅极连接且其连接端为所述的三值灵敏放大器实现的SRAM阵列的反相列选择信号输入端，所述的第十六CNFET管的漏极、所述的第十七CNFET管的源极和所述的三值灵敏放大器的输入端连接，所述的第十八CNFET管的漏极、所述的第十九CNFET管的源极和所述的三值灵敏放大器的反相输入端连接，所述的三值灵敏放大器的输出端和所述的第一反相器的输入端连接，所述的第一反相器的输出端和所述的第三反相器的输入端连接，所述的第三反相器的输出端为所述的三值灵敏放大器实现的SRAM阵列的输出端，所述的三值灵敏放大器的反相输出端和所述的第二反相器的输入端连接，所述的第二反相器的输出端和所述的第四反相器的输入端连接，所述的第四反相器的输出端为所述的三值灵敏放大器实现的SRAM阵列的反相输出端。

所述的三值存储阵列包括多个三值存储单元，所述的三值存储单元包括第二十CNFET管、第二十一CNFET管、第五反相器和第六反相器，所述的第二十CNFET管和所述的第二十一CNFET管均为N型CNFET管；所述的第二十CNFET管的栅极和所述的第二十一CNFET管的栅极连接且其连接端为所述的三值存储单元的字线控制信号输入端，所述的第二十CNFET管的漏极、所述的第五反相器的输入端和所述的第六反相器的输出端连接，所述的第二十一CNFET管的漏极、所述的第五反相器的输出端和所述的第六反相器的输入端连接，所述的第二十CNFET管的源极为所述的三值存储单元的位线端，所述的第二十一CNFET管的源极为所述的三值存储单元的反相位线端，多个所述的三值存储单元的位线端连接且其连接线为所述的三值灵敏放大器实现的SRAM阵列的位线，多个所述的三值存储单元的反相位线端连接且其连接线为所述的三值灵敏放大器实现的SRAM阵列的反相位线。该电路中，三值存储单元利用CNFET管设计，读写延时小，工作速度得到了很大的提高，同时具有较高的存储信息密度高和较低的功耗。

所述的第一反相器包括第二十二CNFET管、第二十三CNFET管和第二十四CNFET管，所述的第二十二CNFET管为P型CNFET管，所述的第二十三CNFET管和所述的第二十四CNFET管均为N型CNFET管；所述的第二十二CNFET管的源极和所述的第二十四CNFET管的栅极均接入第一电源，所述的第二十二CNFET管的栅极和所述的第二十三CNFET管的栅极连接且其连接端为所述的第一反相器的输入端，所述的第二十二CNFET管的漏极、所述的第二十三CNFET管的漏极和所述的第二十四CNFET管的源极连接且其连接端为所述的第一反相器的输出端，所述的第二十三CNFET管的源极接地，所述的第二十四CNFET管的漏极接入第二电源；所述的第二反相器、所述的第三反相器、所述的第四反相器、所述的第五反相器和所述的第六反相器的结构与所述的第一反相器的结构相同。该电路中，第一反相器为利用CNFET设计的三值反相器，因CNFET管具有阈值电压调节便捷电路特点，第一反相器稳定性高，能稳定存储逻辑值“0”、“1”、“2”，并且功耗低和速度快。

与现有技术相比，本发明的三值灵敏放大器实现的SRAM阵列的优点在于通过三值灵敏放大器、三值存储阵列、第一反相器、第二反相器、第三反相器、第四反相器、第十四CNFET管、第十五CNFET管、第十六CNFET管、第十七CNFET管、第十八CNFET管和第十九CNFET管构成三值灵敏放大器实现的SRAM阵列，通过对碳纳米场效应晶体管和灵敏放大器原理的研究，采用第一CNFET管、第二CNFET管、第三CNFET管、第四CNFET管、第五CNFET管、第六CNFET管、第七CNFET管、第八CNFET管、第九CNFET管、第十CNFET管、第十一CNFET管、第十二CNFET管和第十三CNFET管这十三个CNFET管构成三值灵敏放大器，第一CNFET管和第二CNFET管为预充电管，第三CNFET管、第四CNFET管、第五CNFET管、第六CNFET管、第七CNFET管和第八CNFET管构成交叉耦合的正反馈锁存结构，第九CNFET管和第十CNFET管为差分输入管，第十一CNFET管和第十二CNFET管为传输管，提高放大差分信号速度，利用使能信号控制电路状态，降低三值灵敏放大器功耗，采用32nm CNFET标准模型库进行HSPICE仿真，结果表明本发明的电路逻辑功能正确；芯片成品率高达96.48％，具有较强的稳定性，且与利用CMOS设计的二值灵敏放大器相比工作速度提高64％，功耗降低83.4％；由此本发明的三值灵敏放大器实现的SRAM阵列功耗较低、延时较小、且芯片成品率较高。

附图说明

图1为本发明的三值灵敏放大器的电路图；

图2为本发明的三值灵敏放大器的工作波形图；

图3为本发明的灵敏放大器与现有技术的灵敏放大器的功耗对比图；

图4为本发明的灵敏放大器与现有技术的灵敏放大器在不同温度下的芯片成品率；

图5为本发明的三值灵敏放大器实现的SRAM阵列的电路图；

图6为本发明的三值灵敏放大器实现的SRAM阵列中三值存储单元的电路图；

图7为本发明的三值灵敏放大器实现的SRAM阵列中第一反相器的电路图和符号图。

具体实施方式

本发明公开了一种三值灵敏放大器，以下结合附图实施例对本发明的三值灵敏放大器作进一步详细描述。

实施例：如图1所示，一种三值灵敏放大器，包括第一CNFET管T1、第二CNFET管T2、第三CNFET管T3、第四CNFET管T4、第五CNFET管T5、第六CNFET管T6、第七CNFET管T7、第八CNFET管T8、第九CNFET管T9、第十CNFET管T10、第十一CNFET管T11、第十二CNFET管T12和第十三CNFET管T13；第一CNFET管T1、第二CNFET管T2、第三CNFET管T3、第六CNFET管T6、第十一CNFET管T11、第十二CNFET管T12和第十三CNFET管T13均为P型CNFET管，第四CNFET管T4、第五CNFET管T5、第七CNFET管T7、第八CNFET管T8、第九CNFET管T9和第十CNFET管T10均为N型CNFET管；第一CNFET管T1的源极、第二CNFET管T2的源极、第三CNFET管T3的源极、第五CNFET管T5的栅极、第六CNFET管T6的源极和第八CNFET管T8的栅极连接且其连接端接入第一电源Vdd；第一CNFET管T1的栅极、第二CNFET管T2的栅极和第十三CNFET管T13的栅极连接且其连接端为三值灵敏放大器的使能信号输入端，第一CNFET管T1的漏极、第三CNFET管T3的栅极、第四CNFET管T4的栅极、第六CNFET管T6的漏极、第七CNFET管T7的漏极、第八CNFET管T8的源极和第十三CNFET管T13的漏极连接且其连接端为三值灵敏放大器的输出端，第二CNFET管T2的漏极、第三CNFET管T3的漏极、第四CNFET管T4的漏极、第五CNFET管T5的源极、第六CNFET管T6的栅极、第七CNFET管T7的栅极和第十三CNFET管T13的源极连接且其连接端为三值灵敏放大器的反相输出端，第四CNFET管T4的源极和第九CNFET管T9的漏极连接，第五CNFET管T5的漏极和第八CNFET管T8的漏极连接且其连接端接入第二电源Vdd1，第二电源Vdd1为第一电源Vdd的一半，第一电源Vdd为0.9v，第二电源Vdd1为0.45v，第七CNFET管T7的源极和第十CNFET管T10的漏极连接，第九CNFET管T9的源极、第十CNFET管T10的源极、第十一CNFET管T11的栅极和第十二CNFET管T12的栅极连接且其连接端为三值灵敏放大器的反相使能信号输入端，第九CNFET管T9的栅极和第十一CNFET管T11的漏极连接，第十一CNFET管T11的源极为三值灵敏放大器的输入端，第十CNFET管T10的栅极和第十二CNFET管T12的漏极连接，第十二CNFET管T12的源极为三值灵敏放大器的反相输入端。

采用斯坦福大学的32CNFET标准模型库，利用HSPICE对本发明的三值灵敏放大器进行仿真，从芯片成品率、速度和功耗等方面来评估本发明的三值灵敏放大器性能。标准模型库采用的主要参数有：电源电压为Vdd＝0.9V和Vddl＝0.45V，CNFET管的物理沟道长度为Lch＝32nm，扩散到源漏区碳纳米管掺杂长度分别为Lss＝32nm和Ldd＝32nm，本征碳纳米管区弹道散射自由程长度为Lgeff＝100nm，沟道与衬底将电容Csub＝20pF/m。

本发明的三值灵敏放大器的工作波形图如图2所示，分析图2可知，当三值灵敏放大器接入的使能信号EN为低电平，反相使能信号为高电平时，三值灵敏放大器处于预充电阶段，其输出端OUT和反相输出端输出电压都为高电平(等于第一电源Vdd)；当EN为高低平，为低电平时，三值灵敏放大器处于工作阶段，其输出端OUT和反相输出端输出电压由三值灵敏放大器接入的输入信号和反相输入信号决定。当输入信号大于反相输入信号时，输出端输出高电平，反相输出端输出低电平；当输入信号小于反相输入信号时，输出端输出低电平，反相输出端输出高电平；当输入信号等于反相输入信号时，输出端和反相输出端输出都为中间电平(第二电源Vddl)，本发明的三值灵敏放大器逻辑功能完全正确。

本发明的三值灵敏放大器中，CNFET管的极间电容远小于MOSFET的极间电容，故本发明的三值灵敏放大器工作速度可以得到提高。将本发明的三值灵敏放大器与现有的三种灵敏放大器的延时进行比较，数据如表1所示。

表1延时数据

表1中文献1为“艺燃,于宗光,贾泽.一种高速高可靠电压型灵敏放大器设计[J].电子技术应用,2010,36(5):143-147.”中公开的灵敏放大器，文献2为“B,Nirschl T,Schmitt-Landsiedel D.Yield and Speed Optimization of a Latch-Type Voltage Sense Amplifier[J].IEEE Journal of Solid-State Circuits,2004,39(7):1148-1158.”中公开的灵敏放大器，文献3为“n U,Mccartney M P,Bhargava M,et al.Variation-Tolerant SRAM Sense-Amplifier Timing Using Configurable Replica Bitlines[C]//IEEE Custom Integrated Circuits Conference.2008:415-418.”中公开的灵敏放大器，从表1可以看出，本发明的三值灵敏放大器工作速度相对于现有技术至少提高64％。

本发明的灵敏放大器与现有技术的灵敏放大器的功耗对比图如图3所示；图3中文献4为“ao Y P,Hu W P.Design of Sense Amplifier in the High Speed SRAM[C]//IEEE International Conference on Cyber-Enabled Distributed Computing and Knowledge Discovery.2015:384-387.”中公开的灵敏放大器，文献5为“handankhede R D,Acharya D P,Patra P K.Design of High Speed Sense Amplifier for SRAM[C]//IEEE International Conference on Advanced Communication Control and Computing Technologies.2014:340-343.”中公开的灵敏放大器。分析图3可知，本发明的三值灵敏放大器相比现有的灵敏放大器功耗至少降低了83.4％。

灵敏放大器芯片成品率是指在一定差分输入电压条件下，大量芯片中能输出正确逻辑值的芯片所占的比例。由于工艺偏差，各CNFET的参数不可能完全相同，因此灵敏放大器芯片成品率受工艺偏差影响。为正确读出存储器中的数据，灵敏放大器芯片成品率的提高显得尤为重要。给定差分输入电压为100mV，经过10000次Monte Carlo仿真测得三值灵敏放大器成品率。本发明的三值灵敏放大器与现有的灵敏放大器的成品率对比数据如表2所示。

表2灵敏放大器芯片成品率对比

分析表2可知，相比CMOS工艺的二值灵敏放大器，本发明的三值灵敏放大器芯片成品率有明显的提高，高达96.48％。

在不同温度条件下，芯片成品率也会受到影响，芯片成品率的高低反映灵敏放大器的稳定性。为验证本发明的三值灵敏放大器的稳定性，在不同温度下(-55℃～140℃)给定差分输入电压为100mV，经过10000次Monte Carlo仿真测量不同温度下芯片成品率。本发明的灵敏放大器与现有技术的灵敏放大器在不同温度下的芯片成品率如图4所示。分析图4可知，在温度低于50℃时，芯片成品率均高达90％。当温度高于50℃时，芯片成品率有所下降，但均高于71％；而文献2成品率变化不大，但成品率较低，本发明的三值灵敏放大器有较好的稳定性。

本发明还公开了一种采用上述三值灵敏放大器实现的SRAM阵列，以下结合附图实施例对本发明的三值灵敏放大器实现的SRAM阵列作进一步详细描述。

实施例一：如图1和图5所示，一种三值灵敏放大器实现的SRAM阵列，包括三值灵敏放大器、三值存储阵列、第一反相器G1、第二反相器G2、第三反相器G3、第四反相器G4、第十四CNFET管T14、第十五CNFET管T15、第十六CNFET管T16、第十七CNFET管T17、第十八CNFET管T18和第十九CNFET管T19；存储阵列具有位线和反相位线，第十四CNFET管T14、第十五CNFET管T15、第十六CNFET管T16和第十八CNFET管T18均为P型CNFET管，第十七CNFET管T17和第十九CNFET管T19均为N型CNFET管；三值灵敏放大器包括第一CNFET管T1、第二CNFET管T2、第三CNFET管T3、第四CNFET管T4、第五CNFET管T5、第六CNFET管T6、第七CNFET管T7、第八CNFET管T8、第九CNFET管T9、第十CNFET管T10、第十一CNFET管T11、第十二CNFET管T12和第十三CNFET管T13；第一CNFET管T1、第二CNFET管T2、第三CNFET管T3、第六CNFET管T6、第十一CNFET管T11、第十二CNFET管T12和第十三CNFET管T13均为P型CNFET管，第四CNFET管T4、第五CNFET管T5、第七CNFET管T7、第八CNFET管T8、第九CNFET管T9和第十CNFET管T10均为N型CNFET管；第一CNFET管T1的源极、第二CNFET管T2的源极、第三CNFET管T3的源极、第五CNFET管T5的栅极、第六CNFET管T6的源极和第八CNFET管T8的栅极连接且其连接端接入第一电源Vdd；第一CNFET管T1的栅极、第二CNFET管T2的栅极和第十三CNFET管T13的栅极连接且其连接端为三值灵敏放大器的使能信号输入端，第一CNFET管T1的漏极、第三CNFET管T3的栅极、第四CNFET管T4的栅极、第六CNFET管T6的漏极、第七CNFET管T7的漏极、第八CNFET管T8的源极和第十三CNFET管T13的漏极连接且其连接端为三值灵敏放大器的输出端，第二CNFET管T2的漏极、第三CNFET管T3的漏极、第四CNFET管T4的漏极、第五CNFET管T5的源极、第六CNFET管T6的栅极、第七CNFET管T7的栅极和第十三CNFET管T13的源极连接且其连接端为三值灵敏放大器的反相输出端，第四CNFET管T4的源极和第九CNFET管T9的漏极连接，第五CNFET管T5的漏极和第八CNFET管T8的漏极连接且其连接端接入第二电源Vdd1，第二电源Vdd1为第一电源Vdd的一半，第七CNFET管T7的源极和第十CNFET管T10的漏极连接，第九CNFET管T9的源极、第十CNFET管T10的源极、第十一CNFET管T11的栅极和第十二CNFET管T12的栅极连接且其连接端为三值灵敏放大器的反相使能信号输入端，第九CNFET管T9的栅极和第十一CNFET管T11的漏极连接，第十一CNFET管T11的源极为三值灵敏放大器的输入端，第十CNFET管T10的栅极和第十二CNFET管T12的漏极连接，第十二CNFET管T12的源极为三值灵敏放大器的反相输入端；第十四CNFET管T14的源极和第十五CNFET管T15的源极均接入第二电源Vdd1，第十四CNFET管T14的栅极和第十五CNFET管T15的栅极连接且其连接端为三值灵敏放大器实现的SRAM阵列的预充电信号输入端，第十四CNFET管T14的漏极、第十六CNFET管T16的源极、第十七CNFET管T17的漏极分别与存储阵列的位线连接；第十五CNFET管T15的漏极、第十八CNFET管T18的源极、第十九CNFET管T19的漏极分别与存储阵列的反相位线连接；第十七CNFET管T17的栅极和第十九CNFET管T19的栅极连接且其连接端为三值灵敏放大器实现的SRAM阵列的列选择信号输入端，第十六CNFET管T16的栅极和第十八CNFET管T18的栅极连接且其连接端为三值灵敏放大器实现的SRAM阵列的反相列选择信号输入端，第十六CNFET管T16的漏极、第十七CNFET管T17的源极和三值灵敏放大器的输入端连接，第十八CNFET管T18的漏极、第十九CNFET管T19的源极和三值灵敏放大器的反相输入端连接，三值灵敏放大器的输出端和第一反相器G1的输入端连接，第一反相器G1的输出端和第三反相器G3的输入端连接，第三反相器G3的输出端为三值灵敏放大器实现的SRAM阵列的输出端，三值灵敏放大器的反相输出端和第二反相器G2的输入端连接，第二反相器G2的输出端和第四反相器G4的输入端连接，第四反相器G4的输出端为三值灵敏放大器实现的SRAM阵列的反相输出端。

实施例二：如图1和图5所示，一种三值灵敏放大器实现的SRAM阵列，包括三值灵敏放大器、三值存储阵列、第一反相器G1、第二反相器G2、第三反相器G3、第四反相器G4、第十四CNFET管T14、第十五CNFET管T15、第十六CNFET管T16、第十七CNFET管T17、第十八CNFET管T18和第十九CNFET管T19；存储阵列具有位线和反相位线，第十四CNFET管T14、第十五CNFET管T15、第十六CNFET管T16和第十八CNFET管T18均为P型CNFET管，第十七CNFET管T17和第十九CNFET管T19均为N型CNFET管；三值灵敏放大器包括第一CNFET管T1、第二CNFET管T2、第三CNFET管T3、第四CNFET管T4、第五CNFET管T5、第六CNFET管T6、第七CNFET管T7、第八CNFET管T8、第九CNFET管T9、第十CNFET管T10、第十一CNFET管T11、第十二CNFET管T12和第十三CNFET管T13；第一CNFET管T1、第二CNFET管T2、第三CNFET管T3、第六CNFET管T6、第十一CNFET管T11、第十二CNFET管T12和第十三CNFET管T13均为P型CNFET管，第四CNFET管T4、第五CNFET管T5、第七CNFET管T7、第八CNFET管T8、第九CNFET管T9和第十CNFET管T10均为N型CNFET管；第一CNFET管T1的源极、第二CNFET管T2的源极、第三CNFET管T3的源极、第五CNFET管T5的栅极、第六CNFET管T6的源极和第八CNFET管T8的栅极连接且其连接端接入第一电源Vdd；第一CNFET管T1的栅极、第二CNFET管T2的栅极和第十三CNFET管T13的栅极连接且其连接端为三值灵敏放大器的使能信号输入端，第一CNFET管T1的漏极、第三CNFET管T3的栅极、第四CNFET管T4的栅极、第六CNFET管T6的漏极、第七CNFET管T7的漏极、第八CNFET管T8的源极和第十三CNFET管T13的漏极连接且其连接端为三值灵敏放大器的输出端，第二CNFET管T2的漏极、第三CNFET管T3的漏极、第四CNFET管T4的漏极、第五CNFET管T5的源极、第六CNFET管T6的栅极、第七CNFET管T7的栅极和第十三CNFET管T13的源极连接且其连接端为三值灵敏放大器的反相输出端，第四CNFET管T4的源极和第九CNFET管T9的漏极连接，第五CNFET管T5的漏极和第八CNFET管T8的漏极连接且其连接端接入第二电源Vdd1，第二电源Vdd1为第一电源Vdd的一半，第七CNFET管T7的源极和第十CNFET管T10的漏极连接，第九CNFET管T9的源极、第十CNFET管T10的源极、第十一CNFET管T11的栅极和第十二CNFET管T12的栅极连接且其连接端为三值灵敏放大器的反相使能信号输入端，第九CNFET管T9的栅极和第十一CNFET管T11的漏极连接，第十一CNFET管T11的源极为三值灵敏放大器的输入端，第十CNFET管T10的栅极和第十二CNFET管T12的漏极连接，第十二CNFET管T12的源极为三值灵敏放大器的反相输入端；第十四CNFET管T14的源极和第十五CNFET管T15的源极均接入第二电源Vdd1，第十四CNFET管T14的栅极和第十五CNFET管T15的栅极连接且其连接端为三值灵敏放大器实现的SRAM阵列的预充电信号输入端，第十四CNFET管T14的漏极、第十六CNFET管T16的源极、第十七CNFET管T17的漏极分别与存储阵列的位线连接；第十五CNFET管T15的漏极、第十八CNFET管T18的源极、第十九CNFET管T19的漏极分别与存储阵列的反相位线连接；第十七CNFET管T17的栅极和第十九CNFET管T19的栅极连接且其连接端为三值灵敏放大器实现的SRAM阵列的列选择信号输入端，第十六CNFET管T16的栅极和第十八CNFET管T18的栅极连接且其连接端为三值灵敏放大器实现的SRAM阵列的反相列选择信号输入端，第十六CNFET管T16的漏极、第十七CNFET管T17的源极和三值灵敏放大器的输入端连接，第十八CNFET管T18的漏极、第十九CNFET管T19的源极和三值灵敏放大器的反相输入端连接，三值灵敏放大器的输出端和第一反相器G1的输入端连接，第一反相器G1的输出端和第三反相器G3的输入端连接，第三反相器G3的输出端为三值灵敏放大器实现的SRAM阵列的输出端，三值灵敏放大器的反相输出端和第二反相器G2的输入端连接，第二反相器G2的输出端和第四反相器G4的输入端连接，第四反相器G4的输出端为三值灵敏放大器实现的SRAM阵列的反相输出端。

如图6所示，本实施例中，三值存储阵列包括多个三值存储单元，三值存储单元包括第二十CNFET管T20、第二十一CNFET管T21、第五反相器G5和第六反相器G6，第二十CNFET管T20和第二十一CNFET管T21均为N型CNFET管；第二十CNFET管T20的栅极和第二十一CNFET管T21的栅极连接且其连接端为三值存储单元的字线控制信号输入端，第二十CNFET管T20的漏极、第五反相器G5的输入端和第六反相器G6的输出端连接，第二十一CNFET管T21的漏极、第五反相器G5的输出端和第六反相器G6的输入端连接，第二十CNFET管T20的源极为三值存储单元的位线端，第二十一CNFET管T21的源极为三值存储单元的反相位线端，多个三值存储单元的位线端连接且其连接线为三值灵敏放大器实现的SRAM阵列的位线，多个三值存储单元的反相位线端连接且其连接线为三值灵敏放大器实现的SRAM阵列的反相位线。

如图7所示，本实施例中，第一反相器G1包括第二十二CNFET管T22、第二十三CNFET管T23和第二十四CNFET管T24，第二十二CNFET管T22为P型CNFET管，第二十三CNFET管T23和第二十四CNFET管T24均为N型CNFET管；第二十二CNFET管T22的源极和第二十四CNFET管T24的栅极均接入第一电源Vdd，第二十二CNFET管T22的栅极和第二十三CNFET管T23的栅极连接且其连接端为第一反相器G1的输入端，第二十二CNFET管T22的漏极、第二十三CNFET管T23的漏极和第二十四CNFET管T24的源极连接且其连接端为第一反相器G1的输出端，第二十三CNFET管T23的源极接地，第二十四CNFET管T24的漏极接入第二电源Vdd1；第二反相器G2、第三反相器G3、第四反相器G4、第五反相器G5和第六反相器G6的结构与第一反相器G1的结构相同。